JPS60134334A - 印字制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は印字制御方式に係り、特に印字中に印字用メモ
リのクリアをするか否かについて制御する方式罠関する
。

〔発明の背景〕

一般に、図形情報、すなわちグラフィックデータ及びコ
マンドを−取り扱う端末システムに於いては、第１図に
示す如く、処理効率を改善するために、システム全体を
司る主プロセツサ部１とは別和副プロセッサ部７な設け
、データ及びコマンドからドツトパターンへの展開処理
を以下（述べるような方式で実行している。

先ス、クラフィックコマンドデータ／コマンド列を通信
制御部６′１に介して上位装置から受信すると、それを
メモリ制御部３の制御にょ１メインメモリ部２へ蓄積す
る。主プロセツサ部１は、文字コードおよびグラフィッ
クコマンド／データをメインメモリ部２へ設定した後、
副プロセツサ部７に対しシステムバス１１を介しＤＭＡ
パラメータ（ＤＭＡ開始アドレスと転送バイト数）をセ
ットし、起動をかける。副プロセツサ部７は内部のＤＭ
Ａ制御機構を使ってメみ出し、文字データは内部の文字
変換手段にてドツトパターンへ変換して、ドツトメモリ
制御部８の書き込み制御によってドツトメモリ部１０へ
展開させる。

一方、グラフィックコマンド、例えば円弧を描画するコ
マンドの場合には、副プロセツサ部７は、円弧発生機構
を用いて目的の大きさの円弧パターンをドツトメモリ部
１０に展開させる。

このようにして、ドツトメモリ部１０上に蓄積された図
形情報は、印字制御部９によってドツトメモリ部１０か
ら印字装置１２へ送られ１頁分の図形出力が得られるこ
とになる。

以上説明した従来技術の欠点として、以下の事柄を挙げ
ることができる。

ｔａｌ　印字終了後再び同一印字出力を必要としない通
常の場合、副プロセツサ部７は次の印字のためにドツト
メモリ部１０をクリアしなければならない。クリアに要
する時間は、例えばメモリ容−１１１１Ｍバイトであっ
て１バイトのクリアに要する総時間が４マイクロ秒とす
ると、約４秒となり、結果的にシステム全体としての印
字処理速度を落としてしまうことになる。

ｔｂｌ　上記欠点を改良するために、印字動作と同時に
ドツトメモリのクリアを常時実施させることはできるが
、その場合、印字装置１２がレーザビームプリンタのよ
うに複写可能紙を使用できないものであると、同じ情報
を複写必要枚数分だけドツトメモリ部１０へ展開させな
ければならないこととなり、この場合システム全体とし
ての印字速度を落してしまう。

〔発明の目的〕

本発明の目的は、簡単な機構により、印字中の印字用メ
モリのクリアを可能とするとともに、印字用メモリをク
リアしないようにも制御できる印字制御方式を提供する
ことである。

〔発明の概要〕

本発明は、印字用データが格納されている記憶手段と、
該記憶手段から読み出された印字用データの１語を保持
する第１の保持手段と、該記憶手段゛へ書き込まれるデ
ータの１語を保持する第２の保持手段と、該記憶手段に
書き込まれるデータの修飾を行うための標識を保持する
第３の保持手段を設け、該記憶手段から読み出された第
１の保持手段中の情報を印字装置の方へ向けて送出する
とともに、第２の保持手段および第３の保持手段中に設
定された特定のビットパターン構成に応じて当核読み出
された１語の記憶ロケーシロンをクリアするがあるいは
読み出されたデータを再書き込みするかの制御を行う印
字制御方式を特徴とする。

〔発明の実施例〕

以下本発明の一実施例について、図面を用いて説明する
。

ｍ　２　”Ｂ　ハ、　第１図に示される端末システムの
構成のうちドツトメモリ制御部８部分の機能ブロック図
である。第３図は第２図で示されたドツトメモリ制御部
８のメモリ制御動作を説明するタイムチャートである。

以下、これらの構成および動作について説明を行う。

第２図に於いて、メモリアドレスカウンタ部２１は、副
プロセツサ部７かも出力されるデータ信号（Ｄ　ＢＵＳ
Ｄｌ　５〜Ｏ−Ｐ　トｏ　−）”信号（７）ＡＤＲＬＤ
−Ｐによって読み書きしたいドツトメモリ部１００番地
を指定する部分である。このカウンタの容量は２０ビツ
トとする。ドツトパターンレジスタ部２２は、副プロセ
ツサ部７から出力されるＢＵ８Ｄ１ｓ〜ｏ−Ｐとロード
信号のＰＴＮＬＤ−Ｐによってドツトメモリ部１０＆Ｉ
：書、き込みたいデータパターンを指定する部分であり
、ここでは１６ビツトのレジスタとする。モデファイモ
ードレジスタ部２３は、ドツトメモＩＪ部１゜の書き込
み時にドツトパターンレジスタ部２２に論理値”１″が
立っているピッ　トに対して書き込む値（ビット値０ま
たは１）を固定するもので、副プロセツサ部７から出力
されろデータの信号であるＢＵＳＤ１５〜ｏ−Ｐとロー
ド信号のＭＯＤＣＮＴ−Ｐによって指定される。この場
合はデータ信号１６ビツトのうち最下位の１ビットのみ
を使用している。ライトデータモデフアイ部２４は、ド
ツトメモリ部１０に書き込むべきデータＷＤ１５〜ｏ−
Ｐの値を、ドツトパターンレジスタ部２２にて指定され
た値とするのか、ドツトメモリ部１０から読み出したデ
ータＲ，ＤＩ５〜０−Ｐとするのか、或いはモデファイ
モードレジスタ部２３にて指定された値とするのかを決
める部分である。

メモリタイミング制御部２５は、副プロセツサ部７より
送出されて来るドツトメモリアクセス要求信号のＭＲ，
ＥＱｌ−Ｐ　と書き込み／読み出しのモードを指定する
信号のＭＷＥ−Ｐ、または印字制御部９より送出されて
来る印字データアクセス要求信号のＭＲＥＱ２−Ｐ　を
受信し、ドツトメモリ部１０の制御信号であるＲ、Ａ８
−Ｎ。

ＣＡＳ−ＮおよびＶＶＨ−Ｎ４作る。リフレッシュアド
レスカウンタ部２６は、一定の周期にてドツトメモリ部
１０をリフレッシュするために、リツレツシュアドレス
を保持するとともに、リフレッシュ要求ｔメモリアドレ
ス制御部２７に行５部分である。メモリアドレス制御部
２７は、ドツトメモリ部１０へ送出するアドレス信号の
ＡＤＲ−Ｐとして、メモリアドレスカウンタ部２１かも
アドレスを人力するのかあるいはリフレッシュアドレス
カウンタ部２６の値を入力させるのかを、メモリタイミ
ング制御部２５かもの制御信号によって決定する部分で
ある。

リードデータレジスタ部２８は、ドツトメモリ部１０か
ら読み出したデータ几Ｄ１５〜Ｏ−Ｐを一時記憶し、そ
の出力ＭＤｔ５〜．−Ｐ、−ライトデータモデフアイ部
２４へ送出するとともに、印字制御部９へも送出する部
分である。

以上述べた如き構成の動作について、以下第３図のタイ
ムチャートを参照しながら説明を行う。

副プロセツサ部７は、ドツトメモリ部１０に直線や円弧
などを描画する場合、直ｍ＜円弧）発生機構を用いて目
的の長さく大きさ）の直線パターンを発生させ、これを
第２図に示すメモリアドレスカウンタ部２１とドツトパ
ターンレジスタ部２２にドツトメモリ部１０の１アドレ
スごとのデータパターンとして指定した後、ドツトメモ
リの書き込みを繰す区し、全ての描画情報ｔドツト・メ
モリ°部１０へ展開させろ。この時、ドツトパターンレ
ジスタ２２は１６ビツトの中の１ビツト（１ドツト）を
選択するために、あるビットのみ１′とし残りは・０”
とされる。そして嘴１−がセットされたビット位置に対
応したメモリデータビット（ドツト）の値はモデファイ
モードレジスタ部２６にセットされている値となる。残
りのビットは書き込まれる前に保持していた値がそのま
ま再び書き込まれる。この制御はライトデータモデフア
イ部２４で行なわれる。ドツトメモリ部１０に書き込ま
れるドツトの値についてまとめると下表のようになる。

以下本実施例の動作を第３図に示すタイミングチャート
も併用して説明する。メモリタイミング制御部２５はク
ロック信号ＣＬＫ２−Ｐに同期して動作している。副プ
ロセツサ部７は、時分割処理用制御信号のＭＰＲＷ−Ｎ
の高レベルの時にドツトメモリ部１０のアクセスができ
る。

描画サイクルと記した時間帯では副プロセツサ部７がド
ツトメモリ部１０中のアドレスされた１６ビツトを書き
込む。この時、ドツトメモリ部１０へのアドレス信号の
ＡＤＨ，−Ｐには、２０ビツトのメモリアドレ、スの中
の上位１０ビツトが出力される。これを行（ＲＯＷ）７
°ドレスと呼ぶ。次に行アドレス確定を示す信号のＲＡ
Ｓ−Ｎが低レベルとなる。その後、ＡＤＨ−Ｐにはメモ
リアドレスの下位１０ビツトが出力され、これを列（Ｃ
ＯＣＵＭＮ）アドレスと呼ぶ。次に列アドレスの確定を
示す信号であるＣＡＳ、−Ｎが低レベルとなる。ＣＡＳ
−Ｎが低レベルとなってから一定時間経過後、ドツトメ
モリからの読み出し信号ＲＤ１５〜Ｏ−Ｐが確定す６　
（［＆　中ＶＡＬＩＤ［て示す）。この値を前述した表
に従ってライトデータモデフアイ部２４で操作し、ドツ
トメモリ部１０への書き込みデータ信号を確定させる（
図中ＶＡＬＩＤにて示す）。この後、ドツトメモリ部１
０の書き込み信号であるＷＥ−Ｎを低レベルにして、デ
ータを書き込む。以上の描画サイクルをリード・モデフ
ァイ・ライトサイクルと呼ぶ。

このようにして、描画されたドツトメモリ部１０のｆ−
夕を印字する壕１合には、描画終了後副フロセッサ部７
はドツトパターンレジスタ部２２にオール＠０′ヲセッ
トするかあるいはドツトパターンレジスタ部２２にオー
ル−１ｐをセットしかつモデファイモードレジスタ部２
６に°０“をセットすればよい。ドツトパターンレジス
タ？ｆＢ２２にオール１１″をセットした場合これは上
記表によればモデファイモードレジスタ部２５の値（す
なわち”０＃）が曹き込まれる動作モードとなる。第５
図で印字サイクルとして示したタイムチャートに於いて
も、描画サイクルと同様に、リード・モデファイ・ライ
ト制御によってドツトメモリ部１０が書き込まれるが、
この場合は上記したようｔｌｃ１６ビツトデータの全ビ
ットにモデファイモードレジスタ部２３にセットした値
が書き込まれるため、全ビット１０１となりドツトメモ
リ部１０のクリアが実行されることとなる。一方印字す
るデータは最初の読み取り制御でリードデータレジスタ
部２８にセットされており、これを使って１６ドツト分
の印字を行５゜この印字サイクルの起動はＭＲＥＱ２−
Ｐ　が高レベルになることによって行なわれ、このサイ
クルの終りにはメモリアドレスカウンタ部２１が１つず
つカウントアツプされるため、印字制御部９が印字デー
タアクセス要求を繰り返せばデータ印字とメモリクリア
とを同時に実行できることになる。

なおここではドツトメモリにダイナミック型のＭＯ８メ
モリを使用するとしているため、第３図のリフレッシュ
サイクルで示される如く定期的［１７フレツシエ制御を
実施している。

以上に述谷た如く本発明の一実施例罠よれば、（１）印
字動作と印字メモリデータのクリア動作を同時に実行で
きるため、メモリクリアをプログラムにて行う必要がな
く、性能が向上する。

（２１ドツトパターンレジスタ部２２とライトモデフア
イレジスタ部２３にセットする値によって印字中のメモ
リクリアを実行するかあるいは実行しないかの制御をす
ることができる。

〔発明の効果〕

中の印字用メモリのクリアを可能とすることもできるし
、また印字用メモリをクリアしないようにもすることが
できるという効果がある。

【図面の簡単な説明】

第１図は端末システムの構成を示す構成図、第２図はド
ツトメモリ制御部の機能ブロック図、第３図はドツトメ
モリ制御部の動作に関連するタイムチャートである。 ７・・・副プロセツサ部、８・・・ドツトメモリ制御部
、９・・−印字制御部、１０・・・ドツトメモリ部、１
２・・・印字装置、２２・・・ドツトパターンレジスタ
部、２３・・・モデファイモードレジスタ部、２４・・
・ライトデータモデフアイ部、２８・・・リードデータ
レジスタ部。 代理人弁理士　高　橋　明　夫

Claims (1)

【特許請求の範囲】
1. 印字用データが格納されている記憶手段と、前記記憶手
   段から読み出された前記印字用データの１語を保持する
   第１の保持手段と、前記記憶手段へ書き込まれるデータ
   の１−を保持する第２の保持手段と、前記記憶手段に書
   き込まれるデータの修飾を行うための標識を保持する第
   ３の保持手段を設け、前記記憶手段から読み出された第
   １の保持手段中の情報を印字装置の方へ向けて送出する
   とともに、前記第２の保持手段および第５の保持手段中
   に設定された特定のビットパターン構成忙応じて当該読
   み出された１語の記憶ロケーシ層ンをクリアするかある
   いは読み出されたデータを再書き込みするかの制御を行
   うことを特徴とする印字制御方式。