JPS60124767A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS60124767A JPS60124767A JP23396783A JP23396783A JPS60124767A JP S60124767 A JPS60124767 A JP S60124767A JP 23396783 A JP23396783 A JP 23396783A JP 23396783 A JP23396783 A JP 23396783A JP S60124767 A JPS60124767 A JP S60124767A
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- JP
- Japan
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- processing
- data
- memory
- cpu1
- cpu2
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Processing Or Creating Images (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、例えば文字や図形を含むイメージデータのよ
うに複雑な処理を要するデータを処理す、る装置に関し
、特に複数の処理装置を並列動作させるデータ処理装置
に関する。
うに複雑な処理を要するデータを処理す、る装置に関し
、特に複数の処理装置を並列動作させるデータ処理装置
に関する。
［従来技術］
例えば、文字や図形等の情報をコード化して記録してお
き、そのデータを用いて文書の記録をする場合、一般に
作成する画像を構成する各々の微小画素と１対ｌに対応
するメモリを画素数分以上備えるビットマツプメモリを
用い、予め用意したデータを処理しながらビットマツプ
メモリに所定の図形や文字を描画し、描画終了後、ビッ
トマツプメモリのデータをレーザビームプリンタ等に出
力して記録を行なう。
き、そのデータを用いて文書の記録をする場合、一般に
作成する画像を構成する各々の微小画素と１対ｌに対応
するメモリを画素数分以上備えるビットマツプメモリを
用い、予め用意したデータを処理しながらビットマツプ
メモリに所定の図形や文字を描画し、描画終了後、ビッ
トマツプメモリのデータをレーザビームプリンタ等に出
力して記録を行なう。
この種のデータ処理装置においては、文字２図形等に対
応するコードデータを受信し、描画し、記録装置に出力
するという様々な処理を行なう必要があり、画素数が多
い場合には膨大な処理量になる。特に最近ではこの種の
装置に円弧、組線等の図形を処理する機能が必要になつ
いるが、これらの描画処理を行なう場合には描画処理だ
けでも相当に時間がかかり、ホストコンピュータからの
コードデータの入力動作を描画が終了するまで長い時間
待ったりする等の事態が生じて全体の処理速度が低下す
るという不都合がある。
応するコードデータを受信し、描画し、記録装置に出力
するという様々な処理を行なう必要があり、画素数が多
い場合には膨大な処理量になる。特に最近ではこの種の
装置に円弧、組線等の図形を処理する機能が必要になつ
いるが、これらの描画処理を行なう場合には描画処理だ
けでも相当に時間がかかり、ホストコンピュータからの
コードデータの入力動作を描画が終了するまで長い時間
待ったりする等の事態が生じて全体の処理速度が低下す
るという不都合がある。
［目的］
本発明は、待ち時間を少なくして処理効率を高め、デー
タ処理に要する時間を短縮することを目的とする。
タ処理に要する時間を短縮することを目的とする。
［構成］
文字情報や図形情報をコード化し、そのコード情報から
所定のイメージデータを生成する場合、各々のコードに
応じて処理に要する時間が大きく異なる。例えば、一般
に文字パターンは縦横それぞれ８の倍数の画素マトリク
スで構成され、文字パターンを記憶するメモリは複数画
素を１度に読んでそれぞれ異なるビットラインにデータ
を出力する構成になっているので、複数画素を同時に処
理できしかも読み出しアドレスは簡単な計算によりめら
れるので処理時間が短い。これに対して例えば曲線を描
画する場合には、各々の画素について複雑な三角関数の
計算やメモリアドレスの計。
所定のイメージデータを生成する場合、各々のコードに
応じて処理に要する時間が大きく異なる。例えば、一般
に文字パターンは縦横それぞれ８の倍数の画素マトリク
スで構成され、文字パターンを記憶するメモリは複数画
素を１度に読んでそれぞれ異なるビットラインにデータ
を出力する構成になっているので、複数画素を同時に処
理できしかも読み出しアドレスは簡単な計算によりめら
れるので処理時間が短い。これに対して例えば曲線を描
画する場合には、各々の画素について複雑な三角関数の
計算やメモリアドレスの計。
算を行なわなければならないので、非常に時間がかかる
。
。
そこで、例えばイメージデータを描画するために２つの
マイクロコンピュータを用い、一方のマイクロコンピュ
ータを曲線描画等の複雑な処理のために専用に使用し、
もう一方のマイクロコンピュータは外部からのコマンド
の受信、受信したデータの処理量判別８文字パターンの
描画等の比較的簡単な処理のみを行なうようにすれば、
受信用のマイ−クロコンピユータは外部の装置すなわち
ホストコンピュータを長時間荷たせることなく受信処理
に入るので外部との通信に要する時間が短くなるし、曲
線等の計算をするマイクロコンピュータは長時間の割込
がかからないので最小限の時間で描画処理を終了でき処
理効率がよい。
マイクロコンピュータを用い、一方のマイクロコンピュ
ータを曲線描画等の複雑な処理のために専用に使用し、
もう一方のマイクロコンピュータは外部からのコマンド
の受信、受信したデータの処理量判別８文字パターンの
描画等の比較的簡単な処理のみを行なうようにすれば、
受信用のマイ−クロコンピユータは外部の装置すなわち
ホストコンピュータを長時間荷たせることなく受信処理
に入るので外部との通信に要する時間が短くなるし、曲
線等の計算をするマイクロコンピュータは長時間の割込
がかからないので最小限の時間で描画処理を終了でき処
理効率がよい。
以下、図面を参照して本発明の一実施例を説明する。
第１図に、本発明を実施する一形式のデータ処理装置を
示す。この装置は、メインコンピュータＣＰＵ０が発す
るコードデータをもとにしてイメージデータを生成し、
それをレーザビームプリンタＰＲＴに記録する機能を備
えている。第１図を参照すると、この装置のシステムバ
スには、スリーステートバッファＢＦ１．．ＢＦ２．Ｂ
Ｆ３．ＢＦ４およびＢＦ５を介して、マイクロコンピュ
ータＣＰＵＩ、マイクロコンピュータＣＰＵ２．共有メ
モリＲＡＭ３．ビットマツプメモリＲＡＭ４゜入力イン
ターフェース回路■Ｆｌおよび出力インターフェース回
路ＩＦ２が接続されており、入力インターフェース回路
ＩＦ１にメインコンピュータＣＰＵ０が接続され、出力
インターフェース回路ＩＦ２にレーザビームプリンタＰ
ＲＴが接続されている。
示す。この装置は、メインコンピュータＣＰＵ０が発す
るコードデータをもとにしてイメージデータを生成し、
それをレーザビームプリンタＰＲＴに記録する機能を備
えている。第１図を参照すると、この装置のシステムバ
スには、スリーステートバッファＢＦ１．．ＢＦ２．Ｂ
Ｆ３．ＢＦ４およびＢＦ５を介して、マイクロコンピュ
ータＣＰＵＩ、マイクロコンピュータＣＰＵ２．共有メ
モリＲＡＭ３．ビットマツプメモリＲＡＭ４゜入力イン
ターフェース回路■Ｆｌおよび出力インターフェース回
路ＩＦ２が接続されており、入力インターフェース回路
ＩＦ１にメインコンピュータＣＰＵ０が接続され、出力
インターフェース回路ＩＦ２にレーザビームプリンタＰ
ＲＴが接続されている。
マイクロコンピュータＣＰＵＩは、予めプログラムデー
タを格納した読み出し専用メモリＲＯＭ １ 。
タを格納した読み出し専用メモリＲＯＭ １ 。
処理用読み書きメモリＲＡＭ １ 、文字パターンデー
タを格納したメモリＲＯＭ２．マイクロプロセッサＭＰ
Ｕ１．Ｉ１０ポート１０１等をａｕえている。
タを格納したメモリＲＯＭ２．マイクロプロセッサＭＰ
Ｕ１．Ｉ１０ポート１０１等をａｕえている。
またマイクロコンピュータＣＰ Ｕ ２は、予めプログ
ラムデータを格納した読み出し専用メモリＲＯ１Ｍ３．
処理用読み書きメモリＲＡＭ２．マイクロプロセッサＭ
ＰＵ２．Ｉ／’０ポートＩＯ２等を備えている。
ラムデータを格納した読み出し専用メモリＲＯ１Ｍ３．
処理用読み書きメモリＲＡＭ２．マイクロプロセッサＭ
ＰＵ２．Ｉ／’０ポートＩＯ２等を備えている。
この例では、システムバスに接続されたスリーステート
バッファＢＦＩ、ＢＦ３．ＢＦ４およびＢＦ５のゲート
端子はマイクロコンピュータＣＰＵ１が制御し、ＢＦ２
のグー１〜端子はマイクロコンピュータＣＰＵ２が制御
する。スリースチー１−バッファＢＦ４〜ＢＦ５は、そ
れぞれゲート端子に禁止レベルが印加されると、各回路
をシステムバスから切離す。
バッファＢＦＩ、ＢＦ３．ＢＦ４およびＢＦ５のゲート
端子はマイクロコンピュータＣＰＵ１が制御し、ＢＦ２
のグー１〜端子はマイクロコンピュータＣＰＵ２が制御
する。スリースチー１−バッファＢＦ４〜ＢＦ５は、そ
れぞれゲート端子に禁止レベルが印加されると、各回路
をシステムバスから切離す。
共有メモリＲＡＭ３およびビットマツプメモリＲＡＭ４
は、マイクロコンピュータＣＩ” Ｕ １およびＣＰＵ
２のいずれからでもアクセスできるが、同一のライン（
システムバス）に２つの出力信−号を乗せることはでき
ないので、ｃｐｕｔがシステムバスを使用する場合には
スリースチー１−バッファＢＦ２を禁止状態にセントし
てＣＰＵ２のバスアクセスを禁止し、ＣＰＵ２はＣＰＵ
Ｉがスリースチー１−バッファＢＦＩを閉じてシステム
バスを使用しない場合にのみシステムバスをアクセスで
きるようにしている。
は、マイクロコンピュータＣＩ” Ｕ １およびＣＰＵ
２のいずれからでもアクセスできるが、同一のライン（
システムバス）に２つの出力信−号を乗せることはでき
ないので、ｃｐｕｔがシステムバスを使用する場合には
スリースチー１−バッファＢＦ２を禁止状態にセントし
てＣＰＵ２のバスアクセスを禁止し、ＣＰＵ２はＣＰＵ
Ｉがスリースチー１−バッファＢＦＩを閉じてシステム
バスを使用しない場合にのみシステムバスをアクセスで
きるようにしている。
入力インターフェース回路ＩＦＩは、メインコンピュー
タＣＰＵ０からデータ（コマンド）送信の合図があると
、信号ＢＲＱを出力するとともに。
タＣＰＵ０からデータ（コマンド）送信の合図があると
、信号ＢＲＱを出力するとともに。
信号ＲＥＡＤＹＩが入力されるまでの間は、メインコン
ピュータＣＰＵ０を待たせる。信号ＢＲＱのラインは、
マイクロコンピュータＣＰＵ１のマイクロプロセッサＭ
ＰＵ ］の割り込み要求入力端子ＩＮＴおよびＴ１０ボ
ー１− Ｉ Ｏ］の１つの人カポ−Ｉ−に接続されてお
り、信号１．！、 Ｅ Ａ Ｄ ＹのラインはＴ１０ボ
ー１−１０１の１つの出カポ−１−に接続されている。
ピュータＣＰＵ０を待たせる。信号ＢＲＱのラインは、
マイクロコンピュータＣＰＵ１のマイクロプロセッサＭ
ＰＵ ］の割り込み要求入力端子ＩＮＴおよびＴ１０ボ
ー１− Ｉ Ｏ］の１つの人カポ−Ｉ−に接続されてお
り、信号１．！、 Ｅ Ａ Ｄ ＹのラインはＴ１０ボ
ー１−１０１の１つの出カポ−１−に接続されている。
マイクロコンピュータＣＰＵＪとＣＰ Ｕ ２とは、信
号ＢＲＱ２およびＲ，Ｅ Ａ Ｄ Ｙ ２を通す２つの
信号ラインを介して直接接続されている。信号ラインＢ
ＲＱ２は■／○ポー１−１０１の１つの出力ボートから
引き出され、マイクロプロセッサＭＰ ｕ２の割り込み
要求入力端子ＩＮＴと］１０ボー１−１０２の１つの入
カポ−１−に接続されている。信号ラインＲＥΔＤＹ２
は、■／○ポー１−Ｉ Ｏ２の１つの出力端子から引き
出され■１０ボー１− Ｔ Ｏｌの１つの入力端子に接
続さ九ている。
号ＢＲＱ２およびＲ，Ｅ Ａ Ｄ Ｙ ２を通す２つの
信号ラインを介して直接接続されている。信号ラインＢ
ＲＱ２は■／○ポー１−１０１の１つの出力ボートから
引き出され、マイクロプロセッサＭＰ ｕ２の割り込み
要求入力端子ＩＮＴと］１０ボー１−１０２の１つの入
カポ−１−に接続されている。信号ラインＲＥΔＤＹ２
は、■／○ポー１−Ｉ Ｏ２の１つの出力端子から引き
出され■１０ボー１− Ｔ Ｏｌの１つの入力端子に接
続さ九ている。
システムバスおよびマイクロコンピュータＣＰ Ｕｌ、
ＣＰＵ２の内部バスは、データバス、アドレスバスおよ
びコントロールバスでなっている。具体的には、この例
ではデータバスが１６本、アドレスバスが２０本の信号
ラインで構成されており、コン１−ロールバスには、メ
モリ読み出し入１−ローブ信号、メモリ書込みストロー
ブ信号等のためのラインが備わっている。
ＣＰＵ２の内部バスは、データバス、アドレスバスおよ
びコントロールバスでなっている。具体的には、この例
ではデータバスが１６本、アドレスバスが２０本の信号
ラインで構成されており、コン１−ロールバスには、メ
モリ読み出し入１−ローブ信号、メモリ書込みストロー
ブ信号等のためのラインが備わっている。
第２図に第１図のマイクロコンピュータＣＰＵ゛１の概
略動作を示し、第３図に第１図のマイクロコンピュータ
ＣＰＵ２の概略動作を示す。
略動作を示し、第３図に第１図のマイクロコンピュータ
ＣＰＵ２の概略動作を示す。
まず第２図を参照してマイクロコンピュータＣＰＵ１の
動作を説明する。電源がオンすると、メモリＲＡＭＩの
内容をクリアし、出力ボートの状態を初期状態にセット
し、割込みを許可する。読み書きメモリＲＡＭ ］のデ
ータ処処理域の内容を読んで、ＣＰＵＩが処理すべきコ
マンドデータがあるかどうかチェックする。このデータ
は、後述するように、メインコンピュータＣＰＵ０から
のデータ送信がある場合に発生する割込処理で、ＣＰＵ
０からのデータを受信して生成する。
動作を説明する。電源がオンすると、メモリＲＡＭＩの
内容をクリアし、出力ボートの状態を初期状態にセット
し、割込みを許可する。読み書きメモリＲＡＭ ］のデ
ータ処処理域の内容を読んで、ＣＰＵＩが処理すべきコ
マンドデータがあるかどうかチェックする。このデータ
は、後述するように、メインコンピュータＣＰＵ０から
のデータ送信がある場合に発生する割込処理で、ＣＰＵ
０からのデータを受信して生成する。
処理領域にコマンドデータがあると、そのコマンドコー
ドに予め定められた処理を行なう。この場合にＣＰＵＩ
が行なう処理は、指定された文字コードに応して文字フ
ォント−メモリ１（０Ｍ２仕アクセスし、読んだデータ
を文字倍率、傾き等に応じて処理して結果をピッ１−マ
ツプメモＩＪ ＲＡ Ｍ ｌＩ Ｆ書込んだり、ピッ１
−マツプメモリＲＡＭ４に書込まれたデータを、出力イ
ンターフェースＴ Ｆ ２を介してレーザビームプリン
タＰＲＴに出力する、というような比較的簡単な処理の
みである。
ドに予め定められた処理を行なう。この場合にＣＰＵＩ
が行なう処理は、指定された文字コードに応して文字フ
ォント−メモリ１（０Ｍ２仕アクセスし、読んだデータ
を文字倍率、傾き等に応じて処理して結果をピッ１−マ
ツプメモＩＪ ＲＡ Ｍ ｌＩ Ｆ書込んだり、ピッ１
−マツプメモリＲＡＭ４に書込まれたデータを、出力イ
ンターフェースＴ Ｆ ２を介してレーザビームプリン
タＰＲＴに出力する、というような比較的簡単な処理の
みである。
ビットマツプメモリＲＡＭ４に対する書込みおよび読み
出−や、ピッ１−マツプメモリの内容をプリンタＩ）
ＲＴに出力するというように、システムバスをアクセス
する必要があるかどうかを判別する。
出−や、ピッ１−マツプメモリの内容をプリンタＩ）
ＲＴに出力するというように、システムバスをアクセス
する必要があるかどうかを判別する。
システムバスをアクセスする処理を行なう場合し；は、
まず信号ＢＲＱ２をマイクロコンピュータＣＰＵ２に出
力し、信号ＲＥΔＤ ＹがＣＩ） Ｕ ２力１ら出力さ
れるまで待つ。後述するように、マイクロコンピュータ
ＣＰＵ２は信号ＢＲＱ２を受けると、直ちにシステムバ
スのアクセスを中断して信号ＲＥＡＤＹを出力する。
まず信号ＢＲＱ２をマイクロコンピュータＣＰＵ２に出
力し、信号ＲＥΔＤ ＹがＣＩ） Ｕ ２力１ら出力さ
れるまで待つ。後述するように、マイクロコンピュータ
ＣＰＵ２は信号ＢＲＱ２を受けると、直ちにシステムバ
スのアクセスを中断して信号ＲＥＡＤＹを出力する。
信号ＲＥＡＤＹが出力されたら、スリーステートバッフ
アＢＰ１等のゲー１〜に所定の制御信号を印加し、目的
とする装置（例えばビットマツプメモリＲＡＭ４）をア
クセス可能にする。コマンドに従って所定の処理を行な
い、システムバスのアクセスが終了したら、信号ＢＲＱ
２をリセットしてコマンドデータチェック処理に戻る。
アＢＰ１等のゲー１〜に所定の制御信号を印加し、目的
とする装置（例えばビットマツプメモリＲＡＭ４）をア
クセス可能にする。コマンドに従って所定の処理を行な
い、システムバスのアクセスが終了したら、信号ＢＲＱ
２をリセットしてコマンドデータチェック処理に戻る。
入力インターフェース回路ＩＦＩからの信号ＢＲＱｌに
よるＣＰＵ１の割り込み処理を説明する。
よるＣＰＵ１の割り込み処理を説明する。
まずメインコンピュータＣＰＵ０からのコマンドデータ
をシステムバスを介して受信する必要があるので、マイ
クロコンピュータＣＰＵＩはＣＰＵ２へ信号ＢＲＱ２を
出力し、信号ＲＥＡＤＹ２が出力されるまで待つ。ＲＥ
ＡＤＹ２が出力されたら、スリーステートバッファを所
定の状態にセラ１−（ＢＦＩ、ＢＦ５を許可にして他を
禁止にする）して、入力インターフェース回路丁ＦＩに
信号ＲＥＡＤＹＩを出力する。
をシステムバスを介して受信する必要があるので、マイ
クロコンピュータＣＰＵＩはＣＰＵ２へ信号ＢＲＱ２を
出力し、信号ＲＥＡＤＹ２が出力されるまで待つ。ＲＥ
ＡＤＹ２が出力されたら、スリーステートバッファを所
定の状態にセラ１−（ＢＦＩ、ＢＦ５を許可にして他を
禁止にする）して、入力インターフェース回路丁ＦＩに
信号ＲＥＡＤＹＩを出力する。
信号ＢＲＱＩが出力されている間、入力インターフェー
ス回路ＩＦＩを介して、メインコンピュータＣＰＵ０か
らのコマンドデータを受け取る。受信したコマンドデー
タは、処理用読み１：きメモリＲＡＭＩの受信データバ
ッファ領域に格納する。
ス回路ＩＦＩを介して、メインコンピュータＣＰＵ０か
らのコマンドデータを受け取る。受信したコマンドデー
タは、処理用読み１：きメモリＲＡＭＩの受信データバ
ッファ領域に格納する。
信号ＢＲＱＩがリセソ１−さオしたら、コマンドデータ
送信終了と判断し、入力インターフェース回路ＩＦＩに
対して出力した信号ＲＥ Ａ Ｄ ’Ｙ １をリセット
し、次いでマイクロコンピュータＣＰ Ｕ ２に文シし
て出力した信号ＢＲＱ２をリセットする。
送信終了と判断し、入力インターフェース回路ＩＦＩに
対して出力した信号ＲＥ Ａ Ｄ ’Ｙ １をリセット
し、次いでマイクロコンピュータＣＰ Ｕ ２に文シし
て出力した信号ＢＲＱ２をリセットする。
次いで、処理用メモリＲＡＭ ｌの受信データバッファ
領域をチェックする。データがあれば、まず処理識別用
のコマンドデータを読んで、その内容−を判別する。プ
ログラムメモリＲＯＭＬの所定領域には、各々のコマン
ドをその処理に要する時間に応じて大小２種のいずれか
に識別するデータが格納されたコマンドテーブルが備わ
っている。例。
領域をチェックする。データがあれば、まず処理識別用
のコマンドデータを読んで、その内容−を判別する。プ
ログラムメモリＲＯＭＬの所定領域には、各々のコマン
ドをその処理に要する時間に応じて大小２種のいずれか
に識別するデータが格納されたコマンドテーブルが備わ
っている。例。
えば文字パターンの描画コマンドであれば、処理量が小
さいことを示すデータが記憶されており、直線および曲
線を描画するコマンドの場合には処理量が大きいことを
示すデータが記憶されている。
さいことを示すデータが記憶されており、直線および曲
線を描画するコマンドの場合には処理量が大きいことを
示すデータが記憶されている。
コマンドテーブルを参照して処理量の大小を読み、もし
処理量小であれば、ＣＰＵＩが処理できるので、ＣＰＵ
Ｉに備わった処理用読み書きメモリＲＡＭＩの処理領域
に、そのコマンドデータおよびそれに付随する一連の数
値又はコードデータを書込む・ 処理旦大の場合には、そのコマンドに応じた処理をマイ
クロコンピュータＣＰＵ２に与える。そのために、マイ
クロコンピュータＣＰＵ２からもアクセス可能な共有メ
モリＲＡＭ３の所定領域にコマンドデータおよびそれに
付随する一連の数値又はコードデータを書込み、ＣＰＵ
２が処理すべきデータがあることを示すフラグ（ＲＡＭ
３内の特定アドレスのメモリ）を立てる。
処理量小であれば、ＣＰＵＩが処理できるので、ＣＰＵ
Ｉに備わった処理用読み書きメモリＲＡＭＩの処理領域
に、そのコマンドデータおよびそれに付随する一連の数
値又はコードデータを書込む・ 処理旦大の場合には、そのコマンドに応じた処理をマイ
クロコンピュータＣＰＵ２に与える。そのために、マイ
クロコンピュータＣＰＵ２からもアクセス可能な共有メ
モリＲＡＭ３の所定領域にコマンドデータおよびそれに
付随する一連の数値又はコードデータを書込み、ＣＰＵ
２が処理すべきデータがあることを示すフラグ（ＲＡＭ
３内の特定アドレスのメモリ）を立てる。
なお、共有メモリＲＡＭ３にコマンドデータを書込む場
合には、システムバスをアクセスしなければならないの
で、前記の場合と同様に、信号ＢＲＱ２をセットしてマ
イクロコンピュータＣＰＵ２のシステムバスアクセスを
禁止し、スリーステートバッファの動作状態をセットし
てから行ない、それが終了したら信号ＢＲＱ２をリセッ
トしてスリースチー１−バッファを元の状態に戻す。
合には、システムバスをアクセスしなければならないの
で、前記の場合と同様に、信号ＢＲＱ２をセットしてマ
イクロコンピュータＣＰＵ２のシステムバスアクセスを
禁止し、スリーステートバッファの動作状態をセットし
てから行ない、それが終了したら信号ＢＲＱ２をリセッ
トしてスリースチー１−バッファを元の状態に戻す。
次に、第３図を参照してマイクロコンピュータＣＰＵ２
の動作を説明する。まず電源がオンすると、ＣＰＵＩの
場合と同様に初期設定をして割り込みを許可する。そし
て内部タイマをセラ１−する。
の動作を説明する。まず電源がオンすると、ＣＰＵＩの
場合と同様に初期設定をして割り込みを許可する。そし
て内部タイマをセラ１−する。
マイクロコンピュータＣＰ Ｕ ２内の処理用メモリＲ
ＡＭ２の予め定めた処理領域に処理すべきコマンドデー
タが存在するかどうかをチェックする。
ＡＭ２の予め定めた処理領域に処理すべきコマンドデー
タが存在するかどうかをチェックする。
コマンドデータがあれば、それに応した処理を行なう。
ここでマイクロコンピュータＣＰＵ２が行なう処理は、
直線１曲線等を描画するための演算処理や、それによっ
て得られる座標データに応じたビットマツプメモリＲＡ
Ｍ４へのデータ書込み等の時間のかかる処理のみである
。システムバスのアクセスを要する処理の場合には、マ
イクロコンピュータＣＰＵＩが出力する信号ＢＲＱ２を
チェックする。もしＢＲＱ２が出ていなければＣｌ’
Ｕ １がバスアクセス中でないので、バスをアクセス中
であることを示すために信号ＲＥ Ａ Ｄ ’ｙを出力
セットしてから、スリーステートバッファの状態をセラ
１−シて所定の処理（この場合にはピッ１−マツプメモ
リへの書込み）を行なう。処理が終了したら、スリース
テートバッファを元の状態に戻し、信号ＲＥＡＤＹ２を
リセットする。
直線１曲線等を描画するための演算処理や、それによっ
て得られる座標データに応じたビットマツプメモリＲＡ
Ｍ４へのデータ書込み等の時間のかかる処理のみである
。システムバスのアクセスを要する処理の場合には、マ
イクロコンピュータＣＰＵＩが出力する信号ＢＲＱ２を
チェックする。もしＢＲＱ２が出ていなければＣｌ’
Ｕ １がバスアクセス中でないので、バスをアクセス中
であることを示すために信号ＲＥ Ａ Ｄ ’ｙを出力
セットしてから、スリーステートバッファの状態をセラ
１−シて所定の処理（この場合にはピッ１−マツプメモ
リへの書込み）を行なう。処理が終了したら、スリース
テートバッファを元の状態に戻し、信号ＲＥＡＤＹ２を
リセットする。
タイマがタイムアツプした場合、およびメモリＲＡＭ２
の処理領域に処理すべきコマンドデータがなくなった場
合には、次のようにして共有メモリＲＡＭ３の内容をチ
ェックする。まず、マイクロコンピュータＣＰＵＩから
の信号ＢＲＱ２が出ていないことを確認し、信号ＲＥＡ
ＤＹ２をリセットしてスリースチー１−バッファＢＦ２
等を動作可能にセットする。共有メモリＲＡ Ｉｖｌ
３をアクセスし、予め定めたアドレスに設定したフラグ
をチェックする。もしマイクロコンピュータＣＰＵＩが
共有メモリＲＡＭ３にコマンドデータを書き込んでいれ
ば、そのフラグがセットされている。
の処理領域に処理すべきコマンドデータがなくなった場
合には、次のようにして共有メモリＲＡＭ３の内容をチ
ェックする。まず、マイクロコンピュータＣＰＵＩから
の信号ＢＲＱ２が出ていないことを確認し、信号ＲＥＡ
ＤＹ２をリセットしてスリースチー１−バッファＢＦ２
等を動作可能にセットする。共有メモリＲＡ Ｉｖｌ
３をアクセスし、予め定めたアドレスに設定したフラグ
をチェックする。もしマイクロコンピュータＣＰＵＩが
共有メモリＲＡＭ３にコマンドデータを書き込んでいれ
ば、そのフラグがセットされている。
フラグを判定した結果コマンドデータが１込まれている
と判明した場合には、マイクロコンピュータＣ：ＰＵ２
は共有メモリＲＡＭ３の所定領域のデータ（コマンドデ
ータおよびそれに付随する一連のデータ）を読んで、そ
れを内部の処理用メモリＲＡＭ２の処理領域に格納する
。また、共有メモリＲＡＭ３内のデータを読み終った場
合には、ＣＰＵＩによってセットされたフラグをクリア
してそのコマンドを受け取ったことを示す。共有メモリ
ＲＡＭ３のアクセスが終了したら、スリーステートバッ
フ７ＢＦ２等を元の状態に戻して信号ＲＥＡＤＹ２をセ
ラ１−する。
と判明した場合には、マイクロコンピュータＣ：ＰＵ２
は共有メモリＲＡＭ３の所定領域のデータ（コマンドデ
ータおよびそれに付随する一連のデータ）を読んで、そ
れを内部の処理用メモリＲＡＭ２の処理領域に格納する
。また、共有メモリＲＡＭ３内のデータを読み終った場
合には、ＣＰＵＩによってセットされたフラグをクリア
してそのコマンドを受け取ったことを示す。共有メモリ
ＲＡＭ３のアクセスが終了したら、スリーステートバッ
フ７ＢＦ２等を元の状態に戻して信号ＲＥＡＤＹ２をセ
ラ１−する。
マイクロコンピュータＣＰｔＪ２の割込処理では、スリ
ーステートバッファＢＦ２を禁止状態にセリトン、信号
ＲＥＡＤＹ２を出力して戻る。
ーステートバッファＢＦ２を禁止状態にセリトン、信号
ＲＥＡＤＹ２を出力して戻る。
つまり、各処理装置ＣＰＵ０．ＣＰＵＩおよびＣＰＵ２
の動作優先順位は２上からＣＰ ｔＪ ０１ＣＰＵ１、
ＣＰＵ２になっており、メインコンピュータＣＰＵ０か
らマイクロコンピュータＣＰＵＩへのコマンド伝送要求
が発生すると、直ちにＣＰＵ２のシステムバスアクセス
が禁止され、ＣＰＵ ］がコマンドデータ受信モードに
入り短時間でデータ伝送を終了する。したがって、メイ
ンコンピュ〜りＣＰＵ０がＣＰＵＩに対するデータ伝送
のために時間待ちをすることはほとんどない。しかも、
ＣＰＵ０からＣＰＵ１にコマンドデータが伝送されてい
る場合であっても、マイクロコンピュータＣＰＵ２は、
ビットマツプメモリＲＡ Ｍ ４に対する書込み動作を
除いて、処理を続行することができるので、データ伝送
による処理の中断がなく、複雑な演算処理を行なっても
比較的短時間で各種描画処理が終了する。
の動作優先順位は２上からＣＰ ｔＪ ０１ＣＰＵ１、
ＣＰＵ２になっており、メインコンピュータＣＰＵ０か
らマイクロコンピュータＣＰＵＩへのコマンド伝送要求
が発生すると、直ちにＣＰＵ２のシステムバスアクセス
が禁止され、ＣＰＵ ］がコマンドデータ受信モードに
入り短時間でデータ伝送を終了する。したがって、メイ
ンコンピュ〜りＣＰＵ０がＣＰＵＩに対するデータ伝送
のために時間待ちをすることはほとんどない。しかも、
ＣＰＵ０からＣＰＵ１にコマンドデータが伝送されてい
る場合であっても、マイクロコンピュータＣＰＵ２は、
ビットマツプメモリＲＡ Ｍ ４に対する書込み動作を
除いて、処理を続行することができるので、データ伝送
による処理の中断がなく、複雑な演算処理を行なっても
比較的短時間で各種描画処理が終了する。
［効果コ
以上のとおり本発明によれば、複数の処理装置を用いて
処理を分散し並行処理することで、複雑なイメージデー
タでも短時間で描画しうる。
処理を分散し並行処理することで、複雑なイメージデー
タでも短時間で描画しうる。
第１図は、本発明を実施する一形式のデータ処理装置を
示すブロック図である。 第２図は、第゛１図の装置のＣＰＵ１の概略動作を示す
フローチャー１−である。 第３図は、第１図の装置のＣＰＵ２の概略動作を示すフ
ローチャートである。 ・ｃｐｕｏ ：メインコンピュータ（第１の処理装置）
ＣＰｔＪｌ：マイクロコンピュータ（第２の処理装置）
ＣＰＵ２ ：マイクロコンピュータ（第３の処理装置）
ＲＡＭ３：共有メモリ ＲＡＭ４：ビッ１−マツプメモリ ＰＲ’、［’：レーザビ〜ムプリンタ（出力手段）ＩＦ
Ｉ：入カインターフェース回路 ＩＦ２：出力インターフェース回路
示すブロック図である。 第２図は、第゛１図の装置のＣＰＵ１の概略動作を示す
フローチャー１−である。 第３図は、第１図の装置のＣＰＵ２の概略動作を示すフ
ローチャートである。 ・ｃｐｕｏ ：メインコンピュータ（第１の処理装置）
ＣＰｔＪｌ：マイクロコンピュータ（第２の処理装置）
ＣＰＵ２ ：マイクロコンピュータ（第３の処理装置）
ＲＡＭ３：共有メモリ ＲＡＭ４：ビッ１−マツプメモリ ＰＲ’、［’：レーザビ〜ムプリンタ（出力手段）ＩＦ
Ｉ：入カインターフェース回路 ＩＦ２：出力インターフェース回路
Claims (2)
- （１）所定の指令コードを生成する第１の処理装置； ２次元情報の各々のデータを記憶するメモリを備えるビ
ットマツプメモリ； 共有メモリ； 第１の処理装置から指令コードを受け、その指令コード
を処理量に応じて少なくとも２種に判別し、処理量が大
きいとその処理内容を前記共有メモリに記憶し、処理量
が小さいとそれ自身の処理領域に処理内容を記憶し、処
理領域に所定のデータがあると、それに応じてデータを
処理し前記ビットマツプメモリに生成したデータを記憶
する、第２の処理装置； 前記共有メモリを参照し、処理すべきデータがあればそ
の内容を読んで、それ自身の処理領域に所定のデータを
格納し、処理領域に所定のデータがあるとその内容に応
じてデータを処理し前記ビットマツプメモリに生成した
データを格納する、第３の処理装置；および 前記ビットマツプメモリの内容に応じた出力処理を行な
う出力手段； を備えるデータ処理装置。 - （２）第２の処理装置は文字パターンを記憶するメモリ
を備えピッ１へマツプメモリに対して文字パターンの描
画を行ない、第３の処理装置はビットマツプメモリに対
して線および図形パターンの描画を行なう、前記特許請
求の範囲第（１）項記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23396783A JPS60124767A (ja) | 1983-12-12 | 1983-12-12 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23396783A JPS60124767A (ja) | 1983-12-12 | 1983-12-12 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124767A true JPS60124767A (ja) | 1985-07-03 |
Family
ID=16963439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23396783A Pending JPS60124767A (ja) | 1983-12-12 | 1983-12-12 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349977A (ja) * | 1986-08-20 | 1988-03-02 | Fujitsu Ltd | 表示デ−タの処理方式 |
-
1983
- 1983-12-12 JP JP23396783A patent/JPS60124767A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349977A (ja) * | 1986-08-20 | 1988-03-02 | Fujitsu Ltd | 表示デ−タの処理方式 |
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