JPH06259372A - Ｄｍａコントローラ周辺回路 - Google Patents

Abstract

(57)【要約】 【目的】 汎用ＤＭＡコントローラをＣＰＵの制御の下
で外部バスのＤＭＡ制御ができるように図ること。 【構成】 このＤＭＡコントローラ周辺回路は、ＤＭＡ
アドレス信号出力の一部とＣＰＵアドレス信号入力を兼
用する端子群Ａと、Ｉ／Ｏアクセスコントロール信号を
入出力する端子群Ｅとを備えたＤＭＡコントローラの周
辺回路であって、入力端にＣＰＵアドレス線の一部を、
出力端に端子群Ａを接続するトライステートバッファＡ
（１１２）と、入力端に端子群Ａを、出力端に外部アド
レス線の一部を接続するトライステートバッファＢ（１
１３）と、入力端にＣＰＵアクセスコントロール線を、
出力端に端子群Ｅを接続するトライステートバッファＣ
（１１４）と、ＤＭＡコントローラ１０５からのバス開
放要求とＣＰＵ１０１からＤＭＡコントローラ１０５へ
のＩ／Ｏアクセスを調停するバスアービタ１０６とを有
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、汎用のＤＭＡ（直接メ
モリ転送）コントローラの周辺回路に関する。

【０００２】

【従来の技術】従来、汎用のＤＭＡＣ（直接メモリ転送
コントローラ）はＣＰＵバス上にあるＩ／Ｏ（入出力）
デバイスのＤＭＡを制御する目的で使用されている。

【０００３】図１は、ＣＰＵバス１〜３上にＣＰＵ４，
ＤＭＡＣ５，Ｉ／Ｏデバイス７，メモリ８がある従来の
情報処理システムを示す。図２はその接続状況がわかる
ように描いたブロック図である。図２において、主制御
装置（ＣＰＵ）４は装置全体の制御を行う。このＣＰＵ
４は主にＣＰＵ素子などで構成される。ＣＰＵバスのア
ドレスバス１は本システムでは物理線で２０本のアドレ
ス線から構成され、ＣＡ［１９．．０］とする。なお、
端子Ａ［３．．０］はＩ／Ｏアドレス入力と兼用してい
る。ＣＰＵバスのデータバス２は本システムでは物理線
で１６本のデータ線から構成され、ＣＤ［１５．．０］
とする。ＣＰＵバスのコントロールバス３は本システム
では主にＩ／Ｏアクセスのための

【０００４】

【外１】

【０００５】と反転ＩＯＷＲ、図示していないローカル
メモリアクセスのための反転ＭＲＤと反転ＭＷＲ信号を
伝送する。

【０００６】汎用ＤＭＡＣ５は、ＤＭＡ時にＤＭＡアド
レスやメモリコントロール信号等を発生してＤＭＡの制
御を行う。バスアービタ６は主にＤＭＡＣ５のＨＲＱ信
号（バスホールドリクエスト信号）や図示していないＣ
ＰＵバス上の他のバスマスタのＨＲＱ信号を見て、ＣＰ
Ｕバスの調停を行う。即ち、バスアービタ６はシステム
バスに接続された複数のバスマスタの中のどのバスマス
タに使用権を与えるのかを決定する。但し普通は、ＣＰ
Ｕ４自身が本バスアービタ６の機能を持ち、ＣＰＵ自身
でＣＰＵバスの調停を行うことが多い。

【０００７】Ｉ／Ｏデバイス７は自らＤＭＡ機能をもた
ないデータ処理装置等である。このＩ／Ｏデバイス７は
例えば、本実施例ではメモリ８に蓄積された画像データ
をＤＭＡＣ５の制御によるＤＭＡ転送で取り入れて、そ
のデータに何らかの処理をして、再びＤＭＡＣ５の制御
によるＤＭＡ転送でメモリ７に書き込む動作を行う。Ｉ
／Ｏデバイス７はＤＲＱ信号（ＤＭＡリクエスト信号）
を有効にすることにより、ＤＭＡ転送をＤＭＡＣ５に要
求する。ＤＭＡＣ５はＤＲＱ信号が有効であることを検
知すると、バスアービタ６にＨＲＱ信号を出力して、こ
れによりＣＰＵバスが開放されると反転ＤＡＫ信号を有
効にして、Ｉ／Ｏデバイス７にＤＭＡサービスが実行さ
れたことを通知する。この様子を、図３のタイミングチ
ャートに示す。メモリ８はＣＰＵバスに接続されてデー
タの格納を行っている。

【０００８】

【発明が解決しようとする課題】ところで、あるＩ／Ｏ
デバイスが処理を行うために、比較的大量のデータを入
出力するような場合には、ＣＰＵバスとは別に外部バス
を用意して、その外部バス上でデータの入出力するよう
にして、ＣＰＵバスの負荷を軽減するシステムが考えら
れる。図４は、このようなシステムの従来例を示す。特
に、画像処理を行うシステムにおいて、この図４に示す
ような構成のシステムが見受けられる。この場合、外部
バス９は一般に画像バスと呼ばれる。このようなシステ
ムにおいて、Ｉ／Ｏデバイス７が自らメモリアクセス管
理を行う機能を有しないときには、外付けのＤＭＡＣ５
Ａが必要となる。ただし、このＤＭＡＣ５Ａの管理はＣ
ＰＵ４が行うため、ＤＭＡアドレスのみ画像バス９のア
ドレスバスに接続して、それと同時にＩ／Ｏアクセスに
関してはＣＰＵバスのデータバス２とアドレスバス１と
に接続するというように、ＤＭＡＣ５Ａの接続方法は２
本のバスにまたがる必要がある。

【０００９】しかしながら、汎用ＤＭＡＣは図１に示す
従来例の様に、同一バス１〜３上にＣＰＵ４があるとい
う思想のもとに、Ｉ／ＯアドレスとＤＭＡアドレスの１
部を同じ端子で兼用しているようなものが多く、このよ
うなＤＭＡＣ５を図４のシステムには直接使用できない
という欠点が生じていた。

【００１０】そのため、上記の図４に示すようなシステ
ムのＤＭＡＣ５ＡはＩ／ＯアドレスとＤＭＡアドレスが
分離したもの（これを「バス分離した汎用ＤＭＡＣ」と
いう）を、自前でゲートアレイ等で作成するなど、費
用、時間、労力に多大なロスを生じていた。

【００１１】本発明の目的は、上述の点に鑑みて、汎用
のＤＭＡＣをＣＰＵの制御の下で外部バスのＤＭＡ制御
ができるように図ったＤＭＡコントローラ周辺回路を提
供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＤＭＡ（直接メモリ転送）アドレス信号
出力の一部とＣＰＵアドレス信号入力を兼用する端子群
Ａと、ＣＰＵデータ信号を入出力する端子群Ｂと、ＤＭ
Ａアドレス信号の残りの部分を出力する端子群Ｃと、メ
モリアクセスコントロール信号を入出力する端子群Ｄ
と、Ｉ／Ｏアクセスコントロール信号を入出力する端子
群Ｅとを、少なくとも入出力端子として具えたＤＭＡコ
ントローラの周辺回路であって、入力端にＣＰＵバスの
アドレス線の一部を、出力端に前記端子群Ａを接続する
トライステートバッファＡと、入力端に前記端子群Ａ
を、出力端に外部バスのアドレス線の一部を接続するト
ライステートバッファＢと、入力端に前記ＣＰＵバスの
アクセスコントロール線を、出力端に前記端子群Ｅを接
続するトライステートバッファＣと、前記ＤＭＡコント
ローラからのバス開放要求とＣＰＵから該ＤＭＡコント
ローラへのＩ／Ｏアクセスとを調停する調停回路と、を
具備したことを特徴とする。

【００１３】

【作用】本発明では、上記構成により、汎用のＤＭＡＣ
をＣＰＵの制御下で、外部バスのＤＭＡ制御として使用
できる。すなわち、バス分離した汎用ＤＭＡＣと同等に
使用できるので、自前でゲートアレイ等で作成するなど
の、費用、時間、労力に多大なロスがない。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１５】（第１実施例）図５は本発明の第１実施例
の情報処理システムの構成を示す。ここで、符号１０１
は主制御装置（ＣＰＵ）であり、装置全体の制御を行
う。このＣＰＵは主にＣＰＵ素子などで構成される。符
号１０２はＣＰＵバスのアドレスバスである。このバス
は本システムでは物理線で２０本のアドレス線から構成
され、ＣＡ［１９．．０］とする。符号１０３はＣＰＵ
バスのデータバスである。このバスは本システムでは物
理線で１６本のデータ線から構成され、ＣＤ［１５．．
０］とする。符号１０４はＣＰＵバスのコントロールバ
スである。このバスは本システムでは主にＩ／Ｏアクセ
スのための反転ＩＯＲＤと反転ＩＯＷＲ、図示していな
いローカルメモリアクセスのための反転ＭＲＤと反転Ｍ
ＷＲ信号を伝送する。符号１０５は汎用ＤＭＡＣであ
り、ＤＭＡ時にＤＭＡアドレスやメモリコントロール信
号等を発生してＤＭＡの制御を行う。

【００１６】特に、図５に図示しているＤＭＡＣ１０５
の入出力端子としては、次のものがある。

【００１７】反転ＩＯＲＤ／ＷＲ端子；ホスト（本シス
テムの場合ＣＰＵバス上のＣＰＵ）１０１が、ＤＭＡＣ
１０５内部のレジスタのリード／ライトを行うときに出
力される信号を入力する。または、ＤＭＡ時にはＩ／Ｏ
デバイス１０７に入力されるリード／ライト信号を出力
する。

【００１８】反転ＭＲＤ／ＷＲ端子；ＤＭＡ時にメモリ
１０８に入力されるリード／ライト信号を出力する。

【００１９】Ｄ［１５．．０］端子；ホスト１０１とＤ
ＭＡＣ１０５内部のレジスタのデータの入出力を行う。

【００２０】Ａ［３．．０］端子；ホスト１０１が、Ｄ
ＭＡＣ１０５内部のレジスタのリード／ライトを行うと
きにレジスタを選択するために入力する。ＤＭＡ時は、
ＤＭＡアドレスの下位４ビットを出力する。

【００２１】Ａ［１９．．４］端子；ＤＭＡ時に、ＤＭ
Ａアドレスの上位１６ビットを出力する。

【００２２】反転ＣＳ端子；Ｉ／Ｏアクセスのためのチ
ップセレクト（ＣＳ）信号を出力する。

【００２３】ＤＲＱ端子；Ｉ／Ｏデバイス１０７がＤＭ
ＡサービスをＤＭＡＣ１０５に対して要求するときに出
力するＤＭＡリクエスト（ＤＲＱ）信号を入力する。

【００２４】反転ＤＡＫ端子；Ｉ／Ｏデバイス１０７の
ＤＲＱ信号（ＤＭＡリクエスト信号）に対して、ＤＭＡ
サービスが許可されたことを知らせるＤＭＡアクノリッ
ジ（ＤＡＫ）信号を出力する。

【００２５】ＨＲＱ端子；ＤＭＡＣ１０５がＤＭＡサー
ビスを実行するにあたって、バスアービタ１０６に対し
てバス開放要求するときに、バスホールドリクエスト
（ＨＲＱ）信号を出力する。

【００２６】反転ＨＡＫ端子；ＤＭＡＣ１０５が発行し
たバスホールドリクエスト（ＨＲＱ）信号に対して、バ
スを開放したことを通知するバスホールドアクノリッジ
（ＨＡＫ）信号を入力する。

【００２７】バスアービタ１０６は主にＤＭＡＣ１０５
のＨＲＱ信号を図示していない画像バス上の他のバスマ
スタのＨＲＱ信号を見て、バスの調停を行う。特に、バ
スアービタ１０６の図示している入出力端子としては次
のものがある。

【００２８】反転ＩＯＥＮ端子；ホスト１０１からのＩ
／Ｏアクセスを許可する（ＩＯＥＮ）信号を入力する。

【００２９】ＲＤＹ端子；ホスト１０１に対してＩ／Ｏ
アクセスが許可されたことを通知するレディ（ＲＤＹ）
信号を出力する。

【００３０】ＨＲＱ端子；ＤＭＡＣ１０５がＤＭＡサー
ビスを実行するにあたって出力するバスホールドリクエ
スト（ＨＲＱ）信号を入力する。

【００３１】反転ＨＡＫ端子；ＤＭＡＣ１０５が発行し
たバスホールドリクエスト（ＨＲＱ）信号に対して、バ
スを開放したことを通知するバスホールドアクノリッジ
（ＨＡＫ）信号を出力する。

【００３２】Ｉ／Ｏデバイス１０７は自らＤＭＡ機能を
もたないデータ処理装置等であり、例えば、本実施例で
は画像メモリ１０８に蓄積された画像データをＤＭＡＣ
１０５の制御によるＤＭＡ転送で取り入れて、そのデー
タに何らかの処理をして、再びＤＭＡＣ１０５の制御に
よるＤＭＡ転送で画像メモリ１０８に書き込む。Ｉ／Ｏ
デバイス１０７はＤＲＱ信号を有効にすることにより、
ＤＭＡ転送をＤＭＡＣ１０５に要求する。ＤＭＡＣ１０
５はＤＲＱ信号が有効であることを検知すると、バスア
ービタ１０６にＨＲＱ信号を出力して、これによりバス
が開放されると反転ＤＡＫ信号を有効にして、Ｉ／Ｏデ
バイス１０７にＤＭＡサービスが実行されたことを通知
する。この様子は、前述の従来例の図３のタイミングチ
ャートと同様である。

【００３３】画像メモリ１０８は画像バス１０９〜１１
１に接続されて画像データの格納を行っている。符号１
０９は画像バスのアドレスバスであり、本システムでは
物理線で２０本のアドレス線から構成され、ＭＡ［１
９．．０］とする。符号１１０は画像バスのデータバス
であり、本システムでは物理線で１６本のデータ線から
構成され、ＭＤ［１５．．０］とする。符号１１１は画
像バスのコントロールバスであり、本システムでは主に
画像メモリアクセスのための反転ＭＲＤ信号と反転ＭＷ
Ｒ信号を伝送する。

【００３４】符号１１２はトライステートバッファＡで
あり、その入力端にＣＰＵバス１０２のＣＡ［３．．
０］を、その出力端にＤＭＡＣ１０５のＡ［３．．０］
を接続して、かつそのアウトプットイネーブルにバスア
ービタ１０６の反転ＩＯＥＮ信号を入力する。符号１１
３はトライステートバッファＢであり、その入力端に上
記Ａ［３．．０］を、その出力端に画像バス１０９のＭ
Ａ［３．．０］を接続して、かつそのアウトプットイネ
ーブルにバスアービタ１０６の反転ＨＡＫ信号を入力す
る。符号１１４はトライステートバッファＣであり、そ
の入力端にＤＭＡＣ１０５への反転ＣＳ信号やＣＰＵバ
ス１０４の反転ＩＯＲＤ／ＩＯＷＲ信号を入力し、その
出力端にＤＭＡＣ１０５の反転ＣＳ入力端子や反転ＩＯ
ＲＤ／ＩＯＷＲ入力端子に接続して、そのアウトプット
イネーブルにバスアービタ１０６の反転ＩＯＥＮ信号を
入力する。

【００３５】図６は、図５のバスアービタ１０６の動作
を示すタイミングチャートである。図６の（ａ）の波形
はＣＰＵ１０１からＤＭＡＣ１０５へのＩ／Ｏアクセス
が単独で発生した場合のタイミングを示している。この
場合、バスアービタ１０６は反転ＣＳ信号と反転ＩＯＲ
Ｄ信号、または反転ＣＳ信号と反転ＩＯＷＲ信号の論理
積が真となった時に、反転ＩＯＥＮ信号を有効にする。
反転ＩＯＥＮ信号が有効になると、トライステートバッ
ファＡ（１１２）とＣ（１１４）とが出力状態となり、
ＤＭＡＣ１０５に反転ＣＳ信号や反転ＩＯＲＤ／ＩＯＷ
ＲやＩ／ＯアドレスなどのＩ／Ｏアクセスに必要な信号
が入力される。また、上記反転ＩＯＥＮ信号が有効にな
ると、しばらくのディレイを伴ってバスアービタ１０６
から出力するＲＤＹ信号も有効になる。このＲＤＹ信号
はＣＰＵコントロールバス１０４を介してＣＰＵ１０１
に入力されており、ＣＰＵ１０１はこのＲＤＹ信号が有
効になったことを検知後、一定時間後にＩ／Ｏアクセス
を終了する。

【００３６】図６の（ｂ）の波形はＤＭＡＣ１０５のＨ
ＲＱ信号が単独で発生した場合のタイミングを示してい
る。この場合、バスアービタ１０６はＨＲＱ信号が有効
になると、反転ＨＡＫ信号を有効にする。反転ＨＡＫ信
号が有効になると、トライステートバッファＢ（１１
３）が出力状態となり、ＤＭＡアドレスの下位４ビット
を画像バスのアドレスバス１０９に出力する。このバッ
ファ１１３は、ＤＭＡＣ１０５へのＩ／Ｏアクセスによ
るアドレスと、画像バス上のＤＭＡＣ以外のバスマスタ
がバス権を持って画像バス１０９〜１１１をアクセスし
ているときに出力されるアドレスとが衝突しないように
するためのものである。

【００３７】図６の（ｃ）の波形は反転ＨＡＫ信号が有
効中にＩ／Ｏアクセスが発生した場合のタイミングチャ
ートを示している。この場合、バスアービタ１０６はＨ
ＲＱ信号が先に有効になったので、反転ＨＡＫ信号を有
効にしている。その途中に反転ＣＳ信号と反転ＩＯＲＤ
／ＷＲ信号の論理積が真となるＩ／Ｏアクセスの発生に
よっても、図６の（ａ）のように直ちに反転ＩＯＥＮ信
号を有効にしない。なぜならば、反転ＨＡＫ信号が有効
中は、ＤＭＡＣ１０５がＤＭＡサービスを実行中である
ので、反転ＩＯＥＮ信号を有効にしてトライステートバ
ッファＡ（１１２）とＣ（１１４）とを各々出力状態に
してしまうと、ＤＭＡＣ１０５の出力信号と衝突を起こ
して正常に動作しなくなるためである。従って、バスア
ービタ１０６はＨＲＱ信号が無効になるまで待ち、反転
ＨＡＫ信号を無効にしてから、反転ＩＯＥＮ信号を有効
にする。当然、ＲＤＹ信号もこの時点まで無効にしてい
るので、ＣＰＵ１０１はこのＲＤＹ信号待ちで、Ｉ／Ｏ
アクセスを引き延ばしている。

【００３８】図６の（ｄ）の波形は図６の（ｃ）の場合
とは逆に、Ｉ／Ｏアクセス中にＨＲＱ信号が有効になっ
た場合のタイミングを示している。この場合、バスアー
ビタ１０６はＩ／Ｏアクセスが先だったので、反転ＩＯ
ＥＮ信号を有効にしている。その途中にＨＲＱ信号が有
効になっても、図６の（ｂ）に示すように直ちに反転Ｈ
ＡＫ信号を有効にしない。なぜならば、反転ＩＯＥＮ信
号が有効中はトライステートバッファＡ（１１２）とＣ
（１１４）とが出力状態であるので、反転ＨＡＫ信号を
有効にしてＤＭＡＣ１０５がＤＭＡサービスを実行する
と、ＤＭＡＣ１０５の出力信号と衝突を起こして正常に
動作しなくなるためである。従って、バスアービタ１０
６はＩ／Ｏアクセスが終了するまで待ち、反転ＩＯＥＮ
信号を無効にしてから、反転ＨＡＫ信号を有効にする。
ただし、Ｉ／Ｏアクセスが終了するまで待っている間、
ＤＭＡＣ１０５以外のバスマスタからのバス開放要求が
あれば、バスアービタ１０６はその要求に対するアクノ
リッジを返す。

【００３９】特に、図面には示して無いが、ＨＲＱ信号
が有効になるのとＩ／Ｏアクセス発生とが同時に重なっ
た場合には、優先度をあらかじめ決めておいて、その優
先度に応じていずれかを先に処理すれば良い。例えば、
Ｉ／Ｏアクセスの方の優先度を高く決めておけば、バス
アービタ１０６は図６の（ｄ）のタイミングに準じた動
作を行う。一方、ＨＲＱ信号の方の優先度を高く決めて
おけば、バスアービタ１０６は図６の（ｃ）のタイミン
グに準じた動作を行う。

【００４０】上述のように、本発明の第１実施例では、
数本のトライステートバッファ１１２，１１３，１１４
と、簡単な構成のバスアービタ１０６を汎用ＤＭＡＣ１
０５の周辺回路に添えるだけで、汎用ＤＭＡＣ１０５が
ＣＰＵバス１０２〜１０４以外のバス１０９〜１１１上
で使用できるようになる。また、上記バスアービタ１０
６は、ＤＭＡＣ１０５のＩ／Ｏアクセス時も他のバスマ
スタが画像バスを使用できる様に調停するので、Ｉ／Ｏ
アクセスによる画像バス効率に悪影響がまったく無い。

【００４１】（第２実施例）本発明の第２実施例の構成
は図５の第１実施例の構成とほぼ同様であるが、ＤＭＡ
Ｃ１０５にＤＭＡブレーク機能が備わっている点が異っ
ている。このＤＭＡブレーク機能とは、ＤＭＡサービス
実行中に強制的に反転ＨＡＫ信号が無効にされると、と
りあえず最後のＤＭＡサイクルを保証後に、直ちにＨＲ
Ｑ信号を無効にして、バス権を一旦放棄する機能であ
る。ただし、すぐにＨＲＱ信号を有効にして、バス開放
を要求する。

【００４２】図７は本発明の第２実施例におけるバスア
ービタ１０６の動作を示すタイミングチャートである。
図７において、第１実施例の図６と違うのは（ｃ）のタ
イミングである。その他の（ａ），（ｂ），（ｄ）のタ
イミングに関しては図６と同様なので説明を省く。

【００４３】図７の（ｃ）の波形は、反転ＨＡＫ信号が
有効中に、Ｉ／Ｏアクセスが発生した場合のタイミング
を示している。この場合、バスアービタ１０６はＨＲＱ
信号が先に有効になったので、反転ＨＡＫ信号を有効に
している。その途中に反転ＣＳ信号と反転ＩＯＲＤ／Ｗ
Ｒ信号の論理積が真となりＩ／Ｏアクセスが発生する
と、現在有効中の反転ＨＡＫ信号を強制的に無効にす
る。ＤＭＡＣ１０５は反転ＨＡＫ信号が無効となると、
上述のＤＭＡブレーク機能によって、とりあえず最後の
ＤＭＡサイクルは保証して、その後直ちにＨＲＱ信号を
一旦無効にする。バスアービタ１０６は、ＨＲＱ信号が
無効になると、反転ＩＯＥＮ信号を有効にして、トライ
ステートバッファＡ（１１２）とＣ（１１４）を出力状
態にして、ＤＭＡＣ１０５のＩ／Ｏアクセスを行う。

【００４４】このあいだ、ＤＭＡＣ１０５は再びＨＲＱ
信号を有効にして、バス開放待ちとなるが、バスアービ
タ１０６はＤＭＡＣ１０５以外のバスマスタからのバス
開放要求があれば、その要求に対するアクノリッジを返
す。特に他のバスマスタからのバス開放要求が無けれ
ば、バスアービタ１０６はＩ／Ｏアクセスが終了するま
で待ち、反転ＩＯＥＮ信号を無効にしてから反転ＨＡＫ
信号を有効にする。

【００４５】上述の本発明の第１実施例では画像バスの
ＤＭＡＣがＤＭＡサービス実行中にＩ／Ｏアクセスを行
うと、そのサービスの終了まで待たされるので、画像バ
スの状況次第でＣＰＵバスの効率に影響を及ぼすことが
ある。本発明の第２実施例ではこの点を克服し、ＣＰＵ
バスと画像バス間での干渉が少なく、バス分離した汎用
ＤＭＡＣを使用したのと同様になる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
簡単な周辺回路で、汎用のＤＭＡＣをＣＰＵの制御下
で、外部バスのＤＭＡ制御として使用できるという効果
が得られる。

【００４７】すなわち、本発明によれば、バス分離した
汎用ＤＭＡＣと同等に使用できるので、自前でゲートア
レイ等で作成するなどの、費用、時間、労力に多大なロ
スがないという効果が得られる。

【図面の簡単な説明】

【図１】ＣＰＵバスに接続された従来のＤＭＡＣのシス
テムの概略を示すブロック図である。

【図２】ＣＰＵバスに接続された図１のＤＭＡＣのシス
テムの信号接続を示すブロック図である。

【図３】図２のＤＭＡＣとバスアービタ間の信号の様子
を示すタイミングチャートである。

【図４】ＣＰＵバスと外部バスに接続された従来の他の
ＤＭＡＣのシステムの概略を示すブロック図である。

【図５】本発明の第１実施例のシステムの概略を示すブ
ロック図である。

【図６】図５の実施例のバスアービタの動作を示すタイ
ミングチャートである。

【図７】本発明の第２実施例のバスアービタの動作を示
すタイミングチャートである。

【符号の説明】

１０１ ＣＰＵ １０２ ＣＰＵアドレスバス １０３ ＣＰＵデータバス １０４ ＣＰＵコントロールバス １０５ ＤＭＡＣ １０６ バスアービタ １０７ Ｉ／Ｏデバイス １０８ 画像メモリ １０９ 画像アドレスバス １１０ 画像データバス １１１ 画像コントロールバス １１２ トライステートバッファＡ １１３ トライステートバッファＢ １１４ トライステートバッファＣ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＤＭＡ（直接メモリ転送）アドレス信号
   出力の一部とＣＰＵアドレス信号入力を兼用する端子群
   Ａと、ＣＰＵデータ信号を入出力する端子群Ｂと、ＤＭ
   Ａアドレス信号の残りの部分を出力する端子群Ｃと、メ
   モリアクセスコントロール信号を入出力する端子群Ｄ
   と、Ｉ／Ｏアクセスコントロール信号を入出力する端子
   群Ｅとを、少なくとも入出力端子として具えたＤＭＡコ
   ントローラの周辺回路であって、 入力端にＣＰＵバスのアドレス線の一部を、出力端に前
   記端子群Ａを接続するトライステートバッファＡと、 入力端に前記端子群Ａを、出力端に外部バスのアドレス
   線の一部を接続するトライステートバッファＢと、 入力端に前記ＣＰＵバスのアクセスコントロール線を、
   出力端に前記端子群Ｅを接続するトライステートバッフ
   ァＣと、 前記ＤＭＡコントローラからのバス開放要求とＣＰＵか
   ら該ＤＭＡコントローラへのＩ／Ｏアクセスとを調停す
   る調停回路と、 を具備したことを特徴とするＤＭＡコントローラ周辺回
   路。