KR920010951B1

KR920010951B1 - 데이타 제어장치 및 그것을 사용하는 시스템

Info

Publication number: KR920010951B1
Application number: KR1019890012722A
Authority: KR
Inventors: 다까요시 다니아이; 하지메 사또; 히데또시 시무라; 다다시 사이또
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마; 후지쓰 마이크로컴퓨터 시스템스 가부시끼가이샤; 시무라 도시유끼
Priority date: 1988-09-02
Filing date: 1989-09-02
Publication date: 1992-12-24
Also published as: EP0357075A3; US5463740A; KR900005287A; EP0357075A2

Abstract

내용 없음.

Description

데이타 제어장치 및 그것을 사용하는 시스템

제1도는 중앙처리장치와 주변장치를 포함하는 종래 시스템의 블록도.

제2도는 단일 중앙처리장치가 쓰여진 본 발명의 첫 번째 바람직한 실시예에 따라 시스템의 기본구조를 설명한 블록도.

제3도는 제2도에 도시한 시스템에 대해 상세한 구조의 블록도.

제4a도는 제3도에 도시한 LMARE발생기(local memory access request)의 회로도.

제4b도는 제3도에 도시한 시스템 버스(System bus) 또는 로컬 버스(local bus)의 신호들의 타이밍도.

제5도는 제3도에 도시한 버스 아버터(bus arbiter)의 회로도.

제6도는 제3도에 도시한 버퍼와 버퍼제어기의 회로도.

제7도는 제3도에 도시한 명령과 영상데이타가 영상표시 장치에 입력될 때 얻어진 신호들의 타이밍도.

제8도는 로컬 메모리에 액세스하기 위한 요구가 LMAREQ발생기를 통하여 중앙처리장치에 의해 로컬 메모리에 액세스하기 위한 요구에 맞서는 영상표시장치에 의해 제3도에 도시될 때 얻어진 신호들의 타이밍도.

제9도는 영상표시장치 구조의 블록도.

제10도는 영상표시장치에 제공된 명령 패치(fetch)장치의 블록도.

제11도는 2개의 CPU가 사용된 본 발명의 두 번째 실시예에 따른 시스템의 기본구조의 블록도.

본 발명은 일반적으로 데이타 제어장치에 관한 것이고, 특히 영상표시장치 또는 DMA제어기(direct memory access)등의 데이타 제어장치에 관한 것이므로 보다 상세하게는 중앙처리장치와 데이타 제어장치를 포함하는 시스템의 버스(bus)들의 사용권을 얻기 위한 요구들을 제어하기 위한 버스 아버트레이션에 관한 것이다. 더욱이 본 발명은 언급한 버스 아버트레이션을 쓰는 시스템에 관한 것이다.

일반적으로, 영상표시장치와 시스템 메모리등의 주변장치 중앙처리장치(이하 CPU라 칭함)를 포함하는 시스템이다. 그것들 모두는 버스로 결합된다. 이와같은 시스템에서 버스 아버터(arbiter)는 버스의 사용권을 제어하기 위해 제공된다.

제1도에 주변장치(1)과 CPU(2)를 포함하는 종래의 시스템을 도시하였고, 이들 각각은 버스로서 공급된다. CPU(2)는 버스(5)에 연결되고, 주변장치(1)은 버퍼(4)를 통하여 버스(5)에 연결된다. 큰 사이즈의 시스템 메모리(3)은 버스(5)에 연결된다. 시스템 메모리(3)은 CPU(2)에 대해 동작 메모리로써 작용하고 주변장치(1)에 공급되는 명령들과 데이타를 저장한다. 버스 아버터(6)은 주변장치(1)에 의해 발생된 버스(5)의 사용권을 얻기 위한 요구들을 받아 들이고, 주변장치(1)과 CPU(2)에 의해 발생된 버스(5)의 사용권을 얻기 위한 경쟁을 제어한다. 주변장치(1)이 시스템 메모리(3)에 저장된 명령과 데이타를 필요로할 때, 그것은 버스 아버터(6)으로 요구신호 REQ를 보낸다. 요구신호 REQ에 응하여, 버스 아버터(6)은 홀드요구신호(hold request signal) HREQ를 CPU(2)로 보낸다. CPU(2)가 버스(5)의 사용권을 주변장치(1)에 전송할 수 있을 때, CPU(2)는 버스 아버터(6)에 홀드확인신호(hold acknowledge signal) HACK를 보낸다. 홀드확인 신호 HACK에 응하여, 버스 아버터(6)은 주변장치(1)에 확인신호 ACK를 보낸다. 동시에, 버스 아버터(6)은 버퍼(4)를 턴온시키기 위하여 버퍼(4)에 게이트 신호를 출력한다. 그것에 의해서, 주변장치(1)은 버스(5)에 연결될 수 있다. 게다가 주변장치(1)은 버퍼(4)와 버스(5)를 통하여 시스템 메모리(3)에 저장된 명령 또는 데이타를 얻는다. 주변장치(1)은 CPU(2)로부터 명령 또는 데이타가 입력될 때, 그 시스템은 동일방법으로 동작한다.

그러나, 종래의 시스템은 아래에 설명한 단점들이 있다. 영상 표시 장치등의 주변장치(1)은 시스템 메모리(3)에 저장된 영상 데이타등의 데이타가 필요할 때, 주변장치(1)은 버스(5)의 사용권을 얻고 시스템 메모리(3)으로부터 영상 데이타를 판독한다. 정상적으로, 많은 양의 영상데이타(킬로워드에서 메가워드의 단위)는 충분히 판독되고 동시에 주변장치(1)에 입력된다. 그러므로, CPU(2)로부터 공급되는 명령을 필요로 할 때, 주변장치(1)은 버스(5)의 사용권을 얻고 명령에 관련된 적은양의 데이타(적은 워드와 같음)가 입력된다. 명령이 주변장치(1)에 입력될 때, 주변장치(1)은 독점적인 사용으로 버스(5)를 떼어놓는다. 다음 명령이 필요할 때, 주변장치(1)은 다시 버스(5)의 사용권을 얻고 적은양의 데이타를 입력한다. 그후에, 주변장치(1)은 버스(5)의 사용권을 얻고, CPU(2)는 동작을 인터럽트한다. 따라서 CPU(2)와 버스(5)를 사용하는 효율이 낮다.

따라서, 본 발명의 일반적인 목적은 상술된 단점이 제거되는 향상된 주변장치를 사용하는 향상된 주변장치(데이타 제어장치)와, 향상된 시스템을 제공하는 것이다.

본 발명의 상세한 목적은 액세스에서 주파수 또는 전송되는 데이타의 양 등의 데이타(“데이타”는 명령들을 포함한다)의 속성에 기초를 둔 버퍼들을 사용하는 능력이 있는 데이타 제어장치를 제공하므로 시스템은 효율적이고 효과적으로 동작할 수 있다.

본 발명의 상기 목적은 마이크로 프로그램을 저장하기 위한 마이크로 프로그램 저장 수단, 외부장치로부터 공급된 명령을 축적하기 위한 명령 레지스터 수단, 명령 레지스터 수단에 축적된 명령을 사용함으로써, 마이크로 프로그램 저장수단에 공급되는 어드레스 신호를 발생시키기 위한 마이크로 프로그램 저장 수단과, 명령 레지스터 수단에 결합된 어드레스 발생수단, 어드레스 발생 수단으로부터 공급된 어드레스 신호에 관련된 마이크로 프로그램의 하나에 대응하는 제어신호들을 발생시키는 마이크로 프로그램 저장수단으로 이루어지고 데이타 제어를 실행하고 버스의 사용권을 얻는 데이타 제어장치에 의해 성취될 수 있다. 이 장치는 외부장치로부터 공급되는 데이타를 처리 수단과 마이크로 프로그램 저장 수단에 결합되고, 마이크로 프로그램 저장수단으로부터 공급된 제어신호들을 사용함으로써 버스들에 대응하는 사용권을 얻기 위한 다수의 요구신호들을 각각 발생시키기 위한 발생수단으로 더 이루어졌다. 다수의 요구신호들은 외부장치로 주고받은 데이타의 속성에 기초를 둔다. 그 주고받는 데이타는 데이타 처리수단에 의해 처리되는 데이타와 명령 레지스터 수단에 축적되는 명령을 포함한다.

본 발명의 그 목적은 첫 번째 버스와 두 번째 버스와, 첫 번째 버스에 결합되고, 첫 번째 버스를 통하여 전송되는 데이타를 처리하며 로컬요구신호들을 발생시키기 위한 데이타 처리장치 수단과, 두 번째 버스에 결합되고, 두 번째 버스를 통하여 전송되는 데이타를 처리하며 전송되는 데이타의 속성에 기초를 둔 첫 번째와 두 번째 버스에 대한 사용권을 얻기 위한 첫 번째와 두 번째 요구신호들을 각각 발생시키기 위한 주변장치 수단으로 이루어진 데이타 제어 시스템에 의해 성취될 수 있다. 그 시스템은 주변 장치 수단으로부터 공급되는 첫 번째 요구신호를 기초로 주변장치 수단에 제공된 첫 번째 버스의 사용권인지 어떤지를 결정하기 위하여 첫 번째 버스를 제공하는 첫 번째 버스 아버터 수단과, 주변장치 수단으로부터 공급되는 두 번째 요구신호와 처리 장치수단으로부터 공급되는 로컬요구신호를 기초로 주변장치 수단 또는 데이타 청리장치 수단에 제공된 두번째 버스의 사용권인지 어떤지를 결정하기 위하여 두 번째 버스를 제공하는 두 번째 버스 아버터 수단과, 첫 번째와 두 번째 버스에 결합되는 첫 번째와 두 번째 버스로 각각 출력되는 데이타를 저장하기 위한 첫 번째와 두 번째 메모리 수단과, 두 번째 버스에 맞서는 첫 번째 버스의 데이타를 방지하기 위하여 첫 번째와 두 번째 버스 사이에 제공되는 버퍼수단을 더 포함한다.

본 발명의 전술된 목적은 다수의 첫 번째, 두 번째 버스와 관련된 하나의 첫 번째 버스를 통하여 전송되는 데이타를 처리하고 로컬 요구신호를 발생시키기 위하여, 거기에 연결되고 첫 번째 버스들의 각각에 제공된 데이타 처리장치 수단과, 두 번째 버스에 결합되고, 두 번째 버스를 통하여 데이타를 처리하고 전송되는 데이타의 속성이 기초에 다수의 버스와 사용권을 얻기 위한 다수의 요구신호들을 각각 발생시키기 위한 주변장치 수단으로 이루어진 데이타 제어시스템에 의해 또한 성취될 수 있다. 이 시스템은 주변장치 수단으로부터 공급되는 관련된 하나의 요구신호를 기초로 주변방치 수단으로 제공된 첫 번째 버스들 각각에 제공된 첫 번째 머스 아버터 수단과, 처리 장치수단으로부터 공급된 로컬 요구 신호들과 주변장치 수단으로부터 공급된 두 번째 요구신호를 기초로 주변장치 수단 또는 데이타 처리장치 수단으로 제공된 두 번째 버스의 사용권인지 어떤지를 결정하기 위하여 두 번째 버스에 제공된 두 번째 버스 아버터 수단을 더 포함한다. 더욱이, 이 시스템은 첫 번째 버스들 각각에 결합되고, 첫 번째 버스들의 관련된 하나에 출력되는 데치타를 저장하기 위한 첫번째 메모리 수단과, 두 번째 버스에 결합되고, 두 번째 버스에 출력되는 데이타를 저장하기 위한 두 번째 메모리 수단과, 첫 번째 버스들의 각각과 두 번째 버스 사이에 제공되고, 두 번째 버스들의 관련된 하나의 데이타와 맞서는 첫 번째 버스의 데이타를 방지하기 위한 버퍼 수단을 포함한다.

본 발명의 추가목적들과, 특징 및 장점은 첨부된 도면과 함께 다음의 상세한 설명에서 뚜렷해질 것이다.

본 발명의 첫 번째 바람직한 실시예의 설명을 하기로 한다.

제2도에 영상표시장치 또는 DMA 제어기(direct memory access)등의 CPU(11)과 주변장치(10)을 포함하는 시스템을 도시하였다. 주변장치(10)은 요구신호 REQ(1)과 확인신호 ACK(1)의 첫 번째 쌍과, 요구신호 REQ(2)와 확인신호 ACK(2)의 두 번째 쌍을 사용한다. 주변장치(10)의 구조는 제1도에 도시된 종래의 주변장치(1)로부터 명백히 구별된다. 후에 상세히 설명되는 바와같이, 주변장치(10)은 주변장치(10)에 의해 사용되는 데이타의 속성이 기초로 첫 번째 쌍이거나 두 번째 쌍중의 하나에 각각 사용된다. CPU(11)은 버스(15a)에 연결되고, 주변 장치(10)은 버스(15b)에 연결된다. 버퍼(12)는 버스(15a)와 (15b)사이에 삽입되고, 버퍼 제어기(16)에 의해 제어된다. 버퍼(12)는 양방향성 버퍼에 의해 형성된다.

시스템 메모리(13a)는 버스(15a)에 연결되고, 큰 기억용량을 갖는 메모리에 의해 형성된다. 시스템 메모리(13a)는 CPU(11)에 대한 동작메모리로써의 기능을 하고, 영상 데이타등의 많은 양의 데이타를 저장할 수 있다. 로컬 메모리(13b)는 버스(15b)에 연결되고, 작은 기억용량을 갖는 메모리에 의해 형성될 것이다.

로컬 메모리(13b)는 주변장치(10)에 의해 실행되는 명령들을 저장한다.

버스 아버트(14a)는 버스(15a)의 사용권을 얻기 위한 요구들을 제어하며 버스아버터(14b)는 버스(15b)의 사용권에 대한 요구를 제어한다. 요구신호 REQ(1)과 확인신호 ACK(1)의 첫 번째 쌍은 버스 아버터(14a)와 주변장치(10)사이에 전송되고, 요구신호 REQ(2)와 확인신호 ACK(2)의 두 번째 쌍은 버스 아버터(14b)와 주변장치(10)사이에 전송된다. 요구신호 REQ(1)에 대하여, 버스 아버터(14a)는 주변장치(10)에 전송되는 버스(15a)의 사용권을 요구하기 위한 전술된 홀드요구신호 HREQ를 CPU(11)로 보낸다. 이 요구를 받아들일 때, CPU(11)은 버스 아버터(14a)에 홀드확인신호 HAVK를 보낸다. 로컬 메모리 액세스 요구신호발생기(17)(이하 LMAREQ 발생기라 칭함)은 CPU(11)이 로컬 메모리(13b)를 액세스 하기 위한 요구를 발생할 때 LMAREQ와 함께 버스아버터(14b)를 공급한다.

버스 아버터(14a)는 요구신호 REQ(1)과 홀드확인 신호 HACK를 사용함으로써 버퍼제어기(16)에 공급되는 제어신호를 발생한다. 버스아버터(14b)는 요구신호 REQ(2)뿐만 아니라 로컬 메모리 액세스 요구 신호 LMAREQ를 사용함으로써 버퍼제어기(16)에 공급되는 제어신호를 발생한다. 버퍼제어기(16)은 버스아버터(14a)와 (14b)들로부터 공급된 제어신호들로부터 버퍼제어신호를 발생한다. 발생된 버퍼 제어신호는 버퍼(12)가 ON되거나 OFF되는지를 제어하고 데이타가 버스(15a)와 (15b)들 사이에 전송되는 방향을 가르킨다.

주변장치(10)이 시스템 메모리(13a)를 액세스하길 원할 때, 하이(H)레벨로 그것을 스위칭함으로써 요구신호 REQ 1를 활성화되게 한다. 요구신호 REQ 1에 대하여 버스아버터(14a)는 홀드요구신호 HREQ를 활성화되게 한다. CPU(11)이 주변장치(10)에 버스(15a)의 사용권을 전송할 때, 작용하는 홀드 확인 신호 HACK를 활성화 되게 한다. 홀드확인 신호 HACK에 대하여, 버스 아버터(14a)는 확인신호 ACK 1를 활성화되게 만든다. 동시에 버스 아버터(14a)에서 얻는 제어신호는 버퍼 제어기(16)에 공급된다. 홀드확인신호 HACK는 버스 아버터(14b)에 공급되고, 버스(15b)에 대한 사용권을 주변장치(10)에 준다. 동시에 버스 아버터(14b)로부터 얻은 제어신호는 버스 제어기(16)에 공급되고 버퍼(12)를 통하여 패스되도록 데이타를 동작시키는 버퍼제어신호를 발생시킨다. 다음, 주변장치(10)은 관련된 번지로 시스템 메모리(13a)를 공급한다. 공급된 번지에 관련된 데이타는 시스템 메모리(13a)로부터 판독되고, 버스(15a), 버퍼(12), 버스(15b)를 통하여 주변장치(10)에 전송된다. 선택적으로 데이타는 주변장치(10)으로부터 공급되고 시스템 메모리(13a)에 기록된다.

주변장치(10)이 로컬 메모리(13b)를 액세스 하길 원하고 그것으로부터의 명령을 판독할 때, 요구신호 REQ(2)를 활성화되게 한다. 버스아버터(14b)가 버스(15b)의 사용권을 주변장치(10)에 주어질 때, 확인신호 ACK(2)를 활성화되게 한다. 이 경우에, 버퍼 제어기(16)은 버퍼 아버터(14b)로 받은 제어신호를 참조함으로써 근접한 버퍼(12)를 구성한다. 다음, 주변장치(10)으로부터 공급된 어드레스에 해당하는 명령은 로컬 메모리(13b)로부터 판독되고 주변장치(10)에 전송된다.

CPU(11)이 로컬 메모리(13b)를 액세스 하도록 원하고 거기에 명령을 기록할 때, 로컬 메모리 액세스 요구신호를 LMAREQ를 활성화 되게 하기 위하여 LMAREQ 발생기(17)를 제어한다.

발생기(17)로부터 얻은 모컬 메모리 액세스 요구신호 LMAREQ는 버스아버터(14b)에 공급된다. 만약, 동시에 버스 아버터(14b)가 버스(15b)에 대한 사용권을 주변장치(10)에 주어진다면, 확인 신호 ACK(2)는 작동하여 홀드된다. 따라서, 버퍼(12)는 OFF이다. 동시에, 버스(15a)로부터의 데이타는 버퍼(12)를 통한 폐싱으로부터 방지된다.

주변장치(10)이 버스(15b)에 방출될 때, 요구신호 REQ 2를 비활성화되게 만든다. 이 변화에 대하여, 버스 아버터(14b)는 확인 신호 ACK 2를 비활성화되게 만든다.

다음, 버퍼 제어기(16)은 버퍼(12)를 ON으로 바꾼다. 이에 따라 CPU(11)로부터 공급된 어드레스 신호는 버퍼(12)를 통하여 패스되도록 허락되고, 로컬 메모리(13b)에 공급된다. 다음 CPU(11)로부터 얻은 명령은 로컬 메모리(13b)에 관련된 영역에 기록된다.

CPU(11)이 시스템 메모리(13a)에 액세스 하도록 원할 때, CPU(11)이 홀드확인 신호 HACK를 활성화하도록 유지하지 않으면 버스(15a)를 사용할수 있다.

언급된 방법에서, 2개의 요구신호들 REQ 1과 REQ 2를 갖는 주변장치(10)은 조절되는 데이타(명령들을 포함한 개념)의 속성물(형대틀)의 기초에 요구신호를 REQ 1이거나 REQ 2중의 하나를 선택한다. 주변장치(10)이 명령을 필요로 할 때, 주변장치(10)은 로컬메모리(13b)에 액세스 된다. 다시말해서, 시스템메모리(13a)에 엑세스 되는 것이 불필요하다. 따라서, 동시에 CPU(11)의 동작은 인터럽트되지 않는다.

제3도에 의거하여 제2도에 도시한 시스템의 상세한 구조의 설명을 하기로 한다. 제3도에 도시한 시스템은 제2도에 각각 도시한 주변장치(10)과 CPU(11)에 해당하는 영상표시장치(20)과 CPU(21)을 포함한다.

영상표시장치(20)은 어드레스 비스, 데이타 버스 및 제어버스로 이루어진 로컬 버스(28)을 통하여 버퍼(30)에 연결된다. 버퍼(30)은 버퍼제어기(29)에 의해 제어된다. 제2도에 도시한 로컬 메모리(13b)에 해당하는 로컬 메모리(23)는 로컬 버스(28)에 연결된다. CPU(21)은 어드레스 버스 데이타 및 제어버스로 이루어진 시스템 버스(27)을 통하여 버퍼(30)에 연결된다. 제2도에 도시한 시스템 메모리(13a)에 해당하는 시스템 메모리(22)는 시스템 버스(27)에 연결된다.

영상표시장치(20)은 제2도에 각각 도시한 요구신호들 REQ1과 REQ2에 해당하는 명령요구 신호 CREQ와 데이타 요구신호 DREQ를 출력할 수 있다. 데이타 요구신호 DREQ는 홀드 요구신호 HREQ와 같이, CPU(21)에 직접적으로 입력된다. CPU(21)로부터 얻은 홀드확인신호 HACK는 데이타 요구 확인신호 DACK와 같이, 영상표시장치(20)에 직접적으로 연결된다. 즉, 제2도에 도시한 버스 아버터(14a)는 CPU(21)에 제공된다. 영상표시장치(20)으로부터 얻은 명령요구신호 CREQ는 제2도에 도시한 도시한 버스아버터(14b)에 해당하는 버스 아버터(24)에 공급된다. 버스아버터(24)가 명령 요구신호 CREQ를 받아들일 때, 그것은 영상표시장치(20)에 명령확인신호 CACK를 보낸다. 제2도에 도시한 LMAREQ발생기(17)에 해당하는 로컬 메모리 액세스 요구(LMAREQ)발생기(25)는 버스 아버터(24)에 공급되는 로컬 메모리 액세스 요구신호 LMAREQ를 발생시킨다.

제4a도는 LMAREQ발생기(25)의 회로도이다. 제4a도에 의거하여, LMAREQ발생기는 어드레스 디코우더(25a), 인버터(25b) 및 AND 게이트(25c)를 구성한다. 어드레스 디코우더(25a)는 시스템 버스(27)을 통하여 CPU(21)로부터 공급된 (32)어드레스 비트들 A0-A31중에 비트들 A22-A31로 공급된다. CPU(21)이 로컬 메모리(23)을 액세스하도록 원할 때, 어드레스 디코우더(25a)는 비트들 A22-A31을 해독하고 신호를 출력한다. 인버터(25b)는 제4b도에 도시된 데이타 스트로브 신호 DS를 변환시킨, 로우액티브(low active)신호이다. 제3도에 도시된 바와같이, CPU(21)이 시스템 메모리(22)는 로컬 메모리(23)을 액세스 할 때, 그것은 시스템 버스(27)에 어드레스 신호(제4b(a)도)를 출력한다. 동시에, CPU(21)은 시스템 버스(27)에 읽기/쓰기 신호

를 출력한다. 다음 CPU(21)은 어드레스 스트로브 신호 AS를 출력하고, 데이타 스트로브 신호

를 출력한다. 시스템 메모리(22) 또는 로컬 메모리(23)에 시스템 버스(27)(제4B(b)도)에 데이타의 쓰기가 완전할 때, 시스템 메모리(22) 또는 로컬 메모리(23)으로부터 얻은 데이타 완전신호

는 활성화된다. 데이타 완전신호

에서 이 변환에 대하여, 데이타 스트로보 신호

, 어드레스 스트로보 신호

및 읽기/쓰기 신호

는 연속적으로 비활성화 된다. 이 영상표시장치(20)은 CPU(21)과 같이 동일 방법으로 제4b(e)를 통하여 제4b(a)도에 도시한 신호들을 다룬다.

제4a도에 참조하여, 어드레스 디코우더(25a)와 인버터(25b)의 출력신호들은 버스 아버터(24)에 공급되는 로컬 메모리 액세스 요구 신호 LMAREQ를 발생시키는 AND게이트(25c)에 공급된다.

제5도는 버스 아버터(24)의 회로도이다. 제5도에 의거하여, 버스 아버터(24)는 인버터를 갖는 AND게이트(24a), 인버터(24b) 및 RS(rest/set) 플립플롭(24c)를 구성한다. LMAREQ 발생기(25)로부터 로컬 메모리 액세스 요구 신호 LMAREQ는 인버터를 통하여 AND 게이트(24a)에 공급된다. AND 게이트(24a)의 입력단자는 영상표시장치(20)으로부터 얻은 명령요구신호 CREQ로 직접 공급된다. AND 게이트(24a)의 출력신호는 플립플롭(24c)의 세트단자에 공급된다. 플립플롭(24)의 리세트 단자는 인버터(24b)를 통하여 명령요구신호 CREQ로 공급된다. 플립플롭(24c)의 Q단자 출력신호는 영상표시장치(20)에 공급되는 명령요구확인신호 CACK를 형성한다. 로컬메모리 액세스 요구신호 LMAREQ가 ‘L’(비활성)이고 명령요구신호 CREQ가 ‘H’(활성)일 때, 명령 요구신호 CACK는 ‘H’로 스위치 된다. 다른 한편으로, 명령 요구신호 CREQ가 ‘H’에서 ‘L’로 스위치될 때, 명령요구 확인신호 CACK는 ‘L’로 변한다.

제6도는 제3도에 도시한 버퍼(30)과 버퍼제어기(29)의 회로도이다. 버퍼제어기(29)는 인버터들(29a) 및 (29e), 인버퍼들을 갖는 AND 게이트들(29b), (29c) 및 (29f)와 NOR 게이트(29d)를 구성한다. 버퍼제어기(29)는 시스템 버스(27)로 공급되는 데이타 요구신호 DACK, 포컬 메모리 액세스 요구신호 LMAREQ, 명령요구 확인신호 CACK, 읽기/쓰기 신호

로 공급된다. 버퍼(30)은 양방향성(30a), (30b), (30c) 및 (30d)로 구성되고, 그들 각각은 로우-액티브 게이트 단자

(인버터를 가짐)와 방향성 단자 DIR을 갖는다. 양방향성 버퍼들(30a) 내지 (30d) 각각의 게이트단자

는 명령요구 확인신호 CACK로 공급된다. 명령요구 확인신호 CACK가 ‘L’일 때, 양방향성 버퍼들(30a) 내지 (30d)은 각각 OFF 되고, 여기서 신호들은 거기를 통한 패싱이 방지된다. 다른한편으로, 명령요구 확인신호 CACK, ‘H’일 때, 신호들에 의해 상술된 방향으로 데이타를 패스하는 양방향성 버퍼들(30a) 내지 (30d)의 각각은 그것의 방향성 단자 DIR에 인가된다. 방향성 단자 DIR이 ‘H’일 때 양방향성 버퍼들(30a) 내지 (30d)의 각각은 A 내지 B의 방향에 단지 데이타를 패스한다. 다른한편으로 방향성 단자 DIR이 ‘L’일 때, 양방향성 버퍼들(30a) 내지 (30d)의 각각은 B내지 A의 방향에 단지 데이타를 패스한다. 각 양방향성 버퍼들의 언급된 동작은 다음의 테이블에 도시하였다.

양방향성 버퍼(30)의 방향성 단자(DIR에는 인버터(29)를 통하여 데이타 요구확인 신호 DACK가 공급된다. 양방향성 버퍼(30d)의 방향성 단자 DIR에 공급되는 신호는 인버터들을 갖는 AND 게이트들(29d) 및 (29c), NOR 게이트(29d)로 이루어진 논리회로들에 의해 형성된다. 이 논리회로는 데이타 요구 확인신호 DACK, 포컬 메모리 액세스 요구신호 LMAREQ와 읽기/쓰기 신호

로 공급된다. OR 게이트(29d)의 출력은 양방향성 버퍼(30b)의 방향성 단자 DIR에 연결된다. 양방향성 버퍼(30c)의 방향성 단자 DIR에는 인버터(29e)를 통하여 데이타 요구 확인신호 DACK가 공급된다. 양방향성 버퍼(30d)의 방향성 단자 DIR에는 2개의 인버터를 갖는 게이트(29f)의 출력신호로 공급된다. 데이타 요구확인신호 DACK는 인버터를 통하여 AND 게이트(29f)에 공급되고 로컬 메모리 액세스 요구신호 LMAREQ는 AND 게이트(29f)에 직접 공급된다. 게이트(29f)의 출력신호는 인버터를 통하여 양방향성 버퍼(30d)의 방향성 단자 DIR에 공급된다.

제3도에 도시한 실시예의 동작 설명을 하기로 한다. 첫째, 제7도에 있어서, 이 경우는 명령이 로컬메모리(23)으로부터 영상표시장치(20)에 입력되고, 영상데이타가 시스템 메모리(22)으로부터 영상표시장치(20)에 전송되는 것을 설명한다. 제7도에 도시한 바와 같이, 영상표시장치(20)은 ‘H’레벨로 그것을 설정함으로써 명령 요구신호 CREQ를 활서화되게 만든다. 만약 로컬 메모리 액세스 요구신호 LMAREQ가 동시에 비활성상태이면, 버스 아버터(24)는 “H”레벨로 그것을 스위칭함으로써 명령요구 확인신호 CACK를 활성화되게 한다. 명령 요구신호 CREQ가‘H’일동안에, 영상표시장치(20)은 데이타 요구신호 DREQ를‘L’로 홀드한다. 명령 요구신호 CREQ가 ‘H’이기 때문에, 제6도에 도시한 양방향성 버퍼들(30a) 내지 (30d)의 모두는 폐쇄된다. 영상표시장치(20)으로부터 얻어 어드레스 신호는 로컬 메모리(23)에 공급되고, 해당하는 명령(C1)과 두 개의 연속 파라미터 P(제7e도)는 로컬 메모리(23)으로부터 판독되고 제7e도에 도시된 바와 같이 그것의 사이클과 일치하는 영상표시장치(20)에 전송된다. 명령(C1)을 실행한 후에, 영상표시장치(20)은 동일 방향으로 연속명령(C2)와 2개의 파라미터 P을 입력한다. 만약 명령(C2)가 영상표시 전송 명령이라면, 영상표시장치(20)은 ‘H’레벨로 그것을 스위치 함으로써 데이타 요구신호 DREQ를 활성화되게 만든자.

CPU(21)이 시스템 버스(27)의 사용권을 영상표시장치(20)에 전송할 때, CPU(21)은 홀드확인신호 HACK를 활성화되게 한다. 즉, 데이타 요구 확인신호 DACK를 활성화되게 한다. 동시에, 명령요구 확인신호 DACK는 비활성화 된다. 따라서, 양방향성 버퍼(30a)는 영상표시장치(20)으로부터 얻은 어드레스 신호를 패스한다. 다음 어드레스 신호는 시스템 버스(27)을 통하여 시스템 메모리(22)에 공급된다. 영상표시장치(20)이 입력영상 데이타에 대해 필요로 할 때, 그것은 ‘H’레벨로 읽기/쓰기 신호

를 세트한다. 신호들 LMAREQ와 CACK가 ‘L’이고 신호들 DACK와

가 ‘H’이기 때문에 양방향성 버퍼(30d)는 A 내지 B의 방향으로 단지 영상 데이타를 패스한다. 따라서, 제7e도에 도시한 바와같이, 데이타 D1, D2, …는 시스템 메모리(22)로부터 연속적으로 판독되고 영상표시장치(20)에 전송된다. 이 동작 동안에, 양방향성 버퍼(30c)는 B 내지 A방향에 단지 어드레스 스트로브 신호

와 데이타 스트로브 신호

등의 제어신호들을 패스한다. 마지막 데이타 Dn이 전송될 때, 영상표시장치(20)은 데이타 요구신호 DREQ를 비활성화되게 한다. 전송된 데이타는 영상표시장치(20)에 결합된 표시메모리(26)에 저장된다. 제8도를 참조하면서, LMAREQ 발생기(25)로부터 얻어진 로컬 메모리 액세스 요구신호 LMAREQ와 맞서는 영상표시장치(20)으로부터 얻어진 데이타 요구신호 DREQ의 경우를 설명하려 한다.

제8도에 도시된 바와 같이, 로컬 메모리 액세스 요구신호 LMAREQ는 명령(C1)과 파라미터 P가 시스템 메모리(22)로부터 판독될 때에 활성화되게 만든다. 동시에, 명령요구 확인신호 CACK가 ‘H’로 홀드하기 때문에, 양방향성 버퍼들(30a) 내지 (30d)의 모두는 폐쇄된다. 즉, 명령요구 확인신호 CACK는 마지막 파라미터 P를 완전히 전송하도록 CPU(21)을 기다리게 한다. 완전히 마지막 파라미터 P를 입력할 때, 영상표시장치(20)은 명령 요구신호 CREQ를 비활성하게 한다. 게다가, CPU(21)에 의해 로컬 메모리(23)에 첫 번째 액세스 ＃1이 실행된다. 만약 읽기/쓰기 신호

이 ‘L’레벨로 세트된다면, 양방향성 버퍼(30b)는 A 내지 B방향으로 이 명령을 패스한다. 다른 한편으로 만약 CPU(21)이 로컬 메모리(23)으로부터 명령을 읽는다면, 읽기/쓰기 신호 R/W가 ‘H’로 세트되고, 양방향성 버퍼(30b)는 B 내지 A방향으로 이 명령을 패스한다. 로컬 메모리(23)에 두 번째와 세 번째 액세스 ＃2와 ＃3은 동일방법으로 연속으로 실행된다.

제8도의 경우에는, 세 번째 액세스 ＃3이 실행될 때, 영상표시장치(20)은 명령요구 신호 CREQ를 활성화 되게 한다. 세 번째 액세스 ＃3이 실행될 때, 영상표시장치(20)은 명령요구 신호 CREQ를 활성화되게 한다.

세 번째 엑세스 ＃3이 완전할 때, 데이타 완전신호

는 양방향성 버퍼(30d)를 통하여 로컬 메모리(23)으로부터 CPU(21)에 공급된다. 데이타 완전신호

의 수신에 대하여, CPU(21)은 LMAREQ 신호를 비활성화 되게 하기 위하여 LMAREQ 발생기(25)를 제어한다. 그것에 의해서, 명령요구 확인신호 CACK는 버스 아버터(24)에 의해 활성화되게 만든다. 그러므로 영상표시장치(20)은 전술된 방법으로 명령(C2)와 파라미터 P를 입력시킨다.

제9도와 제10도에 의거하여 영상표시장치(20)의 간단한 구조를 설명한다. 호스트(host) 버스 인터페이스회로(31)은 CPU(21), 버퍼(30) 로컬 메모리(23), 버스아버터(24)를 인터페이스로 접속한다. 내부 어드레스 버스(36a)와 내부데이타 버스(36b)는 호스트 버스 인터페이스회로(31)로부터 확장된다. 명령폐치(fetch)장치(32), 영상 드로우잉(drawing)장치(33)과 표시장치(34)는 내부 어드레스 버스(36a)와 내부 데이타 버스(36b)에 결합된다. 명령 폐치장치(32)는 명령을 가져온다. 영상 드로우일 장치(33)은 선 또는 곡선등의 다양한 도형을 그린다. 표시장치(34)는 표시장치에 도형을 그리기 위하여 그래픽 버스 인터페이스(35)를 통하여 거기에 결합된 CRT(cathode-ray tube 표시와 같은 표시장치(도시되지 않았음))를 제어한다.

제10도는 제9도에 도시한 명령폐치장치(32)의 회로도이다. 명령 패치 스타트(start)회로(41)은 마이크로-스타트 어드레스 프로그램어를 로직 어레이(PLA)(43)을 활성시키는 명령을 가져오도록 구조를 발생시킨다. 명령 폐치 스타트 회로(41)은 칩선택 신호

, 읽기/쓰기 신호 /

와 필요한 정보로 공급된다.

μROM(micro read onlt memory)(44)는 마이크로 프로그램들을 저장한다. 명령 레지스터(42)는 내부 데이타 버스(36b)를 통하여 공급된 명령을 일시적으로 저장하고, 명령을 가져오는 관련된 어드레스를 출력시키기 위하여 PLA(43)을 제어한다. 어드레스가 μROM(44)에 공급될 때 해당하는 마이크로 프로그램은 거기서부터 판독된다. μROM(44)로부터 얻은 신호를 다수의 비트들을 구성한다. 출력비트들의 일부는 다양한 제어신호들을 형성한다. 출력비트들 중에 2비트는 세트되고 RS 플립플롭(45)에 공급된 신호들을 리세트한다. 유사하게, 출력비트들 중에 2비트들 중에 2비트는 세트되고 RS 플립플롭(46)에 공급되는 신호들을 리세트한다.

명령요구신호 CREQ를 발생시키는 필요한 마이크로 프로그램의 어드레스가 μROM(44)에 공급될 때, 플립플롭은 세트된다. 플립플롭(46)이 동시에 리세트되기 때문에, 명령요구신호 CREQ는 플립플롭(45)의 Q-단자로부터 얻어져 AND 게이트(47)과 호스트 버스 인터페이스 회로(31)을 통하여 패스된다. 입력명령의 끝을 가르키는 명령이 명령 레지스터(42)에 저장될 때, μROM(44)는 플립플롭(45)에 리세트신호를 출력한다. 따라서, 명령요구신호 CREQ는 비활성화 된다.

데이타 요구신호 DREQ를 발생시키기 위해 필요한 마이크로 프로그램의 어드레스가 μROM(44)에 공급될 때 플립플롭(46)은 세트된다. 데이타 요구신호 DREQ는 플립플롭(46)의 Q단자로부터 얻어져 호스트버스 인터페이스 회로(31)을 통하여 패스한다. 입력 관련 데이타를 종결시키기 위해 필요한 마이크로 프로그램에 대한 어드레스가 μROM(44)에 주어질 때, μROM(44)는 플립플롭(46)에 리세트신호를 출력한다.

따라서, 데이타 요구신호 DREQ는 활성화된다. 상기 동작동안에, 어드레스 계산기(48)은 바람직한 명령이 관련된 어드레스를 발생시키기 위하여 μROM(44)에 의해 제어된다.

제11도에 의거하여 본 발명의 두 번째 바람직한 실시예의 설명이다. 두 번째 실시예에서, 2개의 CPU(11)와 (11)는 시스템에 제공되고, 주변장치, 주변장치(100)은 3개의 요구신호 REQ1, REQ2 및 REQ3을 발생시킨다. CPU(11a), qjvj(12a), 버퍼제어기(16a) 및 LMAREQ 발생기(17a)는 제2도에 도시한 해당하는 블록과 동일하다. CPU(11)는 시스템 메모리(13C)가 연결되는 버스(15c)에 연결된다. 버스 아버터(14c)는 주변장치(100)으로부터 공급된 버스(15c)의 사용권을 얻기위한 요구를 제어한다. 요구신호 REQ3은 버스 아버터(14c)에 공급된다. 요구신호 REQ3에 대하여, 버스 아버터(14c)는 CPU(11b)에 홀드요구신호 HREQ를 출력한다. CPU(11b)가 주변장치(100)에 버스(15c)의 사용권을 전송할 때, CPU(11b)는 홀드확인신호 HACK를 활성화되게 한다. 홀드확인신호 HACK에서 이 변화에 대하여 버스아버터(14)는 요구확인신호 ACK3를 활성화 시킨다. 버퍼(12b)는 버스들 (15b)와 (15c)사이에 넣고, 버퍼 제어기(16b)에 의해 제어된다. 버퍼 제어기(16b)는 버스 제어기(16a)와 같은 방법으로 버스 아버터들(14b)와 (14c)로부터 공급된 제어신호들에 의해 제어된다. (11a)와 (11b)로부터 얻은 홀드확인 신호 HACK는 신호선들(편의상 도시하지 않았음)을 통하여 버스 아버터(14b)에 공급된다. 버스 아버터(14c)가 버스(15)에 대한 사용권을 주변 장치(100)에 주어질 때, 버스 아버터(14b)는 CPU(11b)로부터 공급된 홀드 확인신호 HACK에 대하여 버스(15)에 대한 사용권을 주변장치(100)에 준다.

본 발명은 전술된 실시예에 제한하지 않고, 변동과 수성은 본 발명의 영역에서 벗어남이 없이 만들어질 것이다.

Claims

마이크로 프로그램을 저장하기 위한 마이크로 프로그램 저장수단과(44) ; 외주 장치로부터 공급된 명령을 축적하기 위한 명령 레지스터 수단과(42) ; 상기 마이크로 프로그램 저장수단(44)과 상기 명령 레지스터 수단(42)에 결합되고 상기 명령 레지스터 수단에 축적된 상기 명령을 사용함으로써 상기 마이크로 프로그램 저장수단에 공급되는 어드레스 신호들을 발생시키기 위한 어드레스 발생수단(43), 상기 마이크로 프로그램 저장수단이 상기 어드레스 발생 수단으로부터 공급된 상기 어드레스 신호에 관련된 상기 마이크로 프로그램의 하나에 대응하는 제어신호들을 발생시키고, 외부장치에 또는 외부장치로부터 공급되는 데이타를 처리하기 위한 데이타 처리 수단과 ; 상기 마이크로 프로그램 저장수단에 결합되고, 상기 마이크로 프로그램 저장 수단으로부터 공급된 상기 제어신호들을 사용함으로써 대응하는 버스들의 사용건을 얻기 위한 다수의 요구신호들을 각각 발생시키기 위한 요구 발생 수단(17)과 ; 상기 다수의 요구신호들이 상기 외부 장치로 주고 받는 데이타의 속성에 의거하고, 상기 주고받는 데이타가 상기 데이타 처리수단에 의해 처리되는 상기 데이타와 상기 명령 레지스터 수단에 축적되는 상기 명령을 포함하는 데이타 제어를 실행하고 버스 사용권을 획득하는 데이타 제어장치.
청구범위 제1항에 있어서, 상기 다수의 요구신호들이 명령 요구신호(CREQ)와, 상기 명령 레지스터수단(42)에 상기 명령을 축적하기 위해 요구될 때 상기 명령 요구신호를 발생시키는 상기 요구발생 수단을 포함하는 데이타 제어장치.
청구범위 제1항에 있어서, 상기 다수의 요구신호들이 첫 번째 데이타 요구신호(REQ1)와, 데이타 처리수단이 상기 외부장치에 포함되는 첫 번째 장치와 상기 데이타를 주고받을 때 상기 첫 번째 데이타 요구신호를 발생시키는 상기 요구발생 수단(17)을 포함하고 데이타 제어장치.
청구범위 제3항에 있어서, 상기 다수의 요구신호들이 두 번째 데이타 요구신호(REQ2)와, 상기 데이타 처리 수단이 상기 외부장치에 포함되는 두 번째 장치와 상이 데이타를 주고 받을 때 상기 두 번째 데이타 요구신호를 발생시키는 상기 요구 발생수단(17)을 포함하는 데이타 제어장치.
청구범위 제1항에 있어서, 상기 마이크로 프로그램 저장 수단으로부터 공급된 상기 제어신호들을 수신하고 출력신호들을 발생시키기 위한 플립플롭 수단과, 상기 플립플롭 수단으로부터 공급된 상기 출력신호들을 기초로 상기 다수의 요구신호들을 발생시키기 위한 논리 수단으로 이루어진 데이타 제어장치.
첫 번째 버스(15a)와 두 번째 버스(15b)와 ; 상기 첫 번째 버스에 결합되고, 상기 첫 번째 버스를 통하여 전송되는 데이타를 처리하고 로컬 요구 신호(25)를 발생시키기 위한 데이타 처리장치 수단과 ; 두 번째 버스에 결합되고, 상기 두 번째 버스를 통하여 전송되는 데이타를 처리하고 전송되는 상기 데이타의 속성의 기초로 상기 첫 번째와 두 번째 버스의 사용권을 얻기 위한 첫 번째와 두 번째 요구신호(REQ1, REQ2)들을 각각 발생시키기 위한 주변장치 수단과 ; 상기 첫 번째 버스에 제공되고, 상기 주변장치 수단으로부터 공급된 상기 첫 번째 요구신호들을 기초로 한 상기 주변장치 수단에 제공될 상기 첫 번째 버스의 사용권인지를 결정하기 위한 첫 번째 버스 아버터 수단(14a)과 ; 상기 두 번째 버스에 제공되고, 상기 주변 장치 수단으로부터 공급된 상기 두 번째 요구신호와 상기 처리장치 수단으로부터 공급된 상기 로컬 요구신호를 기초로 한 상기 주변 장치 수단 또는 상기 데이타 처리장치 수단에 제공될 상기 두 번째 버스의 사용권 인지를 결정하기 위한 두 번째 버스 아버터 수단(14b)과 ; 상기 첫 번째와 두 번째 버스에 결합되고, 상기 첫 번째와 두 번째 버스에 각각 출력되는 데이타를 저장하기 위한 첫 번째와 두 번째 메모리 수단과 ; 상기 첫 번째와 두 번째 버스 사이에 제공되고, 상기 두 번째 버스에 데이타와 맞서는 상기 첫 번째 버스에 데이타를 방지하기 위한 버퍼 수단으로 이루어진 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 주변장치 수단이 상기 두 번째 메모리 수단에 저장된 데이타인 명령을 입력시키도록 요구할 때, 상기 주변장치 수단이 상기 두 번째 버스 아버터 수단(14b)에 공급되는 상기 두 번째 요구신호(REQ2)를 발생시키는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 주변장치 수단이 상기 첫 번째 메모리수단과 데이타를 주고받도록 요구할 때, 상기 주변장치 수단이 상기 첫 번째 아버터 수단(14a)에 공급되는 상기 첫 번째 요구신호(REQ1)를 발생시키는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 두 번째 메모리 수단이 상기 주변장치 수단에 의해 실행되는 명령을 저장하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 첫 번째 메모리 수단이 상기 데이타 처리장치 수단 또는 상기 주변장치 수단으로 주고받는 데이타를 저장하는 데이타 제저 시스템.
청구범위 제6항에 있어서, 상기 첫 번째 버스 아버터 수단(14a)이 상기 첫 번째 버스(15a)의 사용권을 상기 주변장치 수단에 제공할 때 확인신호를 상기 주변장치 수단에 보내기 위한 수단을 포함하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 두 번째 버스 아버터 수단(14b)이 상기 두 번째 버스(15b)의 사용권을 상기 주변 장치에 제공할 때 상기 두 번째 버스 아버터 수단(14b)이 확인신호를 상기 주변장치 수단에 보내기 위한 수단을 포함하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 첫 번째 버스 아버터 수단(14a)이 상기 첫 번째 버스(15a)의 사용권을 상기 데이타 처리 수단에 보통 제공하는 데이타 제어 시스템.
주변장치 수단이 마이크로 프로그램을 저장하기 위한 마이크로 프로그램 저장 수단(44)과 ; 상기 두 번째 버스를 통하여 공급된 상기 명령을 축적하기 위한 명령 레지스터 수단(42)과 ; 상기 명령 레지스터 수단과 상기 마이크로 프로그램 저장 수단에 결합되고, 상기 명령 레지스터 수단에 축적된 상기 명령을 사용함으로써 상기 마이크로 프로그램 저장 수단에 공급되는 어드레스 신호를 축적하기 위한 어드레스 발생수단(43), 상기 마이크로 프로그램 저장수단이 상기 어드레스 발생수단으로부터 공급된 상기 어드레스 신호에 관련된 상기 마이크로 프로그램의 하나에 대응하는 제어신호들을 발생시키고, 상기 두 번째 버스(15b)를 통하여 전송되는 데이타를 처리하기 위한 데이타 처리 수단과, 상기 마이크로 프로그램 저장 수단에 결합되고, 상기 마이크로 프로그램 저장 수단으로부터 공급된 상기 제어신호들을 사용함으로써 상기 첫 번째와 두 번째 요구 신호(REQ1, REQ2)들을 각각 발생시키기 위한 요구 발생수단(17)과 ; 상기 다수의 요구신호들이 상기 두 번째 버스(15b)를 통하여 전송되는 상기 데이타와 속성에 기초로 되고, 상기 전송된 데이타가 상기 명령 레지스터 수단에 축적되는 상기 데이타 처리 수단과 상기 명령에 의해 처리되는 상기 데이타를 포함하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 두 번째 버스(15b)의 사용권이 상기 주변장치 수단에 제공될 때, 상기 두 번째 버스 아버터 수단(14b)이 상기 로컬 요구신호(25)가 첫 번째 인버터를 통하여 공급된 첫 번째 단자, 상기 두 번째 요구신호가 거기에 공급된 두 번째 단자를 갖는 AND 게이트(25c)와 상기 AND 게이트(25c)의 출력신호로 공급되는 세트단자, 두 번째 인버터(25b)를 통하여 상기 두 번째 요구신호로 공급되는 리세트 단자와 발생되는 확인신호를 통하는 Q단자를 포함하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 버퍼수단이 양방향 버퍼들(30a-30b)과, 상기 데이타 처리장치 수단 또는 상기 주변장치 수단중의 하나에 상기 첫 번째와 두 번째 버스의 사용권을 제공한 상기 첫 번째와 두 번째 버스 아버터 수단의 각각 인지에 관한 정보를 기초로한 상기 양방향성 버퍼들을 제어하기 위한 논리수단을 포함하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 첫 번째 버스 아버터 수단(14a)이 상기 데이타 처리장치 수단에 제공되고, 상기 주변장치 수단으로부터 얻어진 상기 첫 번째 요구신호가 상기 데이타 처리 수단에 직접적으로 공급된 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 데이타 처리장치 수단이 상기 데이타 처리 장치 수단으로부터 얻은 어드레스 신호를 기초로 한 상기 로컬 요구신호를 발생시키기 위한 수단을 포함하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 데이타가 영상 데이타를 포함하는 데이타 제어 시스템.
청구범위 제6항에 있어서, 상기 데이타 처리장치 수단이 중앙 처리장치(CPU)를 포함하는 데이타 제어 시스템.
다수의 첫 번째 버스(15a)들과 ; 두 번째 버스(15b)와 ; 상기 첫 번째 버스들의 각각에 제공되고 거기에 연결되고, 상기 첫 번째 버스들의 관련된 하나를 통하여 전송되는 데이타를 처리하고 로컬 요구신호(25)를 발생시키기 위한 데이타 처리장치 수단과 ; 상기 두 번째 버스에 결합되고, 상기 두 번째 버스를 통하여 전송되는 데이타를 처리하고 전송되는 상기 데이타 속성을 기초로 한 상기 다수의 버스들의 사용권을 얻기 위한 다수의 요구신호들을 각각 발생시키기 위한 주변장치 수단과 ; 상기 첫 번째 버스들의 각각에 제공되고, 상기 주변장치 수단으로부터 공급된 상기 요구신호들의 관련된 하나를 기초로한 상기 주변장치 수단에 제공될 상기 첫 번째 버스의 사용권인지를 설명하기 위한 첫 번째 버스 아버터 수단(14a)과 ; 상기 두 번째 버스에 제공되고, 상기 주변장치 수단으로부터 공급된 상기 두 번째 요구신호와 상기 처리장치 수단으로부터 공급된 상기 로컬 요구신호들을 기초로한 상기 주변장치 수단 또는 상기 데이타 처리장치 수단에 주어질 상기 두 번째 버스들의 사용권 인지를 결정하기 위한 두 번째 버스 아버터 수단(14b)과 ; 상기 첫 번째 버스들의 각각에 결합되고, 상기 두 번째 버스에 출력되는 데이타를 저장하기 위한 두 번째 메모리 수단과 ; 상기 첫 번째 버스들의 각각과 상기 두 번째 버스 사이에 제공되고, 상기 첫 번째 버스들의 관련된 하나에 데이타로 맞서는 상기 두 번째 버스의 데이타를 방지하기 위한 버퍼 수단으로 이루어진 데이타 제어시스템.
청구범위 제21항에 있어서, 상기 두 번째 메모리 수단에 저장된 상기 데이타가 상기 주변 장치 수단에 의해 실행되는 명령을 포함하는 데이타 제어시스템.
청구범위 제21항에 있어서, 상기 주변장치 수단이 상기 두 번째 메모리 수단에 저장되고 명령문 입력하도록 요구할 때, 상기 주변 장치 수단이 상기 두 번째 버스 아버터 수단(14b)에 공급되는 상기 요구 신호들의 해당하는 하나를 발생시키는 데이타 제어시스템.
청구범위 제21항에 있어서, 상기 주변장치 수단이 상기 첫 번째 메모리 수단의 하나와 데이타를 주고 받도록 요구할 때, 상기 주변 장치 수단이 상기 첫 번째 아버터 수단(14a)의 관련된 하나에 공급되는 상기 요구 신호들의 해당하는 하나를 발생시키는 데이타 제어시스템.