JPH09319347A

JPH09319347A - 表示制御装置

Info

Publication number: JPH09319347A
Application number: JP8135283A
Authority: JP
Inventors: Atsuya Enoki; 淳哉榎
Original assignee: HOKKAIDO NIPPON DENKI SOFTWARE KK; NEC Software Hokkaido Ltd
Current assignee: HOKKAIDO NIPPON DENKI SOFTWARE KK; NEC Solution Innovators Ltd
Priority date: 1996-05-29
Filing date: 1996-05-29
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】ＶＲＡＭアクセスにおけるＣＰＵの負担を
軽減し、かつ高速化する表示制御装置を提供する。【解決手段】ＣＰＵ１とＶＲＡＭ５とこのＶＲＡＭ
５のデータを表示装置（ＣＲＴ）６に供給する表示制御
装置。メモリ制御部４１は、ＣＰＵ１からの第１のアド
レスが供給されるとこのアドレスを連続した第２のメモ
リアドレスに割り当てる。次に、ＣＰＵ１が前記メモリ
アドレスをアクセスする際、ＶＲＡＭアクセス部４２
は、第２のメモリアドレスをＶＲＡＭ５のアドレスに変
換して表示制御装置４３に転送し、ＣＲＴ６で表示す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータシステ
ムの表示制御装置に関し、特に、ＣＰＵの負担を軽減で
きる表示制御装置に関する。

【０００２】

【従来の技術】従来、多くのコンピュータシステムにお
けるマン・マシン・インタフェースは、オペレータがキ
ーボード装置から命令を入力する方式（ＣＵＩ：キャラ
クタ・ユーザ・インタフェース）が一般的であった。し
かし、近年の半導体技術の進歩によるＣＰＵの性能向上
を背景として、ディスプレイ画面上に機能や処理内容を
象徴化した図柄を表示してマウスなどの座標入力装置で
選択する操作環境（ＧＵＩ：グラフィカル・ユーザ・イ
ンタフェース）が広く採用されるようになった。また、
ディスプレイ画面を一つ以上に分割し、各々の画面でプ
ログラムを動作させるマルチ・ウィンドウと呼ぶシステ
ムも普及してきた。このような背景のもと、ディスプレ
イ画面の表示制御に高度の処理能力が要求されるように
なり、いかにＣＰＵの負担を軽減し画面表示性能を向上
するかが表示制御装置に課せられるようになってきた。

【０００３】以下、従来の表示制御装置４３について図
１１を参照して説明する。図１１は従来の表示制御装置
のブロック図である。本装置は最もプリミティブかつ一
般的な表示制御装置であり、ＣＰＵ１、ＲＡＭ２、ＶＲ
ＡＭ５、ＣＲＴ６を具備したコンピュータシステムのシ
ステムバス３と接続され、ＣＰＵ１の制御によりＶＲＡ
Ｍ５にアクセスする構成をとる。ＣＰＵ１のＶＲＡＭ５
へのアクセスは、描画制御装置４３１を介して行われ
る。本装置では考慮していないが、ＶＲＡＭへのアクセ
スの際にデータを加工する機能を具備する場合もある。
また、ＶＲＡＭが直接システムバスに接続されている場
合もある。

【０００４】また、ディスプレイ（以下ＣＲＴと記す）
表示において、前記ＶＲＡＭ５より読み出されたデータ
はシフトレジスタ４３３に入力されパラレル・シリアル
変換された後、ＣＲＴ制御装置４３２が発生したＣＲＴ
同期信号とともにマルチプレクサ４３４を介してビデオ
信号に変換されＣＲＴ６に供給される。次に本装置によ
って図６に示されるＣＲＴ１上の矩形領域にアクセスす
る動作例について説明する。一般的にＣＲＴ上の矩形領
域にアクセスするには、横方向の線分のＶＲＡＭアクセ
スを縦方向のドット数分繰り返す方法を取る。また、通
常ＣＲＴ上の１ドットはＶＲＡＭ上１ビットで表現され
るのに対し、ＣＰＵのアクセスビット幅は８ビットであ
る。従って、横方向の線分のアクセスは図７に示す５つ
のパターンがある。

【０００５】以下前記５つのパターンにおけるＣＰＵの
動作について説明する。

【０００６】（１）パターン１横方向の線分の開始座標、終了座標がともにＣＰＵのア
クセスビット幅の整数倍である場合、ＣＰＵは開始座標
のＶＲＡＭのアドレスを算出し、横方向の線分のドット
数をＣＰＵのアクセスビット幅で除算した商の回数分ア
クセスする。

【０００７】（２）パターン２横方向の線分の開始座標がＣＰＵのアクセスビット幅の
整数倍ではなく、終了座標がＣＰＵのアクセスビット幅
の整数倍である場合、リードのアクセスの際には、ＣＰ
Ｕは開始座標を含むＶＲＡＭのアドレスを算出し、この
ＶＲＡＭアドレスをリードする。ライトのアクセスの際
には、前記リードの処理を行った後、リードしたデータ
とライトするデータとを合成し、このデータをライトす
る。次に、横方向の線分のドット数をＣＰＵのアクセス
ビット幅で除算した商の回数分アクセスする。

【０００８】（３）パターン３横方向の線分の開始座標がＣＰＵのアクセスビット幅の
整数倍であり、終了座標が整数倍でない場合、ＣＰＵは
横方向の線分のドット数をＣＰＵのアクセスビット幅で
除算した商の回数分アクセスする。次に、リードのアク
セスの際には、終了座標を含むＶＲＡＭアドレスをリー
ドする。ライトのアクセスの際には、前記リードの処理
を行った後、リードしたデータとライトするデータとを
合成し、このデータをライトする。

【０００９】（４）パターン４横方向の線分の開始座標、終了座標がともにＣＰＵのア
クセスビット幅の整数倍でない場合、リードのアクセス
の際には、ＣＰＵは開始座標を含むＶＲＡＭのアドレス
を算出し、このＶＲＡＭアドレスのデータをリードす
る。ライトのアクセスの際には、前記リードの処理を行
った後、リードしたデータとライトするデータとを合成
し、このデータをライトする。次に、横方向の線分のド
ット数をＣＰＵのアクセスビット幅で除算した商から１
を減じた値の回数分アクセスする。次に、リードのアク
セスの際には、終了座標を含むＶＲＡＭアドレスをリー
ドする。ライトのアクセスの際には、前記リードの処理
を行った後、リードしたデータとライトするデータとを
合成し、このデータをライトする。

【００１０】（５）パターン５横方向の線分の開始座標、終了座標がともにＣＰＵのア
クセスビット幅に含まれている場合、リードのアクセス
の際には、ＣＰＵは開始座標を含むＶＲＡＭのアドレス
を算出してリードする。ライトのアクセスの際には、前
記リードの処理を行った後、リードしたデータとライト
するデータとを合成し、このデータをライトする。

【００１１】図８はＣＲＴ上の矩形領域とＶＲＡＭアド
レスの関係を示したものである。同図で示されるよう
に、ＣＲＴ上の矩形領域はＶＲＡＭ上では不連続なメモ
リアドレスとなる。

【００１２】上述したＶＲＡＭアドレスの算出および開
始・終了座標を含むデータ内のビット操作は、全てＣＰ
Ｕの負担となるが、たとえば、「特開昭６０−１３５９
８７号公報」に示される技術のように、ＣＲＴ上の座標
をＶＲＡＭの物理アドレスに変換する手段を設けること
によりＣＰＵの負担を軽減する方法がある。この技術で
は、ＣＲＴ上のＸ、Ｙ座標の１ドットのデータをリード
する場合、Ｘ、Ｙ座標をそれぞれＸ、Ｙレジスタにセッ
トして、ＶＲＡＭに接続されているバッファをリードす
ることにより、Ｘ、Ｙ座標に該当するＶＲＡＭのデータ
をリードする方法をとっている。

【００１３】

【発明が解決しようとする課題】上述した従来技術の第
１の問題点は、Ｘ、Ｙ座標がＣＰＵのアクセスビット幅
の整数倍でない場合を考慮していないことである。たと
えば、ＣＰＵのアクセスビット幅が８ビットの場合、従
来技術では、ＣＲＴ上のＸ、Ｙ座標をレジスタにセット
して、バッファをリードすると、ＣＲＴ上のＸ、Ｙ座標
のデータを含む８ビットのデータをリードすることにな
る。この８ビットのデータの、どのビットがＸ、Ｙ座標
のデータであるかは、ＣＰＵが判断しなければならな
い。

【００１４】また、第２の問題点は、上述した従来技術
は、１ドット単位のアクセスであるため、矩形領域のア
クセスを行う場合、ＣＰＵは、矩形領域のＸドット数の
アクセスを、Ｙドット数分繰り返さなければならないた
め、矩形領域のアクセスにおいてＣＰＵの負担は軽減さ
れないという点である。

【００１５】本発明は、上記問題点に鑑みてなされたも
のであり、ＶＲＡＭアクセスにおけるＣＰＵの負担を軽
減し、かつ高速化する表示制御装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】本発明の第１の表示制御
装置は、ＣＰＵからの指示により、表示用メモリ内のデ
ータをディスプレイに表示する制御を行う表示制御装置
であって、（ａ）前記表示用メモリ上の不連続な第１の
メモリアドレス範囲を、連続した仮想メモリアドレスに
割り当てるメモリ制御部と、（ｂ）前記ＣＰＵがアクセ
スする前記仮想メモリアドレスを前記表示用メモリの物
理アドレスに変換してアクセスを実施する表示用メモリ
アクセス部と、を備える。

【００１７】本発明の第２の表示制御装置は、第１の表
示制御装置であって、（ａ）前記ＣＰＵからの前記ディ
スプレイ上の矩形領域の開始座標を記憶する開始座標記
憶手段と、前記ＣＰＵからの前記ディスプレイ上の矩形
領域の縦・横のドット数を記憶するドット数記憶手段
と、前記第１のメモリアドレスを連続した前記仮想メモ
リアドレスに割り当てる制御を行うメモリ制御手段と、
前記メモリ制御手段からの前記第２のアドレスを記憶す
る仮想表示用メモリアドレス記憶手段とを備える前記メ
モリ制御部と、（ｂ）前記開始座標記憶手段の内容と前
記ドット数記憶手段の内容とを用いて前記仮想表示用メ
モリアドレス記憶手段内の前記仮想アドレスを前記表示
用メモリの物理アドレスに変換する前記表示用メモリア
クセス部と、を備える。

【００１８】本発明の第３の表示制御装置は、前記第２
の表示制御装置であって、前記表示用メモリアクセス部
が、（ａ）前記開始座標および前記ドット数から前記Ｃ
ＰＵが表示するデータビットの相対位置を前記ディスプ
レイ上の矩形領域の左上座標を開始位置とするドット番
号として記憶するドット番号記憶手段と、（ｂ）前記Ｃ
ＰＵが表示するデータの現在処理しているビットに対応
する前記表示用メモリの前記物理アドレスを記憶する表
示用メモリアドレス記憶手段と、（ｃ）前記ＣＰＵが表
示するデータの現在処理しているビットに対応する前記
表示用メモリの前記物理アドレスが前記表示用メモリア
ドレス記憶手段に記憶されているアドレスと異なる場合
は、前記表示用メモリアドレスからの背景データが新た
に格納され、同一である場合は元の背景データが保持さ
れる第１のデータバッファと、（ｄ）前記第１のデータ
バッファに格納されている前記背景データと、前記ＣＰ
Ｕが表示するデータとの合成データが格納される第２の
データバッファと、（ｅ）前記ＣＰＵが表示するデータ
を前記第２のデータバッファに供給する第３のデータバ
ッファと、（ｆ）前記第３のデータバッファに格納され
ている前記ＣＰＵが表示するデータの現在処理している
ビットの番号をカウントするためのビットカウンタと、
（ｇ）前記第２のバッファに格納される合成データを作
成するために、前記前記第３のバッファに格納されてい
るデータをシフトする回数を記憶するシフトカウンタ
と、（ｈ）前記ドット番号を用いて前記仮想アドレスを
前記物理アドレスに変換し、前記表示用メモリアドレス
記憶手段に格納し、かつ、前記ビットカウンタの内容を
用いて前記表示用メモリの前記物理アドレスに前記合成
データを書き込む処理を行う表示用メモリアクセス制御
手段と、を備える。

【００１９】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１は本発明の表示制
御装置が適用されるシステムを示すブロック図である。
図１を参照すると、表示制御装置４は、ＣＰＵ１、ＲＡ
Ｍ２、ＶＲＡＭ５、ＣＲＴ６を備えた一般的なコンピュ
ータシステムのシステムバス３に接続され、ＣＰＵ１の
制御によりＶＲＡＭ５にアクセスする構成をとる。本実
施例が図１１に示した従来例と異なる点は、前記ＶＲＡ
Ｍ５上の不連続なメモリアドレス範囲を、連続した任意
のメモリアドレスに割り当てるメモリ制御部４１と、前
記ＣＰＵ１がアクセスする前記連続した任意のメモリア
ドレスを、前記ＶＲＡＭ５のメモリアドレスに変換して
アクセスを実施するＶＲＡＭアクセス部４２が設けら
れ、前記システムバス３に接続されている点である。前
記メモリ制御部４１とＶＲＡＭアクセス部４２は内部バ
ス４４で接続されている。また、前記ＶＲＡＭアクセス
部４２はビデオバス４５を介して描画制御装置４３１に
接続され、前記ＶＲＡＭ５にアクセスする。同図中、図
１１に示した従来例と同一構成部分には同一符合を付
し、その説明を省略する。

【００２０】図２は、前記メモリ制御部４１を示すブロ
ック図である。同図中、メモリ制御手段４１１はシステ
ムバス３、開始座標記憶手段４１２、ドット数記憶手段
４１３、仮想ＶＲＡＭアドレス記憶手段４１４と接続さ
れる。システムバス３を介してＣＰＵ１が出力するＣＲ
Ｔ６上の矩形領域の開始座標および縦・横のドット数は
開始座標記憶手段４１２およびドット数記憶手段４１３
に記憶される。仮想ＶＲＡＭアドレス記憶手段４１４
は、メモリ制御手段４１１が割り当てた任意のメモリア
ドレスを記憶する手段であり、ＣＰＵ１がＶＲＡＭ５に
ライトする際に、ＣＰＵ１によって読み出される。ま
た、開始座標記憶手段４１２、前記ドット数記憶手段４
１３は、前記ＶＲＡＭアクセス制御部４２によって参照
可能なように、内部バス４４を介して接続されている。

【００２１】図３はＶＲＡＭアクセス部４２のブロック
図である。図３を参照すると、ＣＰＵ１が前記仮想ＶＲ
ＡＭアドレス記憶手段４１４に記憶されているメモリア
ドレスをアクセスする際に、前記ＶＲＡＭ５上のアドレ
スに変換してアクセスするための制御を行うＶＲＡＭア
クセス部４２は、ＶＲＡＭアクセス制御手段４２１と、
ＶＲＡＭへのアクセスデータをシフトする回数を記憶す
るシフトカウンタ４２２と、ＣＰＵ１がアクセスしたメ
モリアドレスの全てのビットに対応したＣＲＴ６上の矩
形領域のドットを、ＶＲＡＭアクセス制御手段４２１が
処理したかどうかを判断するためのビットカウンタ４２
３と、ＶＲＡＭアクセス制御手段４２１がアクセスした
前記ＶＲＡＭ５のアドレスを記憶するＶＲＡＭアクセス
制御手段４１４と、ＣＰＵ１がアクセスしたメモリアド
レスの任意のビットに対応する前記ＣＲＴ６上の矩形領
域の“０”を始点としたドットの連番（図９に示したＣ
ＲＴ画面上の矩形領域に付した各ドットの番号。以下ド
ット番号と呼ぶ）を格納するドット番号記憶手段４２５
と、ＶＲＡＭ５にアクセスするデータが、加工または転
送するために格納される第１から第３のデータバッファ
４２６、４２７、４２８とから構成される。また、第１
から第３のデータバッファ４２６、４２７、４２８はビ
デオバス４５を介して前記描画制御装置４３１に接続さ
れ、ＶＲＡＭ５上へのアクセスデータを直接授受するこ
とができる。

【００２２】次に、本発明の動作について図面を参照し
て説明する。図４はメモリ制御部４１の動作を示すフロ
ーチャートである。以下、前記ＣＰＵ１が図６の前記Ｃ
ＲＴ６上の矩形領域にライトする場合の動作を図４を参
照して説明する。前記ＣＰＵ１はライトすべき前記ＣＲ
Ｔ６上の矩形領域の開始座標と縦・横のドット数をメモ
リ制御部４１に出力する。メモリ制御手段４１１は、Ｃ
ＰＵ１からの有効データが出力されたことを検出する
と、開始座標を開始座標記憶手段４１２に、また縦・横
のドット数を前記ドット数記憶手段４１３に格納する。
そして、ＣＰＵアドレス空間の任意のメモリアドレス
（以下本メモリアドレスを仮想ＶＲＡＭと呼ぶ）を仮想
ＶＲＡＭアドレス記憶手段４１４に格納する。仮想ＶＲ
ＡＭは物理的な存在・非存在を問わない。

【００２３】本実施例ではメモリ制御手段４１１が本実
施例におけるコンピュータシステムにおいて一意のメモ
リアドレスを内部に保持しているものとする。

【００２４】ＣＰＵ１は前記メモリ制御手段４１１を介
して前記仮想ＶＲＡＭアドレス記憶手段４１４に格納さ
れているアドレスにデータをライトする。このメモリア
ドレスにライトするデータは、ＣＲＴ６上の矩形領域に
含まれるドット数分のデータを、ＲＡＭ２上に展開して
おき、連続的にライトする方法が一般的であるが、ＣＰ
Ｕ１が有するレジスタ等に格納されたデータをライトす
る方法もある。

【００２５】図５は前記ＶＲＡＭアクセス制御手段４２
１の動作を示すフローチャートである。図１０はＶＲＡ
Ｍアクセス手段４２の動作を説明するための数式であ
る。以下、ＣＰＵ１が仮想ＶＲＡＭアドレス記憶手段４
１４に記憶されている仮想ＶＲＡＭアドレスにデータを
ライトする際のＶＲＡＭアクセス制御手段４２１の動作
について図５、図１０を参照して説明する。ＶＲＡＭア
クセス制御手段４２１は、前記ＣＰＵ１による仮想ＶＲ
ＡＭへのライト（ＵＰＵは１バイト単位＝８ビットでラ
イトを行う）を検出すると、（１）シフトカウンタ４２２、ビットカウンタ４２３、
ＶＲＡＭアドレス記憶手段４２４、第１から第３のデー
タバッファ４２６、４２７、４２８に“０”を格納し初
期化する。

【００２６】（２）ＣＰＵ１がライトする仮想ＶＲＡＭ
のアドレスに“８”を乗じて、ドット番号記憶手段４２
５に格納する。この値は、ＣＰＵ１がライトするデータ
のビット０が仮想ＶＲＡＭの先頭から何ドット目である
かを示している。

【００２７】（３）ＣＰＵ１が仮想ＶＲＡＭにライトす
るデータを第３のデータバッファ４２８に格納する。

【００２８】（４）ＣＰＵ１がライトした１バイトのデ
ータのすべてのビットを処理したかどうかを判断するた
め、ビットカウンタ４２３（１バイトを表現し、１ビッ
ト単位で更新される）と“８”とを比較する。

【００２９】（５）処理（３）の結果、前記ビットカウ
ンタ４２３が“８”よりも小さい場合、ＶＲＡＭアクセ
ス制御手段４２１は、ＣＰＵ１がライトした１バイトの
データのすべてのビット（＝８ビット）を処理していな
いため、前記ドット番号記憶手段４２５に格納されてい
るドット番号を、ドット数記憶手段４１３に格納されて
いるＸ方向のドット数で除算する。本除算の商は、矩形
領域の上座標からの相対Ｙ座標であり、また、本除算の
余りは、矩形領域の左座標からの相対Ｘ座標である。

【００３０】（６）処理（３）の結果、前記ビットカウ
ンタ４２３が“８”以上である場合、ＶＲＡＭアクセス
制御手段４２１は、ＣＰＵ１がライトした１バイトのデ
ータのすべてのビットを処理したと判断し、以下の処理
（７）〜（２０）をスキップし、処理（２１）に制御を
移す。

【００３１】（７）開始座標記憶手段４１２に格納され
ている矩形領域の左上のＸ、Ｙ座標に、処理（５）で算
出した矩形領域の左上座標からの相対座標を加算し、現
在処理しているドットのＸ、Ｙ座標を算出する。

【００３２】（８）処理（７）で算出した現在処理して
いるドットのＹ座標にＣＲＴ６のＸ方向のドット数（本
例では、ＶＲＡＭアクセス制御手段４２１がＣＲＴ６の
Ｘ方向のドット数を固定的に保持していることを想定し
ている）を乗じたものに、処理（７）で算出した現在処
理しているドットのＸ座標を加算する。本処理で算出さ
れる値は、現在処理しているドットが、ＶＲＡＭの先頭
から何ドット目であるかを示している。

【００３３】（９）処理（８）で算出された値を“８”
で除算する。本除算の商は、現在処理しているドットを
含む１バイトのデータの、ＶＲＡＭの先頭からの相対ア
ドレスを示す。また、本除算の余りは、現在処理してい
るドットが、商で示される１バイトのデータの何ビット
目であるかを示す。

【００３４】（１０）処理（９）で算出した余りをシフ
トカウンタ４２２に格納する。

【００３５】（１１）処理（９）で算出したＶＲＡＭの
先頭からの相対アドレスに、ＶＲＡＭの開始アドレス
（本例では、ＶＲＡＭアクセス制御手段４２１がＶＲＡ
Ｍの開始アドレスを固定的に保持していることを想定し
ている）を加算する。本処理で算出される値は、現在処
理中のドットを含む１バイトのデータのＶＲＡＭアドレ
スを示している。

【００３６】（１２）処理（１１）で算出したＶＲＡＭ
アドレスと、ＶＲＡＭアドレス記憶手段４２４に格納さ
れているＶＲＡＭアドレスとを比較する。

【００３７】（１３）処理（１１）で算出したＶＲＡＭ
アドレスと、ＶＲＡＭアドレス記憶手段４２４に格納さ
れているＶＲＡＭアドレスが一致している場合、以下の
処理（１４）〜（１５）をスキップし、処理（１６）に
制御を移す。

【００３８】（１４）処理（１１）で算出したＶＲＡＭ
アドレスと、ＶＲＡＭアドレス記憶手段４２４に格納さ
れているＶＲＡＭアドレスが一致しない場合、処理（１
１）で算出したＶＲＡＭアドレスをＶＲＡＭアドレス記
憶手段４２４に格納する。

【００３９】（１５）ＶＲＡＭアドレス記憶手段４２４
に格納されているＶＲＡＭアドレスのデータを第１のデ
ータバッファ４２６にリードする。

【００４０】（１６）第３のデータバッファ４２８に格
納されているデータを右方向に１ビットシフトし、第３
のデータバッファ４２８からあふれたデータを含め第２
のデータバッファ４２７を１ビット左にシフトする。本
処理によって、現在処理しているビットが、第２のデー
タバッファ４２７のビット０に格納される。

【００４１】（１７）第２のデータバッファ４２７に格
納されているデータを、シフトカウンタ４２２に格納さ
れている値の回数、右にシフトする。

【００４２】（１８）第１のデータバッファに格納され
ているデータ（元々ＣＲＴ６に表示されているデータ）
の、シフトカウンタ４２２に格納されている値で示され
るビットを“０”にした後、第１のデータバッファ４２
６に格納されているデータと、第２のデータバッファ４
２７に格納されているデータとの論理和をとり、その結
果を第１のデータバッファ４２７に格納する。

【００４３】（１９）ビットカウンタ４２３に格納され
ている値、およびドット番号記憶手段４２５に格納され
ている値をインクリメントする。

【００４４】（２０）シフトカウンタ４２２に格納され
ている値と“１”とを比較する。

【００４５】（２１）処理（２０）において、シフトカ
ウンタ４２２に格納されている値が“１”と等しけれ
ば、前記ＶＲＡＭアドレス記憶手段４２４に格納されて
いるＶＲＡＭアドレスで示されるデータをすべて処理し
たと判断し、第１のデータバッファ４２６に格納されて
いるデータを、前記ＶＲＡＭアドレス記憶手段４２４に
格納されているＶＲＡＭアドレスにライトする。

【００４６】（２２）処理（２０）において、シフトカ
ウンタ４２２が“１”と等しくない場合、前記ＶＲＡＭ
アドレス記憶手段４２６に格納されているＶＲＡＭアド
レスで示されるデータをすべて処理していないと判断
し、処理（４）に戻る。このようにして、処理（２１）
によってＶＲＡＭ５にライトされたデータは、前記従来
の表示制御装置４３と同様に前記シフトレジスタ４３３
に入力されパラレル・シリアル変換された後、前記ＣＲ
Ｔ制御装置４３２が発生したＣＲＴ同期信号とともにマ
ルチプレクサ４３４を介してビデオ信号として前記ＣＲ
Ｔ６に供給される。

【００４７】また、上述した例では仮想ＶＲＡＭに対す
るライトの動作を取り上げて説明したが、リード動作に
おいては、前記実施例で示した動作よりも簡易に実施で
きるため説明を省略する。また、本実施例においてはＣ
ＲＴ６を例に説明してきたが、液晶表示装置等にも本発
明を応用することができる。

【００４８】

【発明の効果】上述したように、ＣＰＵがアクセスする
ＶＲＡＭ上の不連続なメモリアドレス範囲を連続した任
意のメモリアドレスに割り当てるメモリ制御部と、この
メモリアドレスへのアクセスをＶＲＡＭのメモリアドレ
スに変換してアクセスを実施するＶＲＡＭアクセス部を
設けることにより、ＣＰＵはＶＲＡＭアドレスにおける
アドレス計算およびビット制御から解放されるため、Ｃ
ＰＵの負担が軽減され、かつ高速に表示可能な表示制御
装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の表示制御装置が適用されるシステムの
ブロック図である。

【図２】メモリ制御手段のブロック図である。

【図３】ＶＲＡＭアクセス手段のブロック図である。

【図４】メモリ制御部の動作説明図である。

【図５】ＶＲＡＭアクセス手段の動作説明図である。

【図６】ＣＲＴ上の矩形領域の模式図である。

【図７】水平方向の線分のアクセスパターンの模式図で
ある。

【図８】ＣＲＴ画面上の矩形領域とＶＲＡＭ上のデータ
の関係図である。

【図９】仮想ＶＲＡＭとＣＲＴ画面上の矩形領域の関係
図である。

【図１０】ＶＲＡＭアクセス手段の動作を説明するため
の式である。

【図１１】従来の表示制御装置のブロック図である。

【符号の説明】

１ＣＰＵ２ＲＡＭ３システムバス４表示制御装置５ＶＲＡＭ６ＣＲＴ４１メモリ制御部４２ＶＲＡＭアクセス部４３表示制御装置４４内部バス４５ビデオバス４１１メモリ制御手段４１２開始座標記憶手段４１３ドット数記憶手段４１４仮想ＶＲＡＭアドレス記憶手段４２１ＶＲＡＭアクセス制御手段４２２シフトカウンタ４２３ビットカウンタ４２４ＶＲＡＭアドレス記憶手段４２５ドット番号記憶手段４２６第１のデータバッファ４２７第２のデータバッファ４２８第３のデータバッファ４３１描画制御装置４３２ＣＲＴ制御装置４３３シフトレジスタ４３４マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵからの指示により、表示用メモ
リ内のデータをディスプレイに表示する制御を行う表示
制御装置であって、（ａ）前記表示用メモリ上の不連続
な第１のメモリアドレス範囲を、連続した仮想メモリア
ドレスに割り当てるメモリ制御部と、（ｂ）前記ＣＰＵ
がアクセスする前記仮想メモリアドレスを前記表示用メ
モリの物理アドレスに変換してアクセスを実施する表示
用メモリアクセス部と、を有することを特徴とする表示
制御装置。
【請求項２】（ａ）前記ＣＰＵからの前記ディスプレイ
上の矩形領域の開始座標を記憶する開始座標記憶手段
と、前記ＣＰＵからの前記ディスプレイ上の矩形領域の
縦・横のドット数を記憶するドット数記憶手段と、前記
第１のメモリアドレスを連続した前記仮想メモリアドレ
スに割り当てる制御を行うメモリ制御手段と、前記メモ
リ制御手段からの前記第２のアドレスを記憶する仮想表
示用メモリアドレス記憶手段とを備える前記メモリ制御
部と、（ｂ）前記開始座標記憶手段の内容と前記ドット
数記憶手段の内容とを用いて前記仮想表示用メモリアド
レス記憶手段内の前記仮想アドレスを前記表示用メモリ
の物理アドレスに変換する前記表示用メモリアクセス部
と、を有することを特徴とする請求項１記載の表示制御
装置。
【請求項３】前記表示用メモリアクセス部が、
（ａ）前記開始座標および前記ドット数から前記ＣＰＵ
が表示するデータビットの相対位置を前記ディスプレイ
上の矩形領域の左上座標を開始位置とするドット番号と
して記憶するドット番号記憶手段と、（ｂ）前記ＣＰＵ
が表示するデータの現在処理しているビットに対応する
前記表示用メモリの前記物理アドレスを記憶する表示用
メモリアドレス記憶手段と、（ｃ）前記ＣＰＵが表示す
るデータの現在処理しているビットに対応する前記表示
用メモリの前記物理アドレスが前記表示用メモリアドレ
ス記憶手段に記憶されているアドレスと異なる場合は、
前記表示用メモリアドレスからの背景データが新たに格
納され、同一である場合は元の背景データが保持される
第１のデータバッファと、（ｄ）前記第１のデータバッ
ファに格納されている前記背景データと、前記ＣＰＵが
表示するデータとの合成データが格納される第２のデー
タバッファと、（ｅ）前記ＣＰＵが表示するデータを前
記第２のデータバッファに供給する第３のデータバッフ
ァと、（ｆ）前記第３のデータバッファに格納されてい
る前記ＣＰＵが表示するデータの現在処理しているビッ
トの番号をカウントするためのビットカウンタと、
（ｇ）前記第２のバッファに格納される合成データを作
成するために、前記前記第３のバッファに格納されてい
るデータをシフトする回数を記憶するシフトカウンタ
と、（ｈ）前記ドット番号を用いて前記仮想アドレスを
前記物理アドレスに変換し、前記表示用メモリアドレス
記憶手段に格納し、かつ、前記ビットカウンタの内容を
用いて前記表示用メモリの前記物理アドレスに前記合成
データを書き込む処理を行う表示用メモリアクセス制御
手段と、を有することを特徴とする請求項２記載の表示
制御装置。