JPH0769780B2 - 表示処理装置 - Google Patents
表示処理装置Info
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- JPH0769780B2 JPH0769780B2 JP62275327A JP27532787A JPH0769780B2 JP H0769780 B2 JPH0769780 B2 JP H0769780B2 JP 62275327 A JP62275327 A JP 62275327A JP 27532787 A JP27532787 A JP 27532787A JP H0769780 B2 JPH0769780 B2 JP H0769780B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MPU（中央演算処理装置）、表示制御回路、
フレームバッファメモリ（表示メモリ）および表示装置
からなるコンピュータシステムに係り、特に図形を高速
に表示するのに好適な表示処理装置に関する。
フレームバッファメモリ（表示メモリ）および表示装置
からなるコンピュータシステムに係り、特に図形を高速
に表示するのに好適な表示処理装置に関する。
［従来の技術］ 従来、表示装置上に描画を行なう（すなわち、フレーム
バッファメモリをアクセスする）場合、各描画点の２次
元座標（x,y）からフレームバッファメモリの物理アド
レスへの変換処理をソフトウェアで行なっていた。これ
をハードウェアで実現した一例が、特開昭60-135987号
公報の一部に記載されている表示制御回路である。
バッファメモリをアクセスする）場合、各描画点の２次
元座標（x,y）からフレームバッファメモリの物理アド
レスへの変換処理をソフトウェアで行なっていた。これ
をハードウェアで実現した一例が、特開昭60-135987号
公報の一部に記載されている表示制御回路である。
この表示制御回路では、MPUがフレームバッファメモリ
をアクセスする場合、まず、MPUがアクセスする２次元
座標（x,y）をそれぞれ、表示制御回路内のＸレジス
タ、Ｙレジスタにセットする。この場合、MPUは、各々
のレジスタのI/Oアドレスをアドレスバスに供給するこ
とにより、２次元座標（x,y）をそれぞれ、データバス
を経由してアクセスする。次に、表示制御回路内のアド
レス変換回路が、前記Ｘレジスタにセットされた値と前
記Ｙレジスタにセットされた値とを受け、これらをフレ
ームバッファメモリの物理アドレスに変換する。そし
て、表示制御回路は、この変換されたアドレスをアクセ
スアドレスとしてフレームバッファメモリに供給する。
をアクセスする場合、まず、MPUがアクセスする２次元
座標（x,y）をそれぞれ、表示制御回路内のＸレジス
タ、Ｙレジスタにセットする。この場合、MPUは、各々
のレジスタのI/Oアドレスをアドレスバスに供給するこ
とにより、２次元座標（x,y）をそれぞれ、データバス
を経由してアクセスする。次に、表示制御回路内のアド
レス変換回路が、前記Ｘレジスタにセットされた値と前
記Ｙレジスタにセットされた値とを受け、これらをフレ
ームバッファメモリの物理アドレスに変換する。そし
て、表示制御回路は、この変換されたアドレスをアクセ
スアドレスとしてフレームバッファメモリに供給する。
従って、MPUは、表示制御回路に２次元座標（x,y）をセ
ットした後、ライトストローブまたはリードストローブ
をMPUインターフェイスコントローラに与えることによ
って、データバスを経由してフレームバッファメモリを
アクセスする。
ットした後、ライトストローブまたはリードストローブ
をMPUインターフェイスコントローラに与えることによ
って、データバスを経由してフレームバッファメモリを
アクセスする。
［発明が解決しようとする問題点］ 上記従来技術は、アクセスするフレームバッファメモリ
の物理アドレスを２次元座標（x,y）から変換する処理
をハードウェア化することにより、処理の向上を図って
いる。ところが、アクセスするフレームバッファメモリ
の物理アドレスをソフトウェアで変換した場合には、そ
のアドレスをアドレスバスに供給すれば、データバスを
介してフレームバッファメモリをアクセスできたのに対
し、アドレス変換回路を用いた場合には、フレームバッ
ファメモリの物理アドレスに対応する２次元座標（x,
y）をI/O命令を用いて、それぞれ、表示制御回路内のＸ
レジスタおよびＹレジスタに設定した後に、さらに、I/
O命令を用い、データバスを介してフレームバッファメ
モリをアクセスする。このために、I/Oアクセスに関し
ては、処理数が増えるという問題があった。
の物理アドレスを２次元座標（x,y）から変換する処理
をハードウェア化することにより、処理の向上を図って
いる。ところが、アクセスするフレームバッファメモリ
の物理アドレスをソフトウェアで変換した場合には、そ
のアドレスをアドレスバスに供給すれば、データバスを
介してフレームバッファメモリをアクセスできたのに対
し、アドレス変換回路を用いた場合には、フレームバッ
ファメモリの物理アドレスに対応する２次元座標（x,
y）をI/O命令を用いて、それぞれ、表示制御回路内のＸ
レジスタおよびＹレジスタに設定した後に、さらに、I/
O命令を用い、データバスを介してフレームバッファメ
モリをアクセスする。このために、I/Oアクセスに関し
ては、処理数が増えるという問題があった。
本発明の目的は、効率的なアクセスを行なうことによ
り、フレームバッファメモリのアクセスの高速化を図る
ことにある。
り、フレームバッファメモリのアクセスの高速化を図る
ことにある。
［問題点を解決するための手段］ 前記目的達成のために、本発明は、表示処理を行う中央
演算装置と、表示データの書込読出が行える表示用記憶
回路と、当該表示用記憶回路に記憶されたデータを表示
する表示装置とを有する表示処理装置において、 前記中央演算処理装置から二次元座標データを受け、当
該二次元座標データを前記表示用記憶回路の物理アドレ
スに変換する表示制御回路を備え、 前記二次元座標データは、基準点の二次元座標データと
前記基準点からの二次元相対座標データより構成され、 前記表示制御回路は、前記基準点の前記二次元座標デー
タを保持するレジスタである基準点レジスタと、前記基
準点からの二次元相対座標データを保持するレジスタで
ある相対座標レジスタとを有し、 前記基準点レジスタと前記相対座標レジスタとは、異な
るアドレスによって前記中央演算装置からアクセスされ
ることを特徴とする表示処理装置を提供する。
演算装置と、表示データの書込読出が行える表示用記憶
回路と、当該表示用記憶回路に記憶されたデータを表示
する表示装置とを有する表示処理装置において、 前記中央演算処理装置から二次元座標データを受け、当
該二次元座標データを前記表示用記憶回路の物理アドレ
スに変換する表示制御回路を備え、 前記二次元座標データは、基準点の二次元座標データと
前記基準点からの二次元相対座標データより構成され、 前記表示制御回路は、前記基準点の前記二次元座標デー
タを保持するレジスタである基準点レジスタと、前記基
準点からの二次元相対座標データを保持するレジスタで
ある相対座標レジスタとを有し、 前記基準点レジスタと前記相対座標レジスタとは、異な
るアドレスによって前記中央演算装置からアクセスされ
ることを特徴とする表示処理装置を提供する。
［作用］ 本発明に係る表示処理装置によれば、前記基準点の前記
二次元座標データを保持するレジスタである基準点レジ
スタと、前記基準点からの二次元相対座標データを保持
するレジスタである相対座標レジスタとを有し、前記基
準点レジスタと前記相対座標レジスタとは、異なるアド
レスによって前記中央演算装置からアクセスされる。す
なわち、二次元座標データは上位データと下位データが
別々に、中央演算装置から表示制御回路に設定される。
したがい、同時に設定する場合よりも、多くのビット数
を二次元座標データに用いることができる。すなわち、
従来よりも大きい二次元空間を扱うことができるように
なる。
二次元座標データを保持するレジスタである基準点レジ
スタと、前記基準点からの二次元相対座標データを保持
するレジスタである相対座標レジスタとを有し、前記基
準点レジスタと前記相対座標レジスタとは、異なるアド
レスによって前記中央演算装置からアクセスされる。す
なわち、二次元座標データは上位データと下位データが
別々に、中央演算装置から表示制御回路に設定される。
したがい、同時に設定する場合よりも、多くのビット数
を二次元座標データに用いることができる。すなわち、
従来よりも大きい二次元空間を扱うことができるように
なる。
また、上位データが変化しない範囲では下位データにつ
いてのみ設定を変更すればよい。よって、中央演算装置
での処理が効率良く行える。
いてのみ設定を変更すればよい。よって、中央演算装置
での処理が効率良く行える。
つぎに、本発明を適用した表示処理装置の一例を示して
おく。
おく。
MPUは、フレームバッファメモリのアクセスするアドレ
スに対応する２次元座標（x,y）をプログラムに従っ
て、基準点（X,Y）と相対座標（Δx,Δｙ）に分ける。
スに対応する２次元座標（x,y）をプログラムに従っ
て、基準点（X,Y）と相対座標（Δx,Δｙ）に分ける。
まず、上記基準点（X,Y）を各々プログラムに従って、
前記Ｘレジスタと前記Ｙレジスタに順番に設定する。次
に、上記相対座標（Δx,Δｙ）をアドレスバスに供給す
る。この時、アドレスバスに供給する値には、上記相対
座標（Δx,Δｙ）を示す以外のビットに、特定の値（ビ
ットパターン）を割当てる。
前記Ｘレジスタと前記Ｙレジスタに順番に設定する。次
に、上記相対座標（Δx,Δｙ）をアドレスバスに供給す
る。この時、アドレスバスに供給する値には、上記相対
座標（Δx,Δｙ）を示す以外のビットに、特定の値（ビ
ットパターン）を割当てる。
表示制御回路は、上記特定のビットパターンを割付けら
れた値が、アドレスバスから供給されると、特定のビッ
トパターン以外のデータをΔｘレジスタとΔｙレジスタ
に設定し、これをフレームバッファメモリの物理アドレ
スに変換し、アクセスアドレスとして、フレームバッフ
ァメモリに供給する。
れた値が、アドレスバスから供給されると、特定のビッ
トパターン以外のデータをΔｘレジスタとΔｙレジスタ
に設定し、これをフレームバッファメモリの物理アドレ
スに変換し、アクセスアドレスとして、フレームバッフ
ァメモリに供給する。
従って、MPUは、上記相対座標（Δx,Δｙ）をアドレス
バスに供給した後に、リード／ライト制御信号を表示制
御回路に与えることにより、データバスを介してフレー
ムバッファメモリをアクセスできる。
バスに供給した後に、リード／ライト制御信号を表示制
御回路に与えることにより、データバスを介してフレー
ムバッファメモリをアクセスできる。
以降、MPUは、上記相対座標（Δx,Δｙ）を更新し、各
々の値を前記Δｘレジスタと前記Δｙレジスタに設定す
ることを繰返すことにより、順次フレームバッファメモ
リをアクセスできる。
々の値を前記Δｘレジスタと前記Δｙレジスタに設定す
ることを繰返すことにより、順次フレームバッファメモ
リをアクセスできる。
［実施例］ 以下、本発明の一実施例を図面により説明する。
第１図は、本発明による表示処理装置の構成を示す概略
図である。表示処理装置は、MPU1、メインメモリ２、表
示制御回路５、フレームバッファメモリ（表示記憶回
路）６、表示装置７からなる。メインメモリ２は、デー
タバス３およびアドレスバス４を介してMPU1に接続され
る。表示制御回路５はアドレスバス４に接続される。MP
U1は表示制御回路５を介してフレームバッファメモリ６
をアクセスる。表示装置７は表示制御回路５の出力を受
ける。表示制御回路５は、Ｘレジスタ８、Ｙレジスタ
９、Δｘレジスタ10、Δｙレジスタ11を含む。
図である。表示処理装置は、MPU1、メインメモリ２、表
示制御回路５、フレームバッファメモリ（表示記憶回
路）６、表示装置７からなる。メインメモリ２は、デー
タバス３およびアドレスバス４を介してMPU1に接続され
る。表示制御回路５はアドレスバス４に接続される。MP
U1は表示制御回路５を介してフレームバッファメモリ６
をアクセスる。表示装置７は表示制御回路５の出力を受
ける。表示制御回路５は、Ｘレジスタ８、Ｙレジスタ
９、Δｘレジスタ10、Δｙレジスタ11を含む。
第２図は、第１図の表示制御回路５の構成図である。た
だし、表示装置７を制御する回路は省略してある。12は
MPU1からの制御信号を受け、表示制御回路５を制御する
MPUインターフェイスコントローラ、17はMPU1からのリ
ード／ライト制御信号、18はフレームバッファメモリ６
へのリード／ライト制御信号、19はΔｘレジスタ10、Δ
ｙレジスタ11、フレームバッファメモリ６へのイネーブ
ル信号、36はＸレジスタ８、Ｙレジスタ９へのイネーブ
ル信号、13はフレームバッファメモリ６のｘ軸方向のビ
ット数（表示装置７の画面の横軸方向ピクセル数）を保
持する固定または、プログラマブルのレジスタ、14は乗
算器、15は加算器、16はフレームバッファメモリ６をア
クセスした時のデータを保持するバッファである。その
他は、第１図と同じである。
だし、表示装置７を制御する回路は省略してある。12は
MPU1からの制御信号を受け、表示制御回路５を制御する
MPUインターフェイスコントローラ、17はMPU1からのリ
ード／ライト制御信号、18はフレームバッファメモリ６
へのリード／ライト制御信号、19はΔｘレジスタ10、Δ
ｙレジスタ11、フレームバッファメモリ６へのイネーブ
ル信号、36はＸレジスタ８、Ｙレジスタ９へのイネーブ
ル信号、13はフレームバッファメモリ６のｘ軸方向のビ
ット数（表示装置７の画面の横軸方向ピクセル数）を保
持する固定または、プログラマブルのレジスタ、14は乗
算器、15は加算器、16はフレームバッファメモリ６をア
クセスした時のデータを保持するバッファである。その
他は、第１図と同じである。
ここで、第３図に示すような点20（x1,y1）と点21（x2,
y2）を結ぶ直線を表示する動作手順を第４図に示す表示
制御プログラムのフローチャートに沿って説明する。第
６図は、レジスタの動きを表わしている。32〜35は、そ
れぞれMPU内の８ビットレジスタでバイト単位もしくは
二つのレジスタを合わせてワード単位でアクセスできる
ものとする。
y2）を結ぶ直線を表示する動作手順を第４図に示す表示
制御プログラムのフローチャートに沿って説明する。第
６図は、レジスタの動きを表わしている。32〜35は、そ
れぞれMPU内の８ビットレジスタでバイト単位もしくは
二つのレジスタを合わせてワード単位でアクセスできる
ものとする。
第４図において、まず、表示制御プログラムは始点の２
次元座標（x1,y1）20（各々16ビット）を上位プログラ
ムから、またはユーザ入力データとしてレジスタ32〜35
に入力する（ブロック22）。そして、上記２次元座標
（x1,y1）20を第５図に示すように、基準点（オフセッ
ト）（X,Y）と相対座標（Δx,Δｙ）とで表わす。すな
わち、破線の交点が基準点で、そこからの相対座標で表
現する。図中のＬは、表示装置７の横軸方向のピクセル
数である。上記基準点（X,Y）と相対座標（Δx,Δｙ）
とを各々ワード単位でアクセスできるように、該プログ
ラムで、レジスタを組替える（ブロック23）。
次元座標（x1,y1）20（各々16ビット）を上位プログラ
ムから、またはユーザ入力データとしてレジスタ32〜35
に入力する（ブロック22）。そして、上記２次元座標
（x1,y1）20を第５図に示すように、基準点（オフセッ
ト）（X,Y）と相対座標（Δx,Δｙ）とで表わす。すな
わち、破線の交点が基準点で、そこからの相対座標で表
現する。図中のＬは、表示装置７の横軸方向のピクセル
数である。上記基準点（X,Y）と相対座標（Δx,Δｙ）
とを各々ワード単位でアクセスできるように、該プログ
ラムで、レジスタを組替える（ブロック23）。
次に、該プログラムに従い、MPU1はI/O命令により表示
制御回路５内のＸレジスタ８とＹレジスタ９に基準点
（X,Y）を設定する（ブロック24）。ここで、データバ
ス３は16ビット、アドレスバス４は20ビットとする。
制御回路５内のＸレジスタ８とＹレジスタ９に基準点
（X,Y）を設定する（ブロック24）。ここで、データバ
ス３は16ビット、アドレスバス４は20ビットとする。
第８図に、MPUインターフェイスコントローラ部12の構
成図を示す。A16〜A19はアドレスバス４の上位４ビット
であり、アドレスＥ＊＊＊＊（Ｈ）番地（＊は０〜Ｆま
での数）の時、制御線36へ、また、アドレスＦ＊＊＊＊
（Ｈ）番地の時、制御線19へイネーブル信号を供給する
（37は３入力論理積ゲート、38、39は２入力論理積ゲー
ト、40は否定ゲートである）。
成図を示す。A16〜A19はアドレスバス４の上位４ビット
であり、アドレスＥ＊＊＊＊（Ｈ）番地（＊は０〜Ｆま
での数）の時、制御線36へ、また、アドレスＦ＊＊＊＊
（Ｈ）番地の時、制御線19へイネーブル信号を供給する
（37は３入力論理積ゲート、38、39は２入力論理積ゲー
ト、40は否定ゲートである）。
第４図のフローチャートに戻り、アドレスバスにＥ＊＊
＊＊（Ｈ）を供給して、ブロック23で１ワードに組替え
たレジスタ23およびレジスタ35の値をデータバスを介し
て、Ｘレジスタ８およびＹレジスタ９に同時に設定する
（ブロック24）。
＊＊（Ｈ）を供給して、ブロック23で１ワードに組替え
たレジスタ23およびレジスタ35の値をデータバスを介し
て、Ｘレジスタ８およびＹレジスタ９に同時に設定する
（ブロック24）。
さらに、表示制御プログラムに従ってMPU1は、I/O命令
により、相対座標（Δx,Δｙ）を表示制御回路５内のΔ
ｘレジスタ10とΔｙレジスタ11に設定して、フレームバ
ッファメモリ６をアクセスする（ブロック25、26）。す
なわち、まず、MPU1がアドレスバス４を介して、表示制
御回路５に対し、第７図に示すフォーマットでアドレス
を供給する。このフォーマットでは、上位４ビットは固
有値＝Ｆ（Ｈ）で以下８ビットごとに、前記レジスタ34
の値と前記レジスタ35の値（相対座標の値）とが続いて
いる。これを受けて、表示制御回路５は、MPUインター
フェイスコントローラ12で、アドレスバス４の上位４ビ
ットをデコードし、制御線19を介して、Δｘレジスタ1
0、Δｙレジスタ11とフレームバッファメモリ６とをイ
ネーブルにする。これによって、Δｘレジスタ10とΔｙ
レジスタ11には各々、アドレスバス４の20〜27ビットと
28〜215ビットの値が設定される。次に、表示制御回路
（第２図）５内では、フレームバッファメモリ６の物理
アドレスＺ（＝ｘ＋ｙ×Ｌ）を演算回路により求め、フ
レームバッファメモリ６へアクセスアドレスとして供給
する。ｘとｙは２次元座標（x1,y1）そのものである。
すなわち、上記手順で別々に設定した基準点（X,Y）と
相対座標（Δx,Δｙ）を表示制御回路５内では、Ｘレジ
スタ８およびΔｘレジスタ10と、Ｙレジスタ９およびΔ
ｙレジスタ11とに各々ワード単位で値を出力する。Ｌは
レジスタ13に予め固定値として、または、MPU1により設
定されたものであり、演算回路は乗算器14と、加算器15
とから成る。この時、MPU1はリード／ライト制御信号を
制御線17を介して、MPUインターフェイスコントローラ1
2に与え、該コントローラ12がその信号を制御線18を介
して、フレームバッファメモリ６に与えることにより、
バッファ16を介して、データバス３によりフレームバッ
ファメモリ６をアクセスする。
により、相対座標（Δx,Δｙ）を表示制御回路５内のΔ
ｘレジスタ10とΔｙレジスタ11に設定して、フレームバ
ッファメモリ６をアクセスする（ブロック25、26）。す
なわち、まず、MPU1がアドレスバス４を介して、表示制
御回路５に対し、第７図に示すフォーマットでアドレス
を供給する。このフォーマットでは、上位４ビットは固
有値＝Ｆ（Ｈ）で以下８ビットごとに、前記レジスタ34
の値と前記レジスタ35の値（相対座標の値）とが続いて
いる。これを受けて、表示制御回路５は、MPUインター
フェイスコントローラ12で、アドレスバス４の上位４ビ
ットをデコードし、制御線19を介して、Δｘレジスタ1
0、Δｙレジスタ11とフレームバッファメモリ６とをイ
ネーブルにする。これによって、Δｘレジスタ10とΔｙ
レジスタ11には各々、アドレスバス４の20〜27ビットと
28〜215ビットの値が設定される。次に、表示制御回路
（第２図）５内では、フレームバッファメモリ６の物理
アドレスＺ（＝ｘ＋ｙ×Ｌ）を演算回路により求め、フ
レームバッファメモリ６へアクセスアドレスとして供給
する。ｘとｙは２次元座標（x1,y1）そのものである。
すなわち、上記手順で別々に設定した基準点（X,Y）と
相対座標（Δx,Δｙ）を表示制御回路５内では、Ｘレジ
スタ８およびΔｘレジスタ10と、Ｙレジスタ９およびΔ
ｙレジスタ11とに各々ワード単位で値を出力する。Ｌは
レジスタ13に予め固定値として、または、MPU1により設
定されたものであり、演算回路は乗算器14と、加算器15
とから成る。この時、MPU1はリード／ライト制御信号を
制御線17を介して、MPUインターフェイスコントローラ1
2に与え、該コントローラ12がその信号を制御線18を介
して、フレームバッファメモリ６に与えることにより、
バッファ16を介して、データバス３によりフレームバッ
ファメモリ６をアクセスする。
以上MPU1が相対座標（Δx,Δｙ）を表示制御回路５内に
設定して、フレームバッファメモリ６をアクセスする一
連の動作は、MPU1のI/O命令１回で実現している。
設定して、フレームバッファメモリ６をアクセスする一
連の動作は、MPU1のI/O命令１回で実現している。
そして、MPU1が表示制御プログラムに従い、終点（x2,y
2）21までアクセスしたかをチェックし、アクセス完了
の場合は終了する（ブロック27）。アクセス続行の時
は、表示制御プログラムのアルゴリズムに従い、次のア
クセス座標を求める（Δx,Δｙをそれぞれ、インクリメ
ント、またはデクリメントする：ブロック28）。ここ
で、更新した相対座標（Δx,Δｙ）が前記基準点（X,
Y）で表現できるかどうかをチェックする（境界判定：
第５図で、破線で囲まれた１矩形内の座標は、前記基準
点で表現できる）。これは、上記相対座標（Δx,Δｙ）
を更新した時に、キャリーフラグが立っているかどうか
をチェックすることによって容易に実現できる（ブロッ
ク29）。境界オーバでない場合は、前記ブロック25から
再び、1I/O命令によってフレームバッファメモリ６をア
クセスする。境界オーバの場合は、基準点（X,Y）を更
新し（ブロック30）、ブロック24から前記手順に従って
フレームバッファメモリ６をアクセスする。この場合、
I/O命令は２回となるが、これは従来技術と比較しても
劣らない。
2）21までアクセスしたかをチェックし、アクセス完了
の場合は終了する（ブロック27）。アクセス続行の時
は、表示制御プログラムのアルゴリズムに従い、次のア
クセス座標を求める（Δx,Δｙをそれぞれ、インクリメ
ント、またはデクリメントする：ブロック28）。ここ
で、更新した相対座標（Δx,Δｙ）が前記基準点（X,
Y）で表現できるかどうかをチェックする（境界判定：
第５図で、破線で囲まれた１矩形内の座標は、前記基準
点で表現できる）。これは、上記相対座標（Δx,Δｙ）
を更新した時に、キャリーフラグが立っているかどうか
をチェックすることによって容易に実現できる（ブロッ
ク29）。境界オーバでない場合は、前記ブロック25から
再び、1I/O命令によってフレームバッファメモリ６をア
クセスする。境界オーバの場合は、基準点（X,Y）を更
新し（ブロック30）、ブロック24から前記手順に従って
フレームバッファメモリ６をアクセスする。この場合、
I/O命令は２回となるが、これは従来技術と比較しても
劣らない。
以上のようにして、フレームバッファメモリ６の物理ア
ドレスに対応する２次元座標（x,y）を基にMPUは、次々
とフレームバッファメモリ６をアクセスできる。
ドレスに対応する２次元座標（x,y）を基にMPUは、次々
とフレームバッファメモリ６をアクセスできる。
本実施例では、フレームバッファメモリ６の１ビットを
アクセスするのに、従来MPU1のI/O命令が３回必要だっ
たのに対し、１回（境界オーバ時のみ２回）で済むた
め、アクセスのための処理速度が向上する。また、直接
描画アルゴリズムは、一般的に２次元空間で考えられて
おり、かつ、現在の座標からの変位を求める形になって
いるので、本発明のように、２次元座標でデータを扱い
変位（相対座標）のみを変更していく方法は、好適であ
ると言える。さらに、２次元座標を１次元アドレスに変
換する回路規模は、従来例と同等で、信号線の配線が異
なる程度で済む。
アクセスするのに、従来MPU1のI/O命令が３回必要だっ
たのに対し、１回（境界オーバ時のみ２回）で済むた
め、アクセスのための処理速度が向上する。また、直接
描画アルゴリズムは、一般的に２次元空間で考えられて
おり、かつ、現在の座標からの変位を求める形になって
いるので、本発明のように、２次元座標でデータを扱い
変位（相対座標）のみを変更していく方法は、好適であ
ると言える。さらに、２次元座標を１次元アドレスに変
換する回路規模は、従来例と同等で、信号線の配線が異
なる程度で済む。
［発明の効果］ 本発明によれば、MPUがフレームバッファメモリをアク
セスする場合に、２次元座標のままで、かつ、少ないI/
O命令でアクセスできるので、MPUの処理負荷低減、およ
び処理が高速になる効果がある。また、２次元座標を分
割して設定するので、仮想的にアドレス空間が大きくな
るという効果がある。さらに、アドレスバスのみで２次
元座標を設定しているので、データバスを自由に使える
（例えば、バス幅分のプレーンを持つ）という効果もあ
る。
セスする場合に、２次元座標のままで、かつ、少ないI/
O命令でアクセスできるので、MPUの処理負荷低減、およ
び処理が高速になる効果がある。また、２次元座標を分
割して設定するので、仮想的にアドレス空間が大きくな
るという効果がある。さらに、アドレスバスのみで２次
元座標を設定しているので、データバスを自由に使える
（例えば、バス幅分のプレーンを持つ）という効果もあ
る。
第１図は本発明の構成図、第２図は第１図の表示制御回
路の一実施例の構成図、第３図は直線表示の一実施例、
第４図は本実施例のフローチャート、第５図は本実施例
の座標分割の概略図、第６図は本実施例におけるMPU内
と表示制御回路内のレジスタの流れ図、第７図はMPUが
表示制御回路内のレジスタに相対座標を設定する時にア
ドレスバスに供給するデータのフォーマット、第８図は
第２図のMPUインターフェイスコントローラのブロック
図である。 １……MPU、２……メインメモリ、３……データバス、
４……アドレスバス、５……表示制御回路、６……フレ
ームバッファメモリ、７……表示装置、８……Ｘレジス
タ、９……Ｙレジスタ、10……Δｘレジスタ、11……Δ
ｙレジスタ、12……MPUインターフェイスコントロー
ラ、16……バッファ、17,18……リード／ライト制御信
号、19,36……I/Oイネーブル信号、Ｌ……表示装置のＸ
軸方向ピクセル数。
路の一実施例の構成図、第３図は直線表示の一実施例、
第４図は本実施例のフローチャート、第５図は本実施例
の座標分割の概略図、第６図は本実施例におけるMPU内
と表示制御回路内のレジスタの流れ図、第７図はMPUが
表示制御回路内のレジスタに相対座標を設定する時にア
ドレスバスに供給するデータのフォーマット、第８図は
第２図のMPUインターフェイスコントローラのブロック
図である。 １……MPU、２……メインメモリ、３……データバス、
４……アドレスバス、５……表示制御回路、６……フレ
ームバッファメモリ、７……表示装置、８……Ｘレジス
タ、９……Ｙレジスタ、10……Δｘレジスタ、11……Δ
ｙレジスタ、12……MPUインターフェイスコントロー
ラ、16……バッファ、17,18……リード／ライト制御信
号、19,36……I/Oイネーブル信号、Ｌ……表示装置のＸ
軸方向ピクセル数。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青津 広明 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 大石 志郎 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭60−126689（ＪＰ，Ａ) 特開 昭58−129473（ＪＰ，Ａ) 実開 昭61−42589（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】表示処理を行う中央演算装置と、表示デー
タの書込読出が行える表示用記憶回路と、当該表示用記
憶回路に記憶されたデータを表示する表示装置とを有す
る表示処理装置において、 前記中央演算処理装置から二次元座標データを受け、当
該二次元座標データを前記表示用記憶回路の物理アドレ
スに変換する表示制御回路を備え、 前記二次元座標データは、基準点の二次元座標データと
前記基準点からの二次元相対座標データより構成され、 前記表示制御回路は、前記基準点の前記二次元座標デー
タを保持するレジスタである基準点レジスタと、前記基
準点からの二次元相対座標データを保持するレジスタで
ある相対座標レジスタとを有し、 前記基準点レジスタと前記相対座標レジスタとは、異な
るアドレスによって前記中央演算装置からアクセスされ
ることを特徴とする表示処理装置。 - 【請求項２】特許請求の範囲第１項記載の表示処理装置
であって、 前記相対座標レジスタは、当該相対座標レジスタのアド
レスを示す特定のビットパターンを含むアドレスが前記
中央演算装置によって出力された場合に、当該出力され
たアドレスの一部を前記二次元相対座標データとして保
持することを特徴とする表示処理装置。 - 【請求項３】表示処理を行う中央演算装置と、表示デー
タの書込読出が行える表示用記憶回路と、当該表示用記
憶回路に記憶されたデータを表示する表示装置とを有す
る表示処理装置において、 前記中央演算処理装置から二次元座標データを受け、当
該二次元座標データを前記表示用記憶回路の物理アドレ
スに変換する表示制御回路を備え、 前記二次元座標データは、基準点の二次元座標データと
前記基準点からの二次元相対座標データより構成され、 前記表示制御回路は、前記基準点の前記二次元座標デー
タを保持するレジスタである基準点レジスタと、前記基
準点からの二次元相対座標データを保持するレジスタで
ある相対座標レジスタと、記憶回路制御手段とを有し、 前記基準点レジスタと前記相対座標レジスタとは、異な
るアドレスによって前記中央演算装置からアクセスさ
れ、 前記相対座標レジスタは、当該相対座標レジスタのアド
レスを示す特定のビットパターンを含むアドレスが前記
中央演算装置によって出力された場合に、当該出力され
たアドレスの一部を前記二次元相対座標データとして保
持し、 前記記憶回路制御手段は、前記特定のビットパターンを
含むアドレスが前記中央演算装置によって出力された場
合に、前記基準点レジスタに既に保持されている前記基
準点の二次元座標データと、前記相対座標レジスタに保
持された当該特定のビットパターンを含むアドレス一部
である基準点からの二次元相対座標データとによって構
成される二次元座標データを物理アドレスに変換して前
記表示用記憶回路に与え、 イ）当該物理アドレスによって前記表示用記憶回路から
読みだした表示データを前記中央演算装置に、前記所定
範囲内のアドレスに対応するデータとして与えるか、 または、 ロ）当該物理アドレスによって前記表示用記憶回路に、
前記中央演算装置が、前記所定範囲内のアドレスに対応
するデータとして出力した表示データを書き込むことを
特徴とする表示処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275327A JPH0769780B2 (ja) | 1987-10-30 | 1987-10-30 | 表示処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275327A JPH0769780B2 (ja) | 1987-10-30 | 1987-10-30 | 表示処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116821A JPH01116821A (ja) | 1989-05-09 |
| JPH0769780B2 true JPH0769780B2 (ja) | 1995-07-31 |
Family
ID=17553912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275327A Expired - Fee Related JPH0769780B2 (ja) | 1987-10-30 | 1987-10-30 | 表示処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769780B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129473A (ja) * | 1982-01-28 | 1983-08-02 | 富士通株式会社 | メモリ制御方式 |
| JPS60126689A (ja) * | 1983-12-14 | 1985-07-06 | 株式会社アスキ− | 表示制御装置 |
| JPS6142589U (ja) * | 1984-08-24 | 1986-03-19 | ダイキン工業株式会社 | 画像メモリ用アドレス変換装置 |
-
1987
- 1987-10-30 JP JP62275327A patent/JPH0769780B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116821A (ja) | 1989-05-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |