JPS6329788A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、表示制御技術さらには表示装置の画面上に
表示される画像データを記憶するメモリへの画像データ
の書込み方式に適用して特に有効な技術に関し、例えば
ビットマツプ方式の表示システムにおける画像メモリへ
の画素データの書込みを行なうＣＲＴコントローラに利
用して有効な技術に関する。

［従来技術］ 本発明に先立って本発明者らは、円や塗りつぶし、コピ
ーなどの描画処理を一つのコマンドで行なったり、描画
点のアドレスをＸ−Ｙ座標で指定できるなど、従来のＣ
ＲＴコントローラに比べて高機能のＣＲＴコントローラ
ＨＤ６３４８４を開発した。ＣＲＴコントローラＨＤ６
３４８４はビットマツプ方式の表示システムを構成する
ことができる。

第３図には、ｃ株〕日立制作所製ＣＲＴコントローラＨ
Ｄ６３４８４を用いたビットマツプ方式のグラフィック
表示システムにおけるフレームバッファと呼ばれる画像
メモリのアドレス空間でのデータ配列の一例を示す、す
なわち、このＣＲＴコントローラでは、カラー・グラフ
ィックまたは多階調グラフィックを効率良く処理できる
ように、メモリの１ワード内に複数の画素をパックする
独特のビット構成が採用されている。１画素に何ビット
を割り当てるかは、プログラムにより選択できる。第３
図には、１画素に４ビツトを割り当てて１画素を１６色
（１６階！５１）で表示させる場合のデータ配列が示さ
れている。この機能によって、カラーや多階調表示の場
合にも複数のビットで表現される画素データを同時処理
できるため、モノクロームの場合と同一の描画速度とな
るという利点がある。

ここで、フレーム・バッファは１画素単位でアクセスさ
れる。１画素の描画処理は、指定画素データを読み出し
、特定の画素データを更新してから再び元のアドレスに
書き込むことによって行なう。

［発明が解決しようとする問題点コ 従って、連続して４画素のデータの描画を行なう場合、
第４図に示すように１画素の描画に２メモリサイクル、
従って全部で８メモリサイクル要してしまい、描画速度
の高速化を充分に図ることが困難であった。

つまり、ＣＲＴコントローラ内における描画アドレスや
描画データの演算速度は、メモリ（フレーム・バッファ
）のアクセス時間に比べてかなり高速であるため、描画
速度の高速化においては、メモリのアクセス時間がネッ
クとなっていた。

なお、上記ＣＲＴコントローラＨＤ６３４８４の概略に
ついては、日経マグロウヒル社発行「日経エレクトロニ
クスＪ　１９８４年５月２１日号、Ｎｏ、３４３、第２
２２頁〜２５４頁に記載されている。

［発明の目的］ この発明の目的は、ビットマツプ方式の表示システムに
おいて、画像データを画素単位で記憶する画像メモリに
対する画像データの描画処理速度を高速化できるような
表示制御技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ビットマツプ方式の表示システムにおいて、
画像メモリ内の画像データの１ワード（１６ビツト）に
対し複数個の画素の情報を含ませるようにした場合、実
際の描画に際しては描画画素が連続していることが多い
ため、同一描画物理アドレス（同一ワード）内に描画対
象となる画素が複数個含まれている確率が非常に高いこ
とに着目し、フレーム・バッファへの描画機能を有する
描画制御部に、先行アドレスを演算する演算部と、これ
によって演算された先行アドレスを記憶するアドレス記
憶部および対応する描画データを記憶するデータ記憶部
と、先行アドレスとその描画データに対応して処理状態
等を示す制御ビットからなる制御情報記憶部とを設け、
描画処理アドレスを演算してフレーム・バッファへの描
画データの書込みを行なう前に、先行アドレスの演算を
行ない、そのアドレスに対応するフレームバッファ内の
データを読み込み、かつその結果を保持しておくように
して、同一物理アドレス（１ワード）内の複数の画素デ
ータに対する演算結果を一括してフレーム・バッファへ
書き込めるようにし、これによって、一連の描画処理の
際のフレーム・バッファのアクセス回数を減らし、全体
としての描画処理速度を高速化できるようにするもので
ある。

［実施例］ 第１図は、本発明が適用されるグラフィック表示システ
ムの構成例を示す。

このシステムは、マイクロプロセッサ（以下ＭＰＵと称
する）１と、システムプログラムが格納されたＲＯＭ　
（読出し専用記憶装置）やＭＰＵがはたらくときのワー
クエリアとなるＲＡＭ　（随時読出し書込み可能な記憶
装置）等からなるメインメモリ２、ＣＲＴ表示装置１１
に表示される表示画像データを画素対応で記憶する画像
メモリとしてのフレーム・バッファ３、ＭＰＵ１からの
指令に基づいてフレーム・バッファ３に表示画像データ
の書込みを行なう描画プロセッサ４、フレーム・バッフ
ァ３内の表示画像データの読出しを行なうＣＲＴコント
ローラ５、フレーム・バッファ４内から読み出された表
示画像データに基づいてビデオ信号を形成し出力する並
−直列変換器６およびビデオ信号のカラー化やスクロー
ル機能等を実現するビデオ制御回路７などから構成され
ている。

なお、８ａ、８ｂはそれぞれシステムのアドレスバス、
データバスである。

特に制限されないが、この実施例では描画プロセッサ４
から出力される描画アドレスはラッチ回路９にラッチさ
れてフレーム・バッファ３に供給される。また、フレー
ム・バッファ３に書き込まれる描画データあるいは読み
出された描画データのやりとりは、バスドライバ１０を
介して行なわれる。なお、描画データとは描画の対象と
なるデータをいう、描画とは、フレームバッファ等の画
像メモリ上のデータを操作することをいう。これに対し
、表示とは１画像メモリ上のデータを単に読み出してＣ
ＲＴ上に表示することをいう、さらに、こめ実施例では
切換回路（スイッチ）１２を介してフレーム・バッファ
３がシステムバス（８ａ、８ｂ）に接続され、ＭＰＵ１
が直接フレーム・バッファ３をアクセスして描画を行な
うこともできるようにされている。

上記描画プロセッサ４は、所定の描画アルゴリズムに従
って、描画アドレスや描画データの演算を行ない、ＭＰ
ＵＩから供給されるコマンドに応じた描画処理を実行す
る機能を有している。

そして、この実施例では描画プロセッサ４が、次に説明
するような描画アドレスの先行処理機能を有するように
されている。

第２図には、この描画アドレス先行処理機能を実現する
ハード構成の一実施例が示されている。

処理アドレス演算部２１は、描画しようとする画素に対
応したフレーム・バッファ上の物理アドレスを演算する
。先行アドレス演算部２２は処理アドレス演算部２１に
おいて描画物理アドレスを演算する前に、これから描画
が行なわれようとする画素に対応した物理アドレスの演
算を行なう。

描画処理では連続した線や面の描画を行なうことが多い
、つまり描画アドレスが連続していることが多いので、
予め所定の描画アルゴリズムに従って先行アドレスを演
算によって容易求めることができる。

上記先行アドレス演算部２２で演算された物理アドレス
は、アドレスＲＡＭ２３に送られて空いている位置から
順番に格納される。アドレスＲＡＭ２３に対応してデー
タＲＡＭ２４と制御ＲＡＭ２５が設けられている。

データＲＡＭ２４は、アドレスＲＡＭ２３内に記憶され
た物理アドレスに対応するフレーム・バッファ内の描画
データが記憶される領域である。

制御ＲＡＭ２５は、アドレスＲＡＭ２３およびデータＲ
ＡＭ２４に関する制御情報をワード対応で記憶するもの
で、実施例ではそれぞれセット・リセット状態が表１に
示すように定義された４個の制御ビットＡＶＡＬ、ＩＲ
ＥＱ、ＩＡＣＫ、０ＲＥＱによって構成されている。

なお、アドレスＲＡＭ２３は比較機能を有するようにさ
れており、処理アドレス演算部２１から供給された描画
物理アドレスが、アドレスＲＡ　Ｍ２Ｓ内に入っている
いずれかのアドレスに一致すると、そのアドレスに対応
するデータＲＡＭ内のデータが読み出されるようになっ
ている。

外部のフレームバッファ３をアクセスする場合、アドレ
スＲＡＭ２３から読み出された物理アドレスが、ラッチ
回路２６に一旦ラッチされてから外部のフレーム・バッ
ファ３（第１図参照）へ供給される。また、データＲＡ
Ｍ２４から読み出された描画データは、セパレータ２７
によって外部のフレーム・バッファまたは描画プロセッ
サ内部の描画データ演算部２８に供給される。描画デー
タ演算部２８において演算された描画データは、データ
ＲＡＭ２４内の演算前のデータが入っていた位置に格納
されるようになっている。

上記データＲＡＭ２４には、マルチプレクサ２９を介し
て上記描画データ演算部２８で演算された描画データま
たはフレーム・バッファから読み出されたデータが選択
的に供給され、格納されるように構成されている。

次に、上記のごとく構成されたアドレスおよび描画デー
タの演算部の動作を順を追って説明する。

（１）先ず、先行アドレス演算部２２においてフレーム
・バッファとの間で描画データの入出力を必要とする描
画物理アドレスが予め算出され、得られた描画物理アド
レスがアドレスＲＡＭ２３の空いている領域に格納され
る。アドレスＲＡＭ２３への描画物理アドレスの格納が
終了したならば、対応する位置のアドレス有効ビットＡ
ＶＡＬがセットされる。また、このとき、算出された描
画物理アドレスがフレーム・バッファ内の描画位置のデ
ータの読込みを必要とするものである場合には、上記描
画物理アドレスが格納されている領域に対応する入力要
求ビットＩＲＥＱがセットされる。

（２）いづれか１つの入力要求ビットＩＲＥＱがセット
状態にされた場合には、その入力要求ビットに対応した
アドレスＲＡＭ内の領域に格納されている描画物理アド
レスが外部のフレーム・バッファに出力される。これに
よってフレーム・バッファから読み出された描画データ
は、データＲＡＭ２４内の上記描画物理アドレス格納領
域に対応した位置に格納される。描画データＲＡＭ２４
への描画データの格納が終了した時点で対応する入力完
了ビットＩＡＣＫがセットされる。なお、描画データ入
力の原因となった上記入力要求ビットＩＲＥＱは、対応
するアドレスＲＡＭ内の描画物理アドレスを出力した時
点でリセットされる。

（３）次に、処理アドレス演算部２１で描画物理アドレ
スが算出された時に、データＲＡＭ２４内に描画データ
が格納されていることが入力完了ビットによって確認さ
れると、そのデータが描画データ演算部２８へ送られる
。そして、描画データ演算部２８で所望の演算処理が施
され、その演算後の描画データはマルチプレクサ２９を
介して再びデータＲＡＭ２４内の元の位置に格納される
。

（４）フレーム・バッファのアドレス空間における同一
物理アドレス（同一ワード）内のすべての画素に対する
描画データの演算が終了するまで、上記（３）の動作を
繰り返し、それが終了した時点でその描画物理アドレス
に対応する出力要求ビット０ＲＥＱがセットされる。そ
して、この出力要求ビット０ＲＥＱがセットされている
と、ライトサイクル時に描画物理アドレスと描画データ
が外部のフレーム・バッファに出力される。これによっ
て、フレーム・バッファでは描画データの書込みがワー
ド単位で行なわれるようになる。上記描画物理アドレス
と描画データの出力が終了した時点で、出力ビット０Ｒ
ＥＱとアドレス有効ビットＡＶＡＬがリセットされる。

出力要求ビット０ＲＥＱは新たに入力要求が生じたとき
もリセットされる。

なお、上記の場合、同一ワード内のすべての画素に対す
る描画データの演算、格納が終了した後、ライトサイク
ルで出力される前に再び同じ物理アドレスに対する描画
処理が発生したならば、フレーム・バッファへの書込み
を行なわないで、上記（３）、（４）の動作を繰り返す
ようにされている。このような動作は、例えば直線の折
り返し点の描画等の際に生じる。上記（１）〜（４）の
手順に従った動作は、描画プロセッサ４に設けられた例
えばマイクロプログラム方式の制御部（図示省略）にお
いて、ＭＰＵから供給されるコマンドを解釈して対応す
るマイクロ命令を順次読み出し、これをデコードするこ
とにより形成される制御信号によって、第２図の各回路
２１〜２８を制御することで実行することができる。

上記実施例では、ＭＰＵＩと描画プロセッサ４およびＣ
ＲＴコントローラ５等によって構成されたシステムに適
用した場合について説明したが、それに限定されるもの
でない０例えば［株］日立製作所製ＨＤ６３４８４のよ
うなＡＣＲＴコントローラは、第１図の描画プロセッサ
４とＣＲＴコントローラ５の両者を内蔵し、描画機能と
表示機能を有するようにされている。従って、そＱよう
な両機能を有するＣＲＴコントローラに本発明を適用す
る場合には、コントローラ内部の描画プロセッサ部に第
２図に示されているような回路構成を適用すればよい、
なお、ＨＤ６３４８４のようなＣＲＴコントローラでは
、下地色と無関係に描画を行なう場合でも、下地色をリ
ードして置換演算を行ない、再びフレーム・バッファへ
書き込むようにされているが、本発明によれば、その場
合、リード動作を行なわずライトのみを行なうようにす
ることができる。

即ち、先行アドレスを算出した時、入力要求ビットＩＲ
ＥＱをセットせず、入力完了ビットＩＡＣＫをセットす
ることでフレームバッファからのリード動作を行なわず
にライト動作を開始することができる。

［効果コ フレーム・バッファへの描画機能を有する描画制御部に
、先行アドレスを演算する演算部と、これによって演算
された先行アドレスを記憶するアドレス記憶部および対
応する描画データを記憶するデータ記憶部と、先行アド
レスとその描画データに対応して処理状態等を示す制御
ビットからなる制御情報記憶部とを設け、描画処理アド
レスを演算してフレーム・バッファへの描画データの書
込みを行なう前に、先行アドレスを演算し、その描画デ
ータの入力を行ないかつその結果を保持しておくように
したので、同一物理アドレス内の複数の画素データに対
して演算を行なった後に、演算結果を一括してフレーム
・バッファへ書き込めるという作用により、一連の描画
処理の際のフレーム・バッファのアクセス回数が減少さ
れ、全体としての描画処理速度が高速化されるという効
果がある。

また、アドレスＲＡＭ／データＲＡＭを複数個持たせる
ことで、ＣＲＴ側バスが空いている期間（表示していな
い期間等）に集中的に描画のためのフレーム・バッファ
へのアクセスが行なえるため、バス効率が極めて良くな
り、かつ、描画プロセッサの動作効率も向上する。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、例えば描画データは４ビ
ツトに限定されるものでなく、８ビツト、１６ピツトで
あってもよいし、また複数の画素データを含むワードも
１６ビツトに限定されず、３２ビツトのようなロングワ
ード単位であってもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＲＴ表示装置を制
御するコントローラに適用したものについて説明したが
、この発明はそれに限定されるものでなく、液晶表示装
置を制御する液晶コントローラＬＳＩ等に利用すること
ができる。

【図面の簡単な説明】

第１図は、本発明が適用された表示システムの一実施例
を示すブロック図。 第２図は、本発明に係る描画制御部の要部の構成例を示
すブロック図、 第３図は、ビットマツプ方式の表示システムにおける画
像データを記憶する画像メモリのアドレス空間の構成例
を示す説明図、 第４図は、従来の表示システムにおける画像メモリへの
画像データの書込み方式を示すタイミングチャートであ
る。 １°°°°マイクロプロセツサ（ＭＰＵ）、２・・・・
システムメモリ、３・・・・画像メモリ、（フレーム・
バッファ）、４・・・・描画プロセッサ、５・・・・Ｃ
ＲＴコントローラ、６・・・・並−直列変換器、１１・
・・・ＣＲＴ表示装置、２１・・・・処理アドレス演算
部、２２・・・・先行アドレス演算部、２３・・・・ア
ドレス記憶部（アドレスＲＡＭ）、２４・・・・データ
記憶部（データＲＡＭ）、２５・・・・制御情報記憶部
（制御ＲＡＭ）。 第　　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、表示画面上の各画素に対応して画像データを保持す
   る画像メモリに対して、複数の画素に関する画像データ
   を含むワード単位でデータの読出し書込みを行なうよう
   にされた表示制御装置であって、描画アドレスおよび描
   画データの演算部と、上記画像メモリの描画物理アドレ
   スを複数個記憶可能なアドレス記憶部と、このアドレス
   記憶部内の各描画物理アドレスに対応した描画データを
   記憶するデータ記憶部とを備え、描画処理アドレスを演
   算して描画データの書込みを行なう前に、先行アドレス
   の演算を行ない、その描画データを読み込み、その結果
   を上記記憶部内にそれぞれ保持しておくようにされてな
   ることを特徴とする表示制御装置。 ２、上記描画データ内の複数の画素データに対する演算
   結果が一括してフレームバッファに書き込まれるように
   されてなることを特徴とする特許請求の範囲第１項記載
   の表示制御装置。 ３、上記アドレス記憶部内の各アドレス記憶領域に対応
   して、処理状態および処理要求を示す制御ビットからな
   る制御情報記憶部が設けられてなることを特徴とする特
   許請求の範囲第１項記載の表示制御装置。