JPH01116821A - 表示処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、ＭＰＵ　（中央演算処理装置）１表示制御回
路、フレームバッファメモリ（表示メモリ）および表示
装置からなるコンピュータシステムに係り、特に図形を
高速に表示するのに好適な表示処理装置に関する。

【従来の技術１　゛ 従来、表示装置上に描画を行なう（すなわち。 フレームバッファメモリをアクセスする）場合、各描画
点の２次元座標（ｘ、ｙ）からフレームバッファメモリ
の物理アドレスへの変換処理をソフトウェアで行なって
いた。これをハードウェアで実現した一例が、特開昭ａ
ｏ二１３５９８７号公報の一部に記載されている表示制
御回路である。 この表示制御回路では、ＭＰＵがフレームバッファメモ
リをアクセスする場合、まず、ＭＰＵがアクセスする２
次元座標（ｘ、ｙ）をそれぞれ、表示制御回路内のＸレ
ジスタ、Ｙレジスタにセットする。この場合、ＭＰＵは
、各々のレジスタのＩ１０アドレスをアドレスバスに供
給することにより、２次元座標（ｘ、ｙ）をそれぞれ、
データバスを経由してアクセスする０次に１表示制御回
路内のアドレス変換回路が、前記Ｘレジスタにセットさ
れた値と前記Ｙレジスタにセットされた値とを受け、こ
れらをフレームバッファメモリの物理アドレスに変換す
る。そして、表示制御回路は、この変換されたアドレス
をアクセスアドレスとしてフレームバッファメモリに供
給する。 従って、ＭＰＵは、表示制御回路に２次元座標（ｘ、ｙ
）をセットした後、ライトストローブまたはリードスト
ローブなＭＰＵインターフェイスコントローラに与える
ことによりて、データバスを経由してフレームバッファ
メモリをアクセスする。 【発明が解決しようとする問題点１ 上記従来技術は、アクセスするフレームバッファメモリ
の物理アドレスを２次元座標（ｘ　ＳｙＬから変換する
処理をハードウェア化することにより、処理の向上を図
っている。ところが、アクセスするフレームバッファメ
モリの物理アドレスをソフトウェアで変換した場合には
、そのアドレスをアドレスバスに供給すれば、データバ
スを介してフレームバッファメモリをアクセスできたの
に対し、アドレス変換回路を用いた場合には、フレーム
バッファメモリの物理アドレスに対応する２次元座標（
ｘ、ｙ）をＩ１０命令を用いて、それぞれ、表示制御回
路内のＸレジスタおよびＹレジスタに設定した後に、さ
らに、Ｉ１０命令を用い、データバスを介してフレーム
バッファメモリをアクセスする。このために、Ｉ１０ア
クセスに関しては、処理数が増えるという問題があった
。 本発明の目的は、効率的なアクセスを行なうことにより
、フレームバッファメモリのアクセスの高速化を図るこ
とにある。 Ｌ問題点を解決するための手段Ｊ 上記目的を達成するために、本願第１発明は、表示処理
を行なう中央演算処理装置と、表示データの書込読出が
行なえる表示記憶回路と、該表示記憶回路に記憶された
データを表示する表示装置とを有する表示処理装置にお
いて、 上記中央演算処理装置から２次元座標データを受け、該
２次元座標を上記表示記憶回路の物理アドレスに変換す
る表示制御回路を備え、該表示制御回路は上記２次元座
標データを上記中央演算処理装置のアドレスバスな介し
て受けるようにしたものである。 上記表示制御回路は、例えば、上記アドレスバスから受
けた上記２次元座標（ｘ座標およびｙ座標）を保持する
レジスタと、該レジスタの内容を基に上記物理アドレス
を算出する演算回路とにより構成することがてきる。 また、上記表示制御回路は、好ましくは、上記アドレス
バスから特定のビットパターンとともに上記２次元座標
データを受けて、上記レジスタの保持動作を行なう。 本願第２発明は、表示処理を行なう中央演算処理装置と
、表示データの書込読出が行なえる表示記憶回路と、該
表示記憶回路に記憶されたデータを表示する表示装置と
を有する表示処理装置において、 上記中央演算処理装置から２次元座標データを受け、該
２次元座標を上記表示記憶回路の物理アドレスに変換す
る表示制御回路を備え、該表示制御回路は、基準点の上
記２次元座標データを保持するレジスタと、上記基準点
からの２次元相対座標データを保持するレジスタとを有
することを特徴とするものである。 上記表示制御回路は、好ましくは、上記中央演算処理装
置のアドレスバスを介して上記２次元相対座標を受ける
。 上記表示制御回路は、さらに、例えば上記レジスタの内
容を基に上記物理アドレスを算出する演算回路を有する
。 【作用】 本願第１発明によれば１表示制御回路は中央演算処理装
置から、そのアドレスバスを介して２次元座標データを
受け、２これに基づいて表示メモリ回路の物理アドレス
を求めるようにしたので、表示記憶回路アクセスに必要
な手順を簡略化することができる。例えば、従来、デー
タを書込む場合、−旦、データバスに２次元座標データ
を出力してこれに基づき物理アドレスを算出し、再度、
データバスに書込データを載せる必要があったが、本発
明では、データバスが空いているのて、２次元座標デー
タの出力とともに書込データを出力することができる。 本願第２発明によれば、２次元座標データを上位と下位
とに分割して扱うので、上位データが変化しない範囲で
は、下位のデータについてのみ交信処理を行なえばよい
。したがって、中央演算処理装置での処理が効率よく行
なえる。また、仮想的にアドレス空間が大きくなる。 つぎに、本願第１発明と第２発明の双方を採用した場合
の作用を簡単に述べる。 ＭＰＵは、フレームバッファメモリのアクセスするアド
レスに対応する２次元座標（ｘ、ｙ）をプログラムに従
って、基準点（ｘ、ｙ）と相対座標（△Ｘ、Δｙ）に分
ける。 まず、上記基準点（ｘ、Ｙ）を各々プログラムに従って
、前記Ｘレジスタと前記Ｙレジスタに順番に設定する０
次に、上記相対座標（ΔＸ、△ｙ）をアドレスバスに供
給する。この時、アドレスバスに供給する値には、上記
相対座標（△Ｘ。 △ｙ）を示す以外のビットに、特定の値（ビットパター
ン）を割当てる。 表示制御回路は、上記特定のビットパターンを割付けら
れた値が、アドレスバスから供給されると、特定のビッ
トパターン以外のデータをΔＸレジスタとΔｙレジスタ
に設定し、これをフレームバッファメモリの物理アドレ
スに変換し、アクセスアドレスとして、フレームバッフ
ァメモリに供給する。 従って、ＭＰＵは、上記相対座標（ΔＸ。 △ｙ）をアドレスバスに供給した後に、リード／ライト
制御信号を表示制御回路に与えることにより、データバ
スを介してフレームバッファメモリをアクセスできる。 以降、ＭＰＵは、上記相対座標（ΔＸ、Δｙ）を更新し
、各々の値を前記ΔＸレジスタと前記Δｙレジスタに設
定することを繰返すことにより、順次フレームバッファ
メモリをアクセスできる。 ［実施例］ 以下１本発明の一実施例を図面により説明する。 第１図は、本発明による表示処理装置の構成を示す概略
図である０表示処理装置は、ＭＰＵＩ。 メインメモリ２、表示制御回路５、フレームバッファメ
モリ（表示記憶回路）６、表示装置７からなる。メイン
メモリ２は、データバス３およびアドレスバス４を介し
てＭＰＵ　１に接続される。表示制御回路５はアドレス
バス４に接続される。ＭＰＵＩは表示制御回路５を介し
てフレームバッファメモリ６をアクセスする。表示装置
７は表示制御回路５−の出力を受ける。表示制御回路５
は、Ｘレジスタ８、Ｙレジスタ９．△Ｘレジスタ１０、
Δｙレジスタ１１を含む。 第２図は、第１図の表示制御回路５の構成図である。た
だし、表示装置７を制御する回路は省略しである。１２
はＭＰＵ１からの制御信号を受け、表示制御回路５を制
御するＭＰＵインターフェイスコントローラ、１７はＭ
ＰＵＩからのリード／ライト制御信号、１８はフレーム
バッファメモリ６へのリード／ライト制御信号、１９は
△Ｘレジスタ１０、△ｙレジスタ１１．フレームバッフ
ァメモリ６へのイネーブル信号、３６はＸレジスタ８、
Ｙレジスタ９へのイネーブル信号、１３はフレームバッ
ファメモリ６のＸ軸方向のビット数（表示装置７の画面
の横軸方向ピクセル数）を保持する固定または、プログ
ラマブルのレジスタ、１４は乗算器、１５は加算器、１
６はフレームバッファメモリ６をアクセスした時のデー
タを保持するバッファである。その他は、第１図と同じ
である。 ここで、第３図に示すような点２０（ｘ□。 ｙＩ）と点２１（ｘ２　、３／２　）を結ぶ直線を表示
する動作手順を第４図に示す表示制御プログラムのフロ
ーチャートに沿って説明する。第６図は、レジスタの動
きを表わしている。３２〜３５は、それぞれＭＰＵ内の
８ビツトレジスタでバイト単位もしくは二つのレジスタ
を合わせてワード単位てアクセスできるものとする。 第４図において、まず、表示制御プログラムは始点の２
次元座標（ｘ□、ｙｌ）２０（各々１６ビツト）を上位
プログラムから、またはユーザ入力データとしてレジス
タ３２〜３５に入力する（ブロック２２）。そして、上
記２次元座標（ｘｌ、ｙＩ）２０を第５図に示すように
、基準点（オフセット）（ｘ、Ｙ）と相対座標（△Ｘ、
△ｙ）とで表わす。すなわち、破線の交点が基準点で、
そこからの相対座標で表現する。図中のしは、表示装置
７の横軸方向のビクセル数である。上記基準点（ｘ、Ｙ
）と相対座標（△Ｘ、Δｙ）とを各々ワード単位でアク
セスできるように、該プログラムて、レジスタを組替え
る（ブロック２３）。 次に、該プログラムに従い、ＭＰＵ１はＩ１０命令によ
り表示制御回路５内のＸレジスタ８とＹレジスタ９に基
準点（ｘ、ｙ）を設定する（ブロック２４）、ここで、
データバス３は１６ビツト、アドレスバス４は２０ビツ
トとする。 第８図に、ＭＰＵインターフェイスコントロー９部１２
の構成図を示す。Ａ”〜Ａ１９はアドレスバス４の上位
４ビツトであり、アドレスＥ＊＊＊＊（Ｈ）番地（＊は
０〜Ｆまでの数）の時、制御線３６へ、また、アドレス
Ｆ＊＊＊＊　（Ｈ）番地の時、制御線１９ヘイネ一ブル
信号を供給する（３７は３人力論理積ゲート、３８．３
９は２人力論理積ゲート、４０は否定ゲートである）。 第４図のフローチャートに戻り、アドレスバスにＥ＊＊
＊＊　（Ｈ）を供給して、ブロック２３で１ワードに組
替えたレジスタ２３およびレジスタ３５の値をデータバ
スを介して、Ｘレジスタ８およびＹレジスタ９に同時に
設定する（ブロック２４）。 さらに、表示制御プログラムに従ってＭＰＵ　ｌは、Ｉ
１０命令により、相対座標（△Ｘ、△ｙ）を表示制御回
路５内のΔＸレジスタ１０と△ｙレジスタ１１に設定し
て、フレームバッファメモリ６をアクセスする（ブロッ
ク２５．２６）。すなわち、まず、ＭＰＵＩがアドレス
バス４を介して、表示制御回路５に対し、第７図に示す
フォーマットでアドレスを供給する。このフォーマット
では、上位４ビツトは固有値＝Ｆ　（Ｈ）で以下８ビツ
トごとに、前記レジスタ３４の値と前記レジスタ３５の
値（相対座標の値）とが続いている。これを受けて４表
示制御回路５は、ＭＰＵインターフェイスコントローラ
１２で、アドレスバス４の上位４ビツトをデコードし、
制御線１９を介して、ΔＸレジスタ１０、△ｙレジスタ
１１とフレームバッファメモリ６とをイネーブルにする
。これによって、△ＸＸレジスタ８とΔｙレジスタ１１
には各々、アドレスバス４の２°〜２７ビツトと２８〜
２１５ビツトの値が設定される。次に、表示制御回路（
第２図）５内では、フレームバッファメモリ６の物理ア
ドレスＺ　（＝ｘ＋ｙＸＬ）を演算回路により求め、フ
レームバッファメモリ６ヘアクセスアドレスとして供給
する。Ｘとｙは２次元座標（ｘ、、ｙ、）そのものであ
る。すなわち、上記手順て別々に設定した基準点（ｘ、
ｙ）と相対座標（△Ｘ。 △ｙ）を表示制御回路５内では、Ｘレジスタ８および△
Ｘレジスタ１０と、Ｙレジスタ９および△ｙレジスタ１
１とに各々ワード単位で値を出力する。 Ｌはレジスタ１３に予め固定値として、または、ＭＰＵ
Ｉにより設定されたものであり、演算回路は乗算器１４
と、加算器１５とから成る。この時、ＭＰＵ１はリード
／ライト制御信号を制御線１７を介して、ＭＰＵインタ
ーフェイスコントローラ１２に与え、該コントローラ１
２がその信号を制御線１８を介して、フレームバッファ
メモリ６に与えることにより、バッファ１６を介して、
データバス３によりフレームバッファメモリ６をアクセ
スする。 以上ＭＰＵＩが相対座標（ΔＸ、△ｙ）を表示制御回路
５内に設定して、フレームバッファメモリ６をアクセス
する一連の動作は、ＭＰＵＩのＩ１０命令１回で実現し
ている。 そして、ＭＰＵ　ｌが表示制御プログラムに従い、終点
（ｘ２　＋　ｙ２　）　２１まてアクセスしたかをチエ
ツクし、アクセス完了の場合は終了する（ブロック２７
）。アクセス続行の時は、表示制御プログラムのアルゴ
リズムに従い、次のアクセス座標を求める（ΔＸ、Δｙ
をそれぞれ、インクリメント、またはデクリメントする
ニブロック２８）。ここて、更新した相対座標（ΔＸ、
Δｙ）が前記基準点（ｘ、Ｙ）で表現てきるかどうかを
チエツクする（境界判定：第５図で、破線で囲まれた１
矩形内の座標は、前記基準点で表現できる）。これは、
上記相対座標（△Ｘ、△ｙ）を更新した時に、キャリー
フラグが立っているかどうかをチエツクすることによっ
て容易に実現できる（ブロック２９）。境界オーバでな
い場合は、前記ブロック２５から再び、ｌｌ１０命令に
よってフレームバッファメモリ６をアクセスする。境界
オーバの場合は、基準点（ｘ、Ｙ）を更新しくブロック
３０）、ブロック２４から前記手順に従ってフレームバ
ッファメモリ６をアクセスする。この場合、Ｉ１０命令
は２回となるが、これは従来技術と比較しても劣らない
。 以上のようにして、フレームバッファメモリ６の物理ア
ドレスに対応する２次元座標（ｘ、ｙ）を基にＭＰＵは
、次々とフレームバッファメモリ６をアクセスてきる。 本実施例では、フレームバッファメモリ６の１ビツトを
アクセスするのに、従来ＭＰＵＩのＩ１０命令が３回必
要だったのに対し、１回（境界オーバ時のみ２回）で済
むため、アクセスのための処理速度が向上する。また、
直接描画アルゴリズムは、−船釣に２次元空間で考えら
れており、かつ、現在の座標からの変位を求める形にな
っているので、本発明のように、２次元座標でデータを
扱い変位（相対座標）のみを変更していく方法は、好適
であると言える。さらに、２次元座標を１次元アドレス
に変換する回路規模は、従来例と同等で、信号線の配線
が異なる程度で済む。 ［発明の効果Ｊ 本発明によれば、ＭＰＵがフレームバッファメモリをア
クセスする場合に、２次元座標のままで、かつ、少ない
Ｉ１０命令でアクセスできるので、ＭＰＵの処理負荷低
減、および処理が高速になる効果がある。また、２次元
座標を分割して設定するので一１仮想的にアドレス空間
が大きくなるという効果がある。さらに、アドレスバス
のみで２次元座標を設定しているので、データバスを自
由に使える（例え（ｆ、バス幅分のプレーンを持つ）と
いう効果もある。

【図面の簡単な説明】

第１図は本発明の構成図、第２図は第１図の表示制御回
路の一実施例の構成図、第３図は直線表示の一実施例、
第４図は本実施例のフローチャート、第５図は本実施例
の座標分割の概略図、第６図は本実施例におけるＭＰＵ
内と表示制御回路内のレジスタの流れ図、第７図はＭＰ
Ｕが表示制御回路内のレジスタに相対座標を設定する時
にアドレスバスに供給するデータのフォーマット、第８
図は第２図のＭＰＵインターフェイスコントローラのブ
ロック図である。 １・・・ＭＰＵ、２・・・メインメモリ、３・・・デー
タバス、４・・・アドレスバス、５・・・表示制御回路
、６・・・フレームバッファメモリ、７・・・表示装置
、８・−Ｘレジスタ、９・・・Ｙレジスタ、１０・・・
△Ｘレジスタ、１１・・・△ｙレジスタ、１２・−Ｍ　
Ｐ　Ｕインターフェイスコントローラ、　１６・・・バ
ッファ、１７、１８・・・リード／ライト制御信号、１
９．３６・・・Ｉ１０イネーブル信号、Ｌ−・・表示装
置のＸ軸方向ピクセル数。 出願人　株式会社　日　立製作所 代理人　弁理士　富　１）和　子 第１図 第２図 第３図 ２Ｈｘ＾、）シノ 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、表示処理を行なう中央演算処理装置と、表示データ
   の書込読出が行なえる表示記憶回路と、該表示記憶回路
   に記憶されたデータを表示する表示装置とを有する表示
   処理装置において、上記中央演算処理装置から２次元座
   標データを受け、該２次元座標を上記表示記憶回路の物
   理アドレスに変換する表示制御回路を備え、該表示制御
   回路は上記２次元座標データを上記中央演算処理装置の
   アドレスバスを介して受けることを特徴とする表示処理
   装置。 ２、上記表示制御回路は、上記アドレスバスから受けた
   上記２次元座標（ｘ座標およびｙ座標）を保持するレジ
   スタと、該レジスタの内容を基に上記物理アドレスを算
   出する演算回路とを有する特許請求の範囲第１項記載の
   表示処理装置。 ３、上記表示制御回路は、上記アドレスバスから特定の
   ビットパターンとともに上記２次元座標データを受けて
   、上記レジスタの保持動作を行なう特許請求の範囲第２
   項記載の表示処理装置。 ４、表示処理を行なう中央演算処理装置と、表示データ
   の書込読出が行なえる表示記憶回路と、該表示記憶回路
   に記憶されたデータを表示する表示装置とを有する表示
   処理装置において、上記中央演算処理装置から２次元座
   標データを受け、該２次元座標を上記表示記憶回路の物
   理アドレスに変換する表示制御回路を備え、該表示制御
   回路は、基準点の上記２次元座標データを保持するレジ
   スタと、上記基準点からの２次元相対座標データを保持
   するレジスタとを有することを特徴とする表示処理装置
   。 ５、上記表示制御回路は、上記中央演算処理装置のアド
   レスバスを介して上記２次元相対座標を受ける特許請求
   の範囲第４項記載の表示処理装置。 ６、上記表示制御回路は、さらに、上記レジスタの内容
   を基に上記物理アドレスを算出する演算回路を有する特
   許請求の範囲第４項記載の表示処理装置。