JPS60126689A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPS60126689A JPS60126689A JP58234334A JP23433483A JPS60126689A JP S60126689 A JPS60126689 A JP S60126689A JP 58234334 A JP58234334 A JP 58234334A JP 23433483 A JP23433483 A JP 23433483A JP S60126689 A JPS60126689 A JP S60126689A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［技術分野］
本発明は、コンピュータの表示制御装置に関゛りる。
［背■技術］
第１図に、従来のカラーグラフィックスディスプレイ装
置のブロック図を示しである。 図中、装置全体を制ｔｉｌｌ−ｔｌるＣＰｔＪ （マイ
クロプロレッザ）１がＲｕｔノられ、このｃｐｕ ｉに
は主メモリ２と表示制御回路３が接続され℃いる。主メ
モリ２はプログラムＪ３よびデータを保持づ−るもので
あり、表示制御回路３はカラーグラフィックス表示を制
御するものである。なお、７１号４はＣＲ１−表示用デ
ータを保持するＶ ＲＡＭ（ビア゛Ａメモリ）、符号５
はＣＲＴカラーディスプレイユニットである。 第２図には、第１図に示した表示制御回路３の一例をブ
ロック図で示しである。 タイミングコン１〜ローラ１１で発生したクロック信号
は、桁カウンタどラインカウンタと行カウンタどを右Ｊ
るカウンタ１２に人力される。このカウンタ１２から表
示タイミング回路１３を介して、ＣＲＴ表示用同Ｊｌｊ
信号が発生づる。一方、カウンタ１２で表示アドレスが
作られ、マル１−プレクサ１５を介して、ＶＲＡＭアド
レスどじ−Ｃ出力される。 Ｖ ＲＡ Ｍ ４からの表示アクレスのＲｅａｄｌ）ａ
ｔａは、バッファ１９を介してビデオ出力コントロール
回路２０に入力され、ＣＲＴビデＡ信号が作られる。 一方、ＣＰＵ１が、Ｖ ＲＡ Ｍ ４を７ ’） ｔ
スする場合、ＶＲＡＭ４のアドレスをＶＲＡＭアドレス
レジスタ１４にセットする。そして、ライトスト［」−
ブＷＲを、ＣＰＵインターフェイスコント１］−ラ１８
に入力すると、マルチブレクリ゛１５によって、ＣＰｔ
ＪｌによるＶ ＲＡ Ｍアドレスレジスタ１４の出力が
、ＶＲＡＭアドレスとして選択され、ＣＰＵ１からのラ
イトデータが、バッファ１６゜１７を経由してＶＲＡＭ
ｄ内に書き込まれる。 第３図は、Ｖ ＲＡ Ｍ ４の一例であり、その画面構
成は横６４０ドツト、縦２００ドツト、色情報４ビツト
〈１６色）のものを示しである。 第３図に示すＸ、Ｙ座標に基づいてＶＲＡＭＪ内のソー
ス領域のブロックデータをデスティネーション領域に転
送する動作例を考える。 ｃｐｕｉは、ソース領域の座標（Ｓｘ、Ｓｙ）に基づい
てＶＲＡＭ４の物理アドレスを算出し、表示制御ｕ路３
内のＶ ＲＡ Ｍアドレスレジスタ１４にセラ１−する
。また、ＣＰＵ１は、Ｒｅａｃｉ＝＋マントを出力し、
座標（Ｓｘ、Ｓｙ）に対応ｌるＶ ＲＡ Ｍ ４内のカ
ラーデータを読み取る。 次に、転送先であるγステイネ−ジョン領域の座標（Ｄ
Ｘ、Ｄｙ）に基づいて、Ｖ ＲＡ Ｍ ４における物理
アドレスを算出し、表示制御回路３内のＶＲＡＭアドレ
スレジスタ１４にセットする。また、ＣＰＵ１は、カラ
ーデータおよびＷｒｉＬｅコマンドを出ノｊし座標（Ｄ
Ｘ、ＤＹ）に対応するＶＲＡＭＪ内に書き込む。 イしで、上記Ｒｅａｄ／Ｗｒｉｔｅ手順を、水平方向に
関してＮＸ回、垂直方向に関してＮＹ回の合計（ＮＸＸ
ＮＹ）回を繰り返りことによって、ソース領域のブロッ
クデータをＩスディネーション領域に、やっと転送する
ことができる。 従来のパーソナルコンピュータの表示制ｔｍ１１装置は
、コンピュータの形状を小型にし、まＬ ”−＋ストを
低下さＵたいという要請に応じて、ハードウェアの鎖を
少なくするように設Ｊ１され、（の分だりラフ１−ウェ
アの負担が大きくなっている。 ［背景技術の問題点］ 上記したブロックデータ転送の例にあるように、その処
理は総てＣＰＵ１の負担となり、その転送に非常に多く
の時間を要する。 一方、通常は、ＣＰＵ１と表示制御回路３とは、互いに
独立して動作して、１３す、しかも表示制御装Ｎ３の表
示タイミングがＣＰＵ１のＶＲＡＭアクセスタイミング
Ｊこりも優先されるので、ＣＰＵ１からのＶＲＡＭ４の
アクセスに対して、持ち時間が発生し、データ転送の効
率は、極端に悪化するという問題がある。 つまり、上記従来技術においては、表示制御に際してソ
フトウェアの負担が大ぎいので、その動作実行に要する
時間が非常に長いという問題がある。また、コンピュー
タが高級になり、表示仕様が僧加づると、その動作実行
の長時間化が顕著となる。 ［発明の目的］ 本発明は、上記従来の問題点に着目してなされたもので
、表示動作の実行時間を短縮りることがぐぎるコンピュ
ータの表示制ｔｌｌ装置を提供することを目的とするも
のである。 ［発明の概要］ 上記目的を達成Ｊるために、本発明は、表示メモリのア
クセスに際しで、ラフ１−ウェアからは表示画１Ｔｉｉ
にお
置のブロック図を示しである。 図中、装置全体を制ｔｉｌｌ−ｔｌるＣＰｔＪ （マイ
クロプロレッザ）１がＲｕｔノられ、このｃｐｕ ｉに
は主メモリ２と表示制御回路３が接続され℃いる。主メ
モリ２はプログラムＪ３よびデータを保持づ−るもので
あり、表示制御回路３はカラーグラフィックス表示を制
御するものである。なお、７１号４はＣＲ１−表示用デ
ータを保持するＶ ＲＡＭ（ビア゛Ａメモリ）、符号５
はＣＲＴカラーディスプレイユニットである。 第２図には、第１図に示した表示制御回路３の一例をブ
ロック図で示しである。 タイミングコン１〜ローラ１１で発生したクロック信号
は、桁カウンタどラインカウンタと行カウンタどを右Ｊ
るカウンタ１２に人力される。このカウンタ１２から表
示タイミング回路１３を介して、ＣＲＴ表示用同Ｊｌｊ
信号が発生づる。一方、カウンタ１２で表示アドレスが
作られ、マル１−プレクサ１５を介して、ＶＲＡＭアド
レスどじ−Ｃ出力される。 Ｖ ＲＡ Ｍ ４からの表示アクレスのＲｅａｄｌ）ａ
ｔａは、バッファ１９を介してビデオ出力コントロール
回路２０に入力され、ＣＲＴビデＡ信号が作られる。 一方、ＣＰＵ１が、Ｖ ＲＡ Ｍ ４を７ ’） ｔ
スする場合、ＶＲＡＭ４のアドレスをＶＲＡＭアドレス
レジスタ１４にセットする。そして、ライトスト［」−
ブＷＲを、ＣＰＵインターフェイスコント１］−ラ１８
に入力すると、マルチブレクリ゛１５によって、ＣＰｔ
ＪｌによるＶ ＲＡ Ｍアドレスレジスタ１４の出力が
、ＶＲＡＭアドレスとして選択され、ＣＰＵ１からのラ
イトデータが、バッファ１６゜１７を経由してＶＲＡＭ
ｄ内に書き込まれる。 第３図は、Ｖ ＲＡ Ｍ ４の一例であり、その画面構
成は横６４０ドツト、縦２００ドツト、色情報４ビツト
〈１６色）のものを示しである。 第３図に示すＸ、Ｙ座標に基づいてＶＲＡＭＪ内のソー
ス領域のブロックデータをデスティネーション領域に転
送する動作例を考える。 ｃｐｕｉは、ソース領域の座標（Ｓｘ、Ｓｙ）に基づい
てＶＲＡＭ４の物理アドレスを算出し、表示制御ｕ路３
内のＶ ＲＡ Ｍアドレスレジスタ１４にセラ１−する
。また、ＣＰＵ１は、Ｒｅａｃｉ＝＋マントを出力し、
座標（Ｓｘ、Ｓｙ）に対応ｌるＶ ＲＡ Ｍ ４内のカ
ラーデータを読み取る。 次に、転送先であるγステイネ−ジョン領域の座標（Ｄ
Ｘ、Ｄｙ）に基づいて、Ｖ ＲＡ Ｍ ４における物理
アドレスを算出し、表示制御回路３内のＶＲＡＭアドレ
スレジスタ１４にセットする。また、ＣＰＵ１は、カラ
ーデータおよびＷｒｉＬｅコマンドを出ノｊし座標（Ｄ
Ｘ、ＤＹ）に対応するＶＲＡＭＪ内に書き込む。 イしで、上記Ｒｅａｄ／Ｗｒｉｔｅ手順を、水平方向に
関してＮＸ回、垂直方向に関してＮＹ回の合計（ＮＸＸ
ＮＹ）回を繰り返りことによって、ソース領域のブロッ
クデータをＩスディネーション領域に、やっと転送する
ことができる。 従来のパーソナルコンピュータの表示制ｔｍ１１装置は
、コンピュータの形状を小型にし、まＬ ”−＋ストを
低下さＵたいという要請に応じて、ハードウェアの鎖を
少なくするように設Ｊ１され、（の分だりラフ１−ウェ
アの負担が大きくなっている。 ［背景技術の問題点］ 上記したブロックデータ転送の例にあるように、その処
理は総てＣＰＵ１の負担となり、その転送に非常に多く
の時間を要する。 一方、通常は、ＣＰＵ１と表示制御回路３とは、互いに
独立して動作して、１３す、しかも表示制御装Ｎ３の表
示タイミングがＣＰＵ１のＶＲＡＭアクセスタイミング
Ｊこりも優先されるので、ＣＰＵ１からのＶＲＡＭ４の
アクセスに対して、持ち時間が発生し、データ転送の効
率は、極端に悪化するという問題がある。 つまり、上記従来技術においては、表示制御に際してソ
フトウェアの負担が大ぎいので、その動作実行に要する
時間が非常に長いという問題がある。また、コンピュー
タが高級になり、表示仕様が僧加づると、その動作実行
の長時間化が顕著となる。 ［発明の目的］ 本発明は、上記従来の問題点に着目してなされたもので
、表示動作の実行時間を短縮りることがぐぎるコンピュ
ータの表示制ｔｌｌ装置を提供することを目的とするも
のである。 ［発明の概要］ 上記目的を達成Ｊるために、本発明は、表示メモリのア
クセスに際しで、ラフ１−ウェアからは表示画１Ｔｉｉ
にお
【ノるＸ、Ｙ座標上の値を勾えるようにし、この値
をメモリの物理アドレスに変換するようにしたものであ
る。 ［発明の実施例］ 第４図は、本発明の一実施例を示すブロック図である。 この実施例が第２図に示した従来例と異なる点は、第２
図のＶＲＡＭアドレスレジスタ１４の代りに、Ｘレジス
タ３０、Ｙレジスタ３１、アドレス変換・合成回路３２
が設（）られ−Ｃいる点である。なお、表示制御回路３
Ａは、第２図の表示制御回路３に対応するものである。 ＣＰＵ１がＶＲＡＭ４をアクレスＪる場合、そのＶＲＡ
Ｍ４上の画面位置に対応し／ｊ Ｘ座標上の値がＸレジ
スタ３０にセットされ五たＹ座標上の値がＹレジスタ３
１にセットされる。 アドレス変換・合成回路３２は、Ｘレジスタ３０にセラ
ｉ〜された値と、Ｙレジスタ３１にセットされた値とを
入力し、これらをＶＲＡＭ４の物理アドレスに変換また
は合成するものであり、この変換または合成されたもの
をアクレスアドレスとしてマルチプレクサ１５に常に供
給する。 したがって、ＣＰｔＪｌは、Ｘ、Ｙ座標上の値をセット
した後、ライトストローブＷＲまたはリードストローブ
ＲＤをＣＰＵインターフェースコントローラ１８に！ｊ
えることによって、ｆ−タバスを経由してカラー情報を
アクセスすることができる。 なお、Ｘレジスタ３０およびＹレジスタ３１は、通常の
レジスタを使用することができる。 アドレス変換・合成回路３２は、開型な加算器またはビ
ットの並び変えを行なうことによって、実現することが
できる。この例を第５図に示しである。 第５図は、アドレス変換・合成回路３２として加算器を
使用した場合に、その加幹器の動作を示すものである。 まず、第５図（ａ）は、第３図に示した６４０×２００
ドツトの画面構成において、Ｘレジスタ３０の値とＹレ
ジスタ３１の値どににつて竹られるアドレスを、ＶＲＡ
Ｍ４の物理アドレスに変換する仕方について説明した図
である。つまり、Ｘレジスタのビット配列と、このＸレ
ジスタから７ピツトずらせたＹレジスタのビット配列と
、このＹレジスタから２ビツトずらせたＹレジスタのビ
ット配列とを加算Ｊる。このような３つの値を加算する
ことによって、Ｘレジスタ３０の値とＹレジスタ３１の
値とに基づいて、６／ｌＯ木Ｙ＋Ｘを実行することがで
きる（づなわち、Ｖ ＲＡ Ｍ ／ｌの物理アドレスに
変換できる。）。 次に、第５図（ｂ）（Ｃ）Ｇよ、それぞれＸ軸方向のド
ツト数が２のベキ乗の値の場合である。この場合には、
Ｘレジスタ３０の値とＹレジスタ３１の値とで作られる
アドレスを、ＶＲＡＭ４の物理アドレスに変換するため
には、Ｘレジスタ３０の上位ビットとしてＹレジスタ３
１を接続Ｊるのみでよい。 つまり、第５図（ｂ）は５１２Ｘ２００ドツトの画面構
成の揚台であり、このとぎには、Ｘレジスタ３０の８ビ
ツトの上位にＹレジスタ３１を接続しさえづ゛れば、物
理アドレスへの変換ができる。 また、第５図（ｃ）は２５６Ｘ２００ドツトの画面構成
の場合であり、このときには、Ｘレジスタ３０の下位７
ビツトの上位にＹレジスタ３１のビット配列を接続しさ
えすれば、物理アドレスへの変換ができる。 第３図に示すブロックデータの転送を実行りる場合、最
初に発生】る情報は、Ｘ、Ｙ座標上の値である。したが
って、このＸ、Ｙ座標上の値を、そのままハードウェア
に指示できれば、ＣＰ’Ｕ１としては、物理アドレスを
算出するための処理を全く省略することができる。 第３図に示した例以外の場合でも、一般的に、高級言語
から由来する表示画面のアクセスに１１３いて、最初に
発生する情報は画面上の位置であることが多く、画面上
の位置は、具体的にＸ、Ｙ座標上の値として表現される
。 したがって、このＸ、Ｙ座標を使用し【表示メモリをア
クセスすることができるのであれば、−”般的な場合で
も、ソフトウェアの負１ｕを非１ｉに軽減することにな
る。 また、近年、半導体技術の進歩によって、比較的複雑な
回路であっても、ＬＳＩ化、ゲートアレイ化等ができ、
これによる製品コストへの影響を少なくしてハードウェ
アを追加づることができる状況が整いつつある。 上記説明において、本発明に直接関係しない種々の制御
については、公知の技術にＪ：って実現できるものであ
る。たとえば、表示制御回路３Ａのタイミング、レジス
タのレット等に関しては、タイミングコン］〜ロール１
１およびＣＩ−’ Ｕインターフ１−スコツ１〜ロール
１６によつＣ実行されている。 また、上記実施例では、第３図に示すように１メモリア
ドレス４ビツト（・−１ドツ１〜、各１６色の表示色情
報）を持つ構造のメモリで説明したが、メモリ素子の構
造、メモリのアクセスタイム、ＣＰＵ１との整合性等に
よって、１メモリアドレスに８ビツト（−２ドツト、各
１６色の表示色情報、または４ドッ１−１各４色の表示
色情報）ざらに１メモリアドレス１６ビツトの構造の場
合もＸレジスタの下位ピッｈによって、ワード内の修飾
部分を指定し、Ｘレジスタの上位ビットをアドレス値と
することによって対応が可能である。 ［発明の効果］ 上記のように、本発明は、表示動作に関Ｊるソフ１へウ
ェアの処理時間のうち、その大部分をハードウェアで処
理することができるので、表示メモリアクセスを高速化
でき、また、その場合に必要なハードウェアの増加量が
比較的少ないという効果を有づる。
をメモリの物理アドレスに変換するようにしたものであ
る。 ［発明の実施例］ 第４図は、本発明の一実施例を示すブロック図である。 この実施例が第２図に示した従来例と異なる点は、第２
図のＶＲＡＭアドレスレジスタ１４の代りに、Ｘレジス
タ３０、Ｙレジスタ３１、アドレス変換・合成回路３２
が設（）られ−Ｃいる点である。なお、表示制御回路３
Ａは、第２図の表示制御回路３に対応するものである。 ＣＰＵ１がＶＲＡＭ４をアクレスＪる場合、そのＶＲＡ
Ｍ４上の画面位置に対応し／ｊ Ｘ座標上の値がＸレジ
スタ３０にセットされ五たＹ座標上の値がＹレジスタ３
１にセットされる。 アドレス変換・合成回路３２は、Ｘレジスタ３０にセラ
ｉ〜された値と、Ｙレジスタ３１にセットされた値とを
入力し、これらをＶＲＡＭ４の物理アドレスに変換また
は合成するものであり、この変換または合成されたもの
をアクレスアドレスとしてマルチプレクサ１５に常に供
給する。 したがって、ＣＰｔＪｌは、Ｘ、Ｙ座標上の値をセット
した後、ライトストローブＷＲまたはリードストローブ
ＲＤをＣＰＵインターフェースコントローラ１８に！ｊ
えることによって、ｆ−タバスを経由してカラー情報を
アクセスすることができる。 なお、Ｘレジスタ３０およびＹレジスタ３１は、通常の
レジスタを使用することができる。 アドレス変換・合成回路３２は、開型な加算器またはビ
ットの並び変えを行なうことによって、実現することが
できる。この例を第５図に示しである。 第５図は、アドレス変換・合成回路３２として加算器を
使用した場合に、その加幹器の動作を示すものである。 まず、第５図（ａ）は、第３図に示した６４０×２００
ドツトの画面構成において、Ｘレジスタ３０の値とＹレ
ジスタ３１の値どににつて竹られるアドレスを、ＶＲＡ
Ｍ４の物理アドレスに変換する仕方について説明した図
である。つまり、Ｘレジスタのビット配列と、このＸレ
ジスタから７ピツトずらせたＹレジスタのビット配列と
、このＹレジスタから２ビツトずらせたＹレジスタのビ
ット配列とを加算Ｊる。このような３つの値を加算する
ことによって、Ｘレジスタ３０の値とＹレジスタ３１の
値とに基づいて、６／ｌＯ木Ｙ＋Ｘを実行することがで
きる（づなわち、Ｖ ＲＡ Ｍ ／ｌの物理アドレスに
変換できる。）。 次に、第５図（ｂ）（Ｃ）Ｇよ、それぞれＸ軸方向のド
ツト数が２のベキ乗の値の場合である。この場合には、
Ｘレジスタ３０の値とＹレジスタ３１の値とで作られる
アドレスを、ＶＲＡＭ４の物理アドレスに変換するため
には、Ｘレジスタ３０の上位ビットとしてＹレジスタ３
１を接続Ｊるのみでよい。 つまり、第５図（ｂ）は５１２Ｘ２００ドツトの画面構
成の揚台であり、このとぎには、Ｘレジスタ３０の８ビ
ツトの上位にＹレジスタ３１を接続しさえづ゛れば、物
理アドレスへの変換ができる。 また、第５図（ｃ）は２５６Ｘ２００ドツトの画面構成
の場合であり、このときには、Ｘレジスタ３０の下位７
ビツトの上位にＹレジスタ３１のビット配列を接続しさ
えすれば、物理アドレスへの変換ができる。 第３図に示すブロックデータの転送を実行りる場合、最
初に発生】る情報は、Ｘ、Ｙ座標上の値である。したが
って、このＸ、Ｙ座標上の値を、そのままハードウェア
に指示できれば、ＣＰ’Ｕ１としては、物理アドレスを
算出するための処理を全く省略することができる。 第３図に示した例以外の場合でも、一般的に、高級言語
から由来する表示画面のアクセスに１１３いて、最初に
発生する情報は画面上の位置であることが多く、画面上
の位置は、具体的にＸ、Ｙ座標上の値として表現される
。 したがって、このＸ、Ｙ座標を使用し【表示メモリをア
クセスすることができるのであれば、−”般的な場合で
も、ソフトウェアの負１ｕを非１ｉに軽減することにな
る。 また、近年、半導体技術の進歩によって、比較的複雑な
回路であっても、ＬＳＩ化、ゲートアレイ化等ができ、
これによる製品コストへの影響を少なくしてハードウェ
アを追加づることができる状況が整いつつある。 上記説明において、本発明に直接関係しない種々の制御
については、公知の技術にＪ：って実現できるものであ
る。たとえば、表示制御回路３Ａのタイミング、レジス
タのレット等に関しては、タイミングコン］〜ロール１
１およびＣＩ−’ Ｕインターフ１−スコツ１〜ロール
１６によつＣ実行されている。 また、上記実施例では、第３図に示すように１メモリア
ドレス４ビツト（・−１ドツ１〜、各１６色の表示色情
報）を持つ構造のメモリで説明したが、メモリ素子の構
造、メモリのアクセスタイム、ＣＰＵ１との整合性等に
よって、１メモリアドレスに８ビツト（−２ドツト、各
１６色の表示色情報、または４ドッ１−１各４色の表示
色情報）ざらに１メモリアドレス１６ビツトの構造の場
合もＸレジスタの下位ピッｈによって、ワード内の修飾
部分を指定し、Ｘレジスタの上位ビットをアドレス値と
することによって対応が可能である。 ［発明の効果］ 上記のように、本発明は、表示動作に関Ｊるソフ１へウ
ェアの処理時間のうち、その大部分をハードウェアで処
理することができるので、表示メモリアクセスを高速化
でき、また、その場合に必要なハードウェアの増加量が
比較的少ないという効果を有づる。
第１図は従来の一般的なカラーディスプレイ装置を示す
ブロック図、第２図は第１図における表示制御回路を示
すブロック図、第３図は第１図にお【プるＶ ＲＡ Ｍ
の一例を示リブ１」ツク図であり、ブロックデータの転
送動作の説明図、第４図は本発明の一実施例を示Ｊブロ
ック図、第５図（よ上記実施例におけるアドレス変換・
合成回路の動作説明図である。 １・・・ＣＰＵ、２・・・主メモリ、３．３Δ・・・表
示制御回路、４・・・ＶＲＡＭ （ビデオメモリ）、１
２・・・カウンタ、１５・・・マルチプレクリ−１３０
・・・Ｘレジスタ、３１・・・Ｙレジスタ、３２・・・
アドレス変換・合成回路。 特許出願人 株式会ネｌアス：１．− 代理人弁理士 網 野 誠 同 網 野 友 東 向 用久保 新 − 第５図 ２５６オと＋Ｘ 手続補正書く方式） ％式％ ■、事件の表示 昭和閏年 符許願第２３４３３４号 ２、発明の名称 表示制御装置 ３ 補正をする者 事件との関係 符許出願人 （１：′ｌ″ｉ’５ 東京都港区南青山５丁目１１番５
号４、イ、 ユ 人 代表者 郡 司 明 部６、 補
正により増加する発明の数 ０７、補正の対象 明細書全文 ８、補正の内容 別紙の通り
ブロック図、第２図は第１図における表示制御回路を示
すブロック図、第３図は第１図にお【プるＶ ＲＡ Ｍ
の一例を示リブ１」ツク図であり、ブロックデータの転
送動作の説明図、第４図は本発明の一実施例を示Ｊブロ
ック図、第５図（よ上記実施例におけるアドレス変換・
合成回路の動作説明図である。 １・・・ＣＰＵ、２・・・主メモリ、３．３Δ・・・表
示制御回路、４・・・ＶＲＡＭ （ビデオメモリ）、１
２・・・カウンタ、１５・・・マルチプレクリ−１３０
・・・Ｘレジスタ、３１・・・Ｙレジスタ、３２・・・
アドレス変換・合成回路。 特許出願人 株式会ネｌアス：１．− 代理人弁理士 網 野 誠 同 網 野 友 東 向 用久保 新 − 第５図 ２５６オと＋Ｘ 手続補正書く方式） ％式％ ■、事件の表示 昭和閏年 符許願第２３４３３４号 ２、発明の名称 表示制御装置 ３ 補正をする者 事件との関係 符許出願人 （１：′ｌ″ｉ’５ 東京都港区南青山５丁目１１番５
号４、イ、 ユ 人 代表者 郡 司 明 部６、 補
正により増加する発明の数 ０７、補正の対象 明細書全文 ８、補正の内容 別紙の通り
Claims (1)
- 【特許請求の範囲】 表示装置におけるＸ座標上の愉を設定する手段ど； 前記表示装置にａハブるＸ座標上の伯を設定Ｊる手段ど
； 前記設定されたＸ、Ｘ座標上の値を、表示ｙモリの物理
アドレスに疫換・合成り゛る手段と；を有し、前２表示
メモリの内容を、読出し／修正書込づるためのメモリア
クセスを、前記Ｘ、Ｙ座標上で指定することを特徴とす
る表示制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234334A JPS60126689A (ja) | 1983-12-14 | 1983-12-14 | 表示制御装置 |
| DE8484115208T DE3485661D1 (de) | 1983-12-14 | 1984-12-12 | Anzeigesteuersystem. |
| EP19840115208 EP0149788B1 (en) | 1983-12-14 | 1984-12-12 | Display control system |
| CA000469995A CA1232381A (en) | 1983-12-14 | 1984-12-13 | Display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234334A JPS60126689A (ja) | 1983-12-14 | 1983-12-14 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126689A true JPS60126689A (ja) | 1985-07-06 |
Family
ID=16969364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58234334A Pending JPS60126689A (ja) | 1983-12-14 | 1983-12-14 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116821A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 表示処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154230A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Memory unit |
-
1983
- 1983-12-14 JP JP58234334A patent/JPS60126689A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154230A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116821A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 表示処理装置 |
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