JPS60126689A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPS60126689A JPS60126689A JP58234334A JP23433483A JPS60126689A JP S60126689 A JPS60126689 A JP S60126689A JP 58234334 A JP58234334 A JP 58234334A JP 23433483 A JP23433483 A JP 23433483A JP S60126689 A JPS60126689 A JP S60126689A
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- JP
- Japan
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- register
- display
- address
- vram
- memory
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[技術分野]
本発明は、コンピュータの表示制御装置に関゛りる。
[背■技術]
第1図に、従来のカラーグラフィックスディスプレイ装
置のブロック図を示しである。 図中、装置全体を制till−tlるCPtJ (マイ
クロプロレッザ)1がRutノられ、このcpu iに
は主メモリ2と表示制御回路3が接続され℃いる。主メ
モリ2はプログラムJ3よびデータを保持づ−るもので
あり、表示制御回路3はカラーグラフィックス表示を制
御するものである。なお、71号4はCR1−表示用デ
ータを保持するV RAM(ビア゛Aメモリ)、符号5
はCRTカラーディスプレイユニットである。 第2図には、第1図に示した表示制御回路3の一例をブ
ロック図で示しである。 タイミングコン1〜ローラ11で発生したクロック信号
は、桁カウンタどラインカウンタと行カウンタどを右J
るカウンタ12に人力される。このカウンタ12から表
示タイミング回路13を介して、CRT表示用同Jlj
信号が発生づる。一方、カウンタ12で表示アドレスが
作られ、マル1−プレクサ15を介して、VRAMアド
レスどじ−C出力される。 V RA M 4からの表示アクレスのReadl)a
taは、バッファ19を介してビデオ出力コントロール
回路20に入力され、CRTビデA信号が作られる。 一方、CPU1が、V RA M 4を7 ’) t
スする場合、VRAM4のアドレスをVRAMアドレス
レジスタ14にセットする。そして、ライトスト[」−
ブWRを、CPUインターフェイスコント1]−ラ18
に入力すると、マルチブレクリ゛15によって、CPt
JlによるV RA Mアドレスレジスタ14の出力が
、VRAMアドレスとして選択され、CPU1からのラ
イトデータが、バッファ16゜17を経由してVRAM
d内に書き込まれる。 第3図は、V RA M 4の一例であり、その画面構
成は横640ドツト、縦200ドツト、色情報4ビツト
〈16色)のものを示しである。 第3図に示すX、Y座標に基づいてVRAMJ内のソー
ス領域のブロックデータをデスティネーション領域に転
送する動作例を考える。 cpuiは、ソース領域の座標(Sx、Sy)に基づい
てVRAM4の物理アドレスを算出し、表示制御u路3
内のV RA Mアドレスレジスタ14にセラ1−する
。また、CPU1は、Reaci=+マントを出力し、
座標(Sx、Sy)に対応lるV RA M 4内のカ
ラーデータを読み取る。 次に、転送先であるγステイネ−ジョン領域の座標(D
X、Dy)に基づいて、V RA M 4における物理
アドレスを算出し、表示制御回路3内のVRAMアドレ
スレジスタ14にセットする。また、CPU1は、カラ
ーデータおよびWriLeコマンドを出ノjし座標(D
X、DY)に対応するVRAMJ内に書き込む。 イしで、上記Read/Write手順を、水平方向に
関してNX回、垂直方向に関してNY回の合計(NXX
NY)回を繰り返りことによって、ソース領域のブロッ
クデータをIスディネーション領域に、やっと転送する
ことができる。 従来のパーソナルコンピュータの表示制tm11装置は
、コンピュータの形状を小型にし、まL ”−+ストを
低下さUたいという要請に応じて、ハードウェアの鎖を
少なくするように設J1され、(の分だりラフ1−ウェ
アの負担が大きくなっている。 [背景技術の問題点] 上記したブロックデータ転送の例にあるように、その処
理は総てCPU1の負担となり、その転送に非常に多く
の時間を要する。 一方、通常は、CPU1と表示制御回路3とは、互いに
独立して動作して、13す、しかも表示制御装N3の表
示タイミングがCPU1のVRAMアクセスタイミング
Jこりも優先されるので、CPU1からのVRAM4の
アクセスに対して、持ち時間が発生し、データ転送の効
率は、極端に悪化するという問題がある。 つまり、上記従来技術においては、表示制御に際してソ
フトウェアの負担が大ぎいので、その動作実行に要する
時間が非常に長いという問題がある。また、コンピュー
タが高級になり、表示仕様が僧加づると、その動作実行
の長時間化が顕著となる。 [発明の目的] 本発明は、上記従来の問題点に着目してなされたもので
、表示動作の実行時間を短縮りることがぐぎるコンピュ
ータの表示制tll装置を提供することを目的とするも
のである。 [発明の概要] 上記目的を達成Jるために、本発明は、表示メモリのア
クセスに際しで、ラフ1−ウェアからは表示画1Tii
にお
置のブロック図を示しである。 図中、装置全体を制till−tlるCPtJ (マイ
クロプロレッザ)1がRutノられ、このcpu iに
は主メモリ2と表示制御回路3が接続され℃いる。主メ
モリ2はプログラムJ3よびデータを保持づ−るもので
あり、表示制御回路3はカラーグラフィックス表示を制
御するものである。なお、71号4はCR1−表示用デ
ータを保持するV RAM(ビア゛Aメモリ)、符号5
はCRTカラーディスプレイユニットである。 第2図には、第1図に示した表示制御回路3の一例をブ
ロック図で示しである。 タイミングコン1〜ローラ11で発生したクロック信号
は、桁カウンタどラインカウンタと行カウンタどを右J
るカウンタ12に人力される。このカウンタ12から表
示タイミング回路13を介して、CRT表示用同Jlj
信号が発生づる。一方、カウンタ12で表示アドレスが
作られ、マル1−プレクサ15を介して、VRAMアド
レスどじ−C出力される。 V RA M 4からの表示アクレスのReadl)a
taは、バッファ19を介してビデオ出力コントロール
回路20に入力され、CRTビデA信号が作られる。 一方、CPU1が、V RA M 4を7 ’) t
スする場合、VRAM4のアドレスをVRAMアドレス
レジスタ14にセットする。そして、ライトスト[」−
ブWRを、CPUインターフェイスコント1]−ラ18
に入力すると、マルチブレクリ゛15によって、CPt
JlによるV RA Mアドレスレジスタ14の出力が
、VRAMアドレスとして選択され、CPU1からのラ
イトデータが、バッファ16゜17を経由してVRAM
d内に書き込まれる。 第3図は、V RA M 4の一例であり、その画面構
成は横640ドツト、縦200ドツト、色情報4ビツト
〈16色)のものを示しである。 第3図に示すX、Y座標に基づいてVRAMJ内のソー
ス領域のブロックデータをデスティネーション領域に転
送する動作例を考える。 cpuiは、ソース領域の座標(Sx、Sy)に基づい
てVRAM4の物理アドレスを算出し、表示制御u路3
内のV RA Mアドレスレジスタ14にセラ1−する
。また、CPU1は、Reaci=+マントを出力し、
座標(Sx、Sy)に対応lるV RA M 4内のカ
ラーデータを読み取る。 次に、転送先であるγステイネ−ジョン領域の座標(D
X、Dy)に基づいて、V RA M 4における物理
アドレスを算出し、表示制御回路3内のVRAMアドレ
スレジスタ14にセットする。また、CPU1は、カラ
ーデータおよびWriLeコマンドを出ノjし座標(D
X、DY)に対応するVRAMJ内に書き込む。 イしで、上記Read/Write手順を、水平方向に
関してNX回、垂直方向に関してNY回の合計(NXX
NY)回を繰り返りことによって、ソース領域のブロッ
クデータをIスディネーション領域に、やっと転送する
ことができる。 従来のパーソナルコンピュータの表示制tm11装置は
、コンピュータの形状を小型にし、まL ”−+ストを
低下さUたいという要請に応じて、ハードウェアの鎖を
少なくするように設J1され、(の分だりラフ1−ウェ
アの負担が大きくなっている。 [背景技術の問題点] 上記したブロックデータ転送の例にあるように、その処
理は総てCPU1の負担となり、その転送に非常に多く
の時間を要する。 一方、通常は、CPU1と表示制御回路3とは、互いに
独立して動作して、13す、しかも表示制御装N3の表
示タイミングがCPU1のVRAMアクセスタイミング
Jこりも優先されるので、CPU1からのVRAM4の
アクセスに対して、持ち時間が発生し、データ転送の効
率は、極端に悪化するという問題がある。 つまり、上記従来技術においては、表示制御に際してソ
フトウェアの負担が大ぎいので、その動作実行に要する
時間が非常に長いという問題がある。また、コンピュー
タが高級になり、表示仕様が僧加づると、その動作実行
の長時間化が顕著となる。 [発明の目的] 本発明は、上記従来の問題点に着目してなされたもので
、表示動作の実行時間を短縮りることがぐぎるコンピュ
ータの表示制tll装置を提供することを目的とするも
のである。 [発明の概要] 上記目的を達成Jるために、本発明は、表示メモリのア
クセスに際しで、ラフ1−ウェアからは表示画1Tii
にお
【ノるX、Y座標上の値を勾えるようにし、この値
をメモリの物理アドレスに変換するようにしたものであ
る。 [発明の実施例] 第4図は、本発明の一実施例を示すブロック図である。 この実施例が第2図に示した従来例と異なる点は、第2
図のVRAMアドレスレジスタ14の代りに、Xレジス
タ30、Yレジスタ31、アドレス変換・合成回路32
が設()られ−Cいる点である。なお、表示制御回路3
Aは、第2図の表示制御回路3に対応するものである。 CPU1がVRAM4をアクレスJる場合、そのVRA
M4上の画面位置に対応し/j X座標上の値がXレジ
スタ30にセットされ五たY座標上の値がYレジスタ3
1にセットされる。 アドレス変換・合成回路32は、Xレジスタ30にセラ
i〜された値と、Yレジスタ31にセットされた値とを
入力し、これらをVRAM4の物理アドレスに変換また
は合成するものであり、この変換または合成されたもの
をアクレスアドレスとしてマルチプレクサ15に常に供
給する。 したがって、CPtJlは、X、Y座標上の値をセット
した後、ライトストローブWRまたはリードストローブ
RDをCPUインターフェースコントローラ18に!j
えることによって、f−タバスを経由してカラー情報を
アクセスすることができる。 なお、Xレジスタ30およびYレジスタ31は、通常の
レジスタを使用することができる。 アドレス変換・合成回路32は、開型な加算器またはビ
ットの並び変えを行なうことによって、実現することが
できる。この例を第5図に示しである。 第5図は、アドレス変換・合成回路32として加算器を
使用した場合に、その加幹器の動作を示すものである。 まず、第5図(a)は、第3図に示した640×200
ドツトの画面構成において、Xレジスタ30の値とYレ
ジスタ31の値どににつて竹られるアドレスを、VRA
M4の物理アドレスに変換する仕方について説明した図
である。つまり、Xレジスタのビット配列と、このXレ
ジスタから7ピツトずらせたYレジスタのビット配列と
、このYレジスタから2ビツトずらせたYレジスタのビ
ット配列とを加算Jる。このような3つの値を加算する
ことによって、Xレジスタ30の値とYレジスタ31の
値とに基づいて、6/lO木Y+Xを実行することがで
きる(づなわち、V RA M /lの物理アドレスに
変換できる。)。 次に、第5図(b)(C)Gよ、それぞれX軸方向のド
ツト数が2のベキ乗の値の場合である。この場合には、
Xレジスタ30の値とYレジスタ31の値とで作られる
アドレスを、VRAM4の物理アドレスに変換するため
には、Xレジスタ30の上位ビットとしてYレジスタ3
1を接続Jるのみでよい。 つまり、第5図(b)は512X200ドツトの画面構
成の揚台であり、このとぎには、Xレジスタ30の8ビ
ツトの上位にYレジスタ31を接続しさえづ゛れば、物
理アドレスへの変換ができる。 また、第5図(c)は256X200ドツトの画面構成
の場合であり、このときには、Xレジスタ30の下位7
ビツトの上位にYレジスタ31のビット配列を接続しさ
えすれば、物理アドレスへの変換ができる。 第3図に示すブロックデータの転送を実行りる場合、最
初に発生】る情報は、X、Y座標上の値である。したが
って、このX、Y座標上の値を、そのままハードウェア
に指示できれば、CP’U1としては、物理アドレスを
算出するための処理を全く省略することができる。 第3図に示した例以外の場合でも、一般的に、高級言語
から由来する表示画面のアクセスに113いて、最初に
発生する情報は画面上の位置であることが多く、画面上
の位置は、具体的にX、Y座標上の値として表現される
。 したがって、このX、Y座標を使用し【表示メモリをア
クセスすることができるのであれば、−”般的な場合で
も、ソフトウェアの負1uを非1iに軽減することにな
る。 また、近年、半導体技術の進歩によって、比較的複雑な
回路であっても、LSI化、ゲートアレイ化等ができ、
これによる製品コストへの影響を少なくしてハードウェ
アを追加づることができる状況が整いつつある。 上記説明において、本発明に直接関係しない種々の制御
については、公知の技術にJ:って実現できるものであ
る。たとえば、表示制御回路3Aのタイミング、レジス
タのレット等に関しては、タイミングコン]〜ロール1
1およびCI−’ Uインターフ1−スコツ1〜ロール
16によつC実行されている。 また、上記実施例では、第3図に示すように1メモリア
ドレス4ビツト(・−1ドツ1〜、各16色の表示色情
報)を持つ構造のメモリで説明したが、メモリ素子の構
造、メモリのアクセスタイム、CPU1との整合性等に
よって、1メモリアドレスに8ビツト(−2ドツト、各
16色の表示色情報、または4ドッ1−1各4色の表示
色情報)ざらに1メモリアドレス16ビツトの構造の場
合もXレジスタの下位ピッhによって、ワード内の修飾
部分を指定し、Xレジスタの上位ビットをアドレス値と
することによって対応が可能である。 [発明の効果] 上記のように、本発明は、表示動作に関Jるソフ1へウ
ェアの処理時間のうち、その大部分をハードウェアで処
理することができるので、表示メモリアクセスを高速化
でき、また、その場合に必要なハードウェアの増加量が
比較的少ないという効果を有づる。
をメモリの物理アドレスに変換するようにしたものであ
る。 [発明の実施例] 第4図は、本発明の一実施例を示すブロック図である。 この実施例が第2図に示した従来例と異なる点は、第2
図のVRAMアドレスレジスタ14の代りに、Xレジス
タ30、Yレジスタ31、アドレス変換・合成回路32
が設()られ−Cいる点である。なお、表示制御回路3
Aは、第2図の表示制御回路3に対応するものである。 CPU1がVRAM4をアクレスJる場合、そのVRA
M4上の画面位置に対応し/j X座標上の値がXレジ
スタ30にセットされ五たY座標上の値がYレジスタ3
1にセットされる。 アドレス変換・合成回路32は、Xレジスタ30にセラ
i〜された値と、Yレジスタ31にセットされた値とを
入力し、これらをVRAM4の物理アドレスに変換また
は合成するものであり、この変換または合成されたもの
をアクレスアドレスとしてマルチプレクサ15に常に供
給する。 したがって、CPtJlは、X、Y座標上の値をセット
した後、ライトストローブWRまたはリードストローブ
RDをCPUインターフェースコントローラ18に!j
えることによって、f−タバスを経由してカラー情報を
アクセスすることができる。 なお、Xレジスタ30およびYレジスタ31は、通常の
レジスタを使用することができる。 アドレス変換・合成回路32は、開型な加算器またはビ
ットの並び変えを行なうことによって、実現することが
できる。この例を第5図に示しである。 第5図は、アドレス変換・合成回路32として加算器を
使用した場合に、その加幹器の動作を示すものである。 まず、第5図(a)は、第3図に示した640×200
ドツトの画面構成において、Xレジスタ30の値とYレ
ジスタ31の値どににつて竹られるアドレスを、VRA
M4の物理アドレスに変換する仕方について説明した図
である。つまり、Xレジスタのビット配列と、このXレ
ジスタから7ピツトずらせたYレジスタのビット配列と
、このYレジスタから2ビツトずらせたYレジスタのビ
ット配列とを加算Jる。このような3つの値を加算する
ことによって、Xレジスタ30の値とYレジスタ31の
値とに基づいて、6/lO木Y+Xを実行することがで
きる(づなわち、V RA M /lの物理アドレスに
変換できる。)。 次に、第5図(b)(C)Gよ、それぞれX軸方向のド
ツト数が2のベキ乗の値の場合である。この場合には、
Xレジスタ30の値とYレジスタ31の値とで作られる
アドレスを、VRAM4の物理アドレスに変換するため
には、Xレジスタ30の上位ビットとしてYレジスタ3
1を接続Jるのみでよい。 つまり、第5図(b)は512X200ドツトの画面構
成の揚台であり、このとぎには、Xレジスタ30の8ビ
ツトの上位にYレジスタ31を接続しさえづ゛れば、物
理アドレスへの変換ができる。 また、第5図(c)は256X200ドツトの画面構成
の場合であり、このときには、Xレジスタ30の下位7
ビツトの上位にYレジスタ31のビット配列を接続しさ
えすれば、物理アドレスへの変換ができる。 第3図に示すブロックデータの転送を実行りる場合、最
初に発生】る情報は、X、Y座標上の値である。したが
って、このX、Y座標上の値を、そのままハードウェア
に指示できれば、CP’U1としては、物理アドレスを
算出するための処理を全く省略することができる。 第3図に示した例以外の場合でも、一般的に、高級言語
から由来する表示画面のアクセスに113いて、最初に
発生する情報は画面上の位置であることが多く、画面上
の位置は、具体的にX、Y座標上の値として表現される
。 したがって、このX、Y座標を使用し【表示メモリをア
クセスすることができるのであれば、−”般的な場合で
も、ソフトウェアの負1uを非1iに軽減することにな
る。 また、近年、半導体技術の進歩によって、比較的複雑な
回路であっても、LSI化、ゲートアレイ化等ができ、
これによる製品コストへの影響を少なくしてハードウェ
アを追加づることができる状況が整いつつある。 上記説明において、本発明に直接関係しない種々の制御
については、公知の技術にJ:って実現できるものであ
る。たとえば、表示制御回路3Aのタイミング、レジス
タのレット等に関しては、タイミングコン]〜ロール1
1およびCI−’ Uインターフ1−スコツ1〜ロール
16によつC実行されている。 また、上記実施例では、第3図に示すように1メモリア
ドレス4ビツト(・−1ドツ1〜、各16色の表示色情
報)を持つ構造のメモリで説明したが、メモリ素子の構
造、メモリのアクセスタイム、CPU1との整合性等に
よって、1メモリアドレスに8ビツト(−2ドツト、各
16色の表示色情報、または4ドッ1−1各4色の表示
色情報)ざらに1メモリアドレス16ビツトの構造の場
合もXレジスタの下位ピッhによって、ワード内の修飾
部分を指定し、Xレジスタの上位ビットをアドレス値と
することによって対応が可能である。 [発明の効果] 上記のように、本発明は、表示動作に関Jるソフ1へウ
ェアの処理時間のうち、その大部分をハードウェアで処
理することができるので、表示メモリアクセスを高速化
でき、また、その場合に必要なハードウェアの増加量が
比較的少ないという効果を有づる。
第1図は従来の一般的なカラーディスプレイ装置を示す
ブロック図、第2図は第1図における表示制御回路を示
すブロック図、第3図は第1図にお【プるV RA M
の一例を示リブ1」ツク図であり、ブロックデータの転
送動作の説明図、第4図は本発明の一実施例を示Jブロ
ック図、第5図(よ上記実施例におけるアドレス変換・
合成回路の動作説明図である。 1・・・CPU、2・・・主メモリ、3.3Δ・・・表
示制御回路、4・・・VRAM (ビデオメモリ)、1
2・・・カウンタ、15・・・マルチプレクリ−130
・・・Xレジスタ、31・・・Yレジスタ、32・・・
アドレス変換・合成回路。 特許出願人 株式会ネlアス:1.− 代理人弁理士 網 野 誠 同 網 野 友 東 向 用久保 新 − 第5図 256オと+X 手続補正書く方式) %式% ■、事件の表示 昭和閏年 符許願第234334号 2、発明の名称 表示制御装置 3 補正をする者 事件との関係 符許出願人 (1:′l″i’5 東京都港区南青山5丁目11番5
号4、イ、 ユ 人 代表者 郡 司 明 部6、 補
正により増加する発明の数 07、補正の対象 明細書全文 8、補正の内容 別紙の通り
ブロック図、第2図は第1図における表示制御回路を示
すブロック図、第3図は第1図にお【プるV RA M
の一例を示リブ1」ツク図であり、ブロックデータの転
送動作の説明図、第4図は本発明の一実施例を示Jブロ
ック図、第5図(よ上記実施例におけるアドレス変換・
合成回路の動作説明図である。 1・・・CPU、2・・・主メモリ、3.3Δ・・・表
示制御回路、4・・・VRAM (ビデオメモリ)、1
2・・・カウンタ、15・・・マルチプレクリ−130
・・・Xレジスタ、31・・・Yレジスタ、32・・・
アドレス変換・合成回路。 特許出願人 株式会ネlアス:1.− 代理人弁理士 網 野 誠 同 網 野 友 東 向 用久保 新 − 第5図 256オと+X 手続補正書く方式) %式% ■、事件の表示 昭和閏年 符許願第234334号 2、発明の名称 表示制御装置 3 補正をする者 事件との関係 符許出願人 (1:′l″i’5 東京都港区南青山5丁目11番5
号4、イ、 ユ 人 代表者 郡 司 明 部6、 補
正により増加する発明の数 07、補正の対象 明細書全文 8、補正の内容 別紙の通り
Claims (1)
- 【特許請求の範囲】 表示装置におけるX座標上の愉を設定する手段ど; 前記表示装置にaハブるX座標上の伯を設定Jる手段ど
; 前記設定されたX、X座標上の値を、表示yモリの物理
アドレスに疫換・合成り゛る手段と;を有し、前2表示
メモリの内容を、読出し/修正書込づるためのメモリア
クセスを、前記X、Y座標上で指定することを特徴とす
る表示制御装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58234334A JPS60126689A (ja) | 1983-12-14 | 1983-12-14 | 表示制御装置 |
EP19840115208 EP0149788B1 (en) | 1983-12-14 | 1984-12-12 | Display control system |
DE8484115208T DE3485661D1 (de) | 1983-12-14 | 1984-12-12 | Anzeigesteuersystem. |
CA000469995A CA1232381A (en) | 1983-12-14 | 1984-12-13 | Display control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58234334A JPS60126689A (ja) | 1983-12-14 | 1983-12-14 | 表示制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60126689A true JPS60126689A (ja) | 1985-07-06 |
Family
ID=16969364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58234334A Pending JPS60126689A (ja) | 1983-12-14 | 1983-12-14 | 表示制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60126689A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01116821A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 表示処理装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54154230A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Memory unit |
-
1983
- 1983-12-14 JP JP58234334A patent/JPS60126689A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54154230A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Memory unit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01116821A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 表示処理装置 |
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