JPS60135988A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明は、コンピュータの表示制御装置に関する。

［背景技術］ 第１図に、従来のカラーグラフィックスディスプレイ装
置のブロック図を示しである。

図中、装置全体を制御リ−るＣＰＵ　（マイクロプロセ
ッサ）１が設りられ、このＣＰＵ、１には主メモリ２と
表示制御回路３が接続されている。主メモリ２はプログ
ラムｄ３よびデータを保持するものであり、表示制御回
路３はカラーグラフィックス表示を制御するものである
。なお、符号４はＣＲ１表示用データを保持１”るＶＲ
ＡＭ（ビデオメモリ）、符号５はＣＲＴカラーディスプ
レイユニットである。

第２図には、第１図に示した表示制御回路３の一例をブ
ロック図で示しである。

タイミングコントローラ１１で発生したクロック信号は
、桁カウンタどラインカウンタと行カウンタとを右する
カウンタ１２に入力される。このカウンタ１２から表示
タイミング回路１３を介して、ＣＲＴ表示用同期信号が
発生する。一方、カウンタ１２で表示アドレスが作られ
、マルヂブレク→ノ１５を介して、ＶＲＡＭアドレスと
して出力される。

ＶＲＡＭ４からの表示アクセスのリードデータは、バッ
ファ１９を介してビデオ出力コン１〜ロール回路２０に
入力され、ＣＲＴビデオ信号が作られる。

一方、ＣＰＵ１が、ＶＲＡＭ４をアクレスする場合、Ｖ
ＲＡＭ４のアドレスをＶＲＡＭアドレスレジスタ１／Ｉ
にセットする。そして、ライ１−スミ−口一ブを、ＣＰ
ＵインターフＪ−イスコン１〜〇−ラ１８に入力すると
、マルチプレクサ１５によってＣＰＵ　１にＪ：るＶＲ
ＡＭアドレスレジスタ１４の出力が、ＶＲＡ〜１アドレ
スとして選択され、ＣＰＵ１からのライトデータが、バ
ッファ１６．１７を経由してＶ　ＲＡ　Ｍ　４内に書き
込まれる。

第３図は、ＶＲＡＭ４の一例であり、その画面構成は横
６４０ドツト、縦２００ドツ１へ、色情報４ビツト（１
６色）のものを示しである。

第３図に示−９’Ｘ、Ｙ座標に基づいてＶ　ＲＡ　Ｍ　
４内のソース領域のブロックデータをディスティネーシ
ョン領域に転送する動作例を考える。

ＣＰＵ１は、ソース領域の座標（Ｓｘ、Ｓｙ）に基づい
てＶＲＡＭ４の物理アドレスを亦出し、表示制御回路３
内のＶＲＡＭアドレスレジスタ１４にセットする。また
、ＣＰｔＪｌは、リードコマンドを出力し、座標（Ｓｘ
、ｓｙ）に対応するＶＲＡＭ４内のカラーデータを読み
取る。

次に、転送先であるアイステイネ−ジョン領域の座標（
Ｄｘ、Ｄｙ）に基づイテ、ＶＲＡＭ４１．：おりる物理
アドレスを等出し、表示制御回路３内のＶＲＡＭアドレ
スレジスタ１４にレットする。

また、ＣＰＬＩ　１は、カラーデータおよびライ１−コ
マンドを出力し座標（Ｄｘ、ＤＹ）に対応するＶＲＡ　
Ｍ　４内に書き込む。

そして、上記リード／ライ１−手順を、水平方向に関し
てＮＸ回、垂直方向に関してＮＹ回の合計（ＮＸＸＮＹ
）回を繰り返すことににって、ソース領域のブロックデ
ータをディスティネーション領域に、やっと転送するこ
とができる。

従来のパーンナルコンピュータの表示制御装置は、コン
ピュータの形状を小型にし、またコストを低下させたい
という要請に応じて、ハードウェアのＤを少なくするよ
うに段目され、その分だｔノソフトウエアの負担が大さ
くなっている。

［背景技術の問題点］ １記したブロックデータ転送の例にあるように、その処
理は総てＣＰＬＪｌの負担となり、その転送に非常に多
くの時間を要゛す゛る。

一方、通常は、ＣＰＵ１と表示制御回路３とは、互いに
独立して動作しており、しかも表示制御装置３の表示タ
イミングがＣＰＵ　１のＶ　ＲＡ　Ｍアクセスタイミン
グよりも優先されるので、ＣＰＵ１からＶＲＡＭ４への
アクセスに対して、待ち時間が発生し、データ転送の効
率は、極端に悪化り−るという問題がある。

つまり、上記従来例においては、表示制御に際してソフ
トウェアの負担が大きいので、その動作実行に要する特
開が非常に長いという問題がある。

また、コンピュータが高級になり、表示仕様が増加する
につれ、その動作実行の長時間化が顕著となる。

［発明の目的］ 本発明は、上記従来の問題点に名目してなされたもので
、表示動作の実行時間を短縮することができるコンピュ
ータの表示制御装置を提供することを目的とするもので
ある。

［発明の概要〕 上記目的を達成するために、本発明は、表示メモリのア
クヒスに際して、ソフトウェアからは表示画面にお【プ
るＸ、Ｙ座標上の値を与えるようにし、この値をメモリ
の物理アドレスに変換Ｊるとともに、表示装置におりる
×８！標上の値を設定づるＸレジスタを、カウンタで構
成することによって、Ｘ座標上の値を毎回セットづる必
要を無くしたものである。

また、表示メモリのアクレスに際して、ソフトウェアか
らは表示画面におけるＸ、Ｙ座標上の値を与えるように
し、この値をメモリの物理アドレスに変換するとともに
、このＸ、Ｙ座標方式において、複数の画面４１４成の
変化に対応できるようにしたものである。

［弁明の実施例コ 第４図は、本発明の一実施例を示すブロック図である。

この実施例が第２図に示した従来例と異なる点は、第２
図のＶＲＡＭアドレスレジスタ１４の代りに、Ｘカウン
タ３０ｃ、Ｙレジスタ３１、アドレス変換・合成回路３
２が設置）られている点である。なお、表示制御回路３
Ａは、第２図の表示制御回路３に対応するものである。

ｃｐｕｉがＶ　ＲＡ　Ｍ　４をアクセスする場合、その
ＶＲＡＭ４上の画面位置に対応したＸ座標上の値が、Ｘ
カウンタ３０Ｇにセットされ、まＩＣＹ座標上の値が、
Ｙレジスタ３１にセラ１〜される。

アドレス変換・合成回路３２は、Ｘカウンタ３０Ｃにセ
ラ１〜された値と、Ｙレジスタ３１にセラ１〜された値
とを入力し、これらをＶＲＡＭ４の物理アドレスに変換
または合成づるものであり、この変換または合成された
ものをアクレスアドレスとしてマルチプレクサ１５に常
に供給する。

したがって、ｃｐｕ　ｉは、Ｘ、Ｙ座標上の値をセラ１
−シた後、ライトスト１」−ブまたはリードストローブ
をＣＰＵインターフェースコントローラ１８に与えるこ
とによって、データバスを経由してカラー情報をアクレ
スすることができる。

なお、Ｙレジスタ３１は、通常のレジスタを使用づ−る
ことができる。

アドレス変換・合成回路３２は、簡単な加算器またはビ
ットの並び変えを行なうことによって、実現することが
できる。この例を第５図に示しである。

第５図は、アドレス変換・合成回路３２として加算器を
使用した場合に、その加算器の動作を示Ｊものである。

まず、第５図（ａ）は、第３図に示した６４０Ｘ２００
ドッ１−の画面構成において、Ｘカウンタ３０ｃの値と
Ｙレジスタ３１の値とによって作られるアドレスを、Ｖ
　ＲＡ　Ｍ４の物理アドレスに変換り゛る仕方について
説明した図である。つまり、Ｘカウンタ３０Ｇのビット
配列と、このＸカウンタ３０ｃから７ビツトずらＵたＹ
レジスタ３１のピッ１ル配列と、このＹレジスタ３１か
ら２ピツ］〜ずらＵたＹレジスタ３１のビット配列とを
加算づる。このような３つの値を加算ＪることにＪ：っ
て、Ｘカウンタ３０ｃの値とＹレジスタ３１の値とに基
づいて、６４０ＸＹ＋Ｘを実行することができる（すな
わち、ＶＲＡＭ４の物理アドレスに変換できる。）。

次に、第５図（ｂ）（Ｃ）は、それぞれＸ軸方向のドラ
１〜数が２のベキ乗の値の場合である。この場合には、
Ｘカウンタ３０ｃの値とＹレジスタ３１の値とで作られ
るアドレスを、ＶＲＡＭ４の物理アドレスに変換するた
めには、Ｘカウンタ３Ｏｃの上位ビットとしてＹレジス
タ３１を接続するのみでよい。

つまり、第５図（ｂ）は５１２Ｘ２００ドツ１〜の画面
構成の場合であり、このときには、Ｘカウンタ３０ｃの
８ピツ１〜の」１位にＹレジスタ３１を接続しさえずれ
ば、物理アドレスへの変換ができる。また、第５図（Ｃ
）は２５６Ｘ２００ドツ１への画面構成の場合であり、
このとぎには、Ｘカウンタ３０ｃの下位７ビツトの上位
にＹレジスタ３１のピッ［〜配列を接続しさえすれば、
物理アドレスへの変換ができる。

第３図に示すブロックデータの転送を実行する場合、最
初に発生する情報は、Ｘ、Ｙ座標上の値である。したが
って、このＸ、Ｙ座標上の値を、そのままハードウェア
に指示できれば、ＣＰＵ　１としでは、物理アドレスを
算出づるための処理を全く省略することができる。

第３図に示した例以外の場合でも、一般的に、高級言語
から由来り゛る表示画面のアクセスにＪ３いて、最初に
発生ずる情報は画面上の位置であることが多く、画面上
の位置は、具体的にＸ、Ｙ座標」二の値として表現され
る。

したがって、このＸ、Ｙｌ標を使用して表示メモリをア
クセスすることができるのであれば、一般的な場合でも
、ソフ１へウェアの負担を非常に軽減することになる。

第６図は、Ｘカウンタ３０ｃを示す図であり、第７図は
、ＣＰＵ１からの各リード／ライト信号をレジスタに振
分りるためのデコーダ回路を示す図である。

Ｘカウンタ３０Ｇは、Ｘ座標上の値を設定Ｊる手段とし
て使用されている。このＸカウンタ３ＯＣのロード信号
としては、ＣＰＵ１がＸ座標上の値を設定する指示信号
を用いる。カウントアツプ信号としては、ＣＰ　Ｕ　１
がＶＲＡＭ４をアクセスしたことを示Ｊ信号を用いる。

各信号はデコーダ１８ｄから出力される。このデコーダ
１８ｄは、ＣＰＵインターフェースコントローラ１８の
中に存在するもので、Ｃ’ＰｔＪ１が各レジスタとの間
でデータをリード／ライトする場合に作用するものであ
る。

Ｘカウンタ３０ｃのカラン１〜アツプは、カウント信号
の後縁を使用して行なえばよい。

Ｙレジスタ３１もカウンタによって構成してもよく、そ
の場合にはそのカウントアツプ信号を、ＣＰＵ１から与
えてよく、また表示制御回路３内で自動発生ずるように
してもよい。この自動発生とは、Ｘカウンタ３０ｃがＮ
回カウントしたと込に、Ｙ座標上の値を１カウントアツ
プする等の操作である。このようにすれば、さらに性能
が向上する。また、Ｘ、Ｙ座標上の値をカウントアツプ
するのみではなく、そのカラン１〜ダウンをも指定でき
るようにしてもよい。

第８図は、本発明の他の実施例を承り一ブ［ｊツク図で
ある。

この実施例が第４図の実施例と異なる点は、モードレジ
スタ３４を新設し／ｊ点である。このように変更した表
示制御回路を、符号３Ｂで示しである。

ＣＰＵ１は、初期化時など、Ｖ　ＲＡ、　Ｍ　７Ｉへの
アクセスに先立ち、モードレジスタ３４に対して画面構
成を指定するための値を設定する。これに基づき、桁カ
ウンタ／ラインカウンタ／行カウンタ１２は、カウント
動作を行なうとともに、表示タイミング回路１３への信
号Ｊ５　Ｊ：び表示アドレスを出力する。

第３図には、Ｘ座標上の値が６３９まであり、６４０ド
ツト表示するようになっているが、この横方向の表示ド
ツト数を変化させることを、画面構成を変化すると呼ぶ
。

さらに、各画面４Ｍ成の変化に対応してアドレス変換・
合成回路３２の内容も変える必要があるので、モードレ
ジスタ３４の内容は、アドレス変換・合成回路３２へも
入力される。このアドレス変換・合成回路３２は、第９
図に示すようなセレクタ３２１，３２２とアダー３２３
とから成っている。

この実施例においては、画面構成を３種類（Ｍｏ、Ｍｌ
、Ｍ２）としたので、つぎの対応が必要である。

ＭＯのとぎには、６４０＊Ｙ＋Ｘ Ｍｌのどぎには、５１２宋Ｙ　十Ｘ Ｍ２のときには、２５６ＸＹ＋Ｘ これらの式は、次式にＪこつて一般式化される。

Ｘ十Ｙ宋２５−６＊Ｓ１＋Ｙ、ｌ￥１２８ＸＳ２ここで
、Ｓｌは、Ｍ２のとき１、Ｍ２のとき２、Ｓ２は１のど
さ１、Ｍｌのとき０である。

第６図に示したセレクタ３２”１ｔｃＬ、Ｍ２のときと
Ｍ２のときとに、Ｙレジスタの値を１ピツ１〜ずらして
いる。これによって、＄２の条件を実現している。セレ
クタ２は、ＭＯのときＯを選択づるので、Ｓ２の条件を
実現している。

画面構成の横方向の数が、２のベキ乗のみの場合（たと
えば、Ｍｌ、Ｍ２のみの場合）、第１０図のような回路
でよく、合成（す゛なわち、ピッ１〜の並び換え）を行
なうのみでよくなり、アダー３２３が必要なくなる。

次に、画面構成の指定に加え、第１１図のよいなＸカウ
ンタのカラン１−モードの指定機能について説明する。

第１１図において、上記モード指定を行なうモードレジ
スタ３４と、このモードレジスタ３４に従って、カラン
１−信号を発生する回路１８ｄとが設（プられている。

ラフ１−ウェアの動作に対応するＸカウンタの動きを考
慮Ｊ−ると、読出／修飾／出込み動作の場合、書込み動
作時のみカウントアツプ１゛る方が都合がにい。しかし
連続読出しまたは連続書込みを行なう場合は、読出し時
もカウントアツプした方が都合が良い。また、画面上の
処理の方向によって、カウントダウンを指定できると更
に都合が良く、表示制御装置の性能を向上することがで
きる。

近年、半導体技術の進歩によって、比較的複雑な回路で
あっても、ＬＳＩ化、ゲートアレイ化等ができ、これに
よる製品コストへの影響を少なくしてハードウェアを追
加することがでさる状況が整いつつある。

上記説明において、本発明に直接関係しない種々の制御
については、公知の技Ｍ・ｉによって実現できるもので
ある。たとえば、表示制御回路３Ａ。

３Ｂのタイミング、レジスタのセラミル等に関しては、
タイミングコン１〜Ｌ：１−ラ゛１１およびＣＰＵイン
ターフェースコン］−〇−ラ１８によって実行されてい
る。

また、上記実施例では、第３図に示づ−Ｊ：うに１メモ
リアドレス４ピツ１〜（−１ドツト、各１６色の表示色
情報）を持つ構造のメモリで説明したが、メモリ素子の
構造、メモリのアクレスタイム、ＣＰｔＪｌとの整合性
等によって、１メモリアドレスに８ピツＩ〜く一２ドツ
ト、各１６色の表示色情報、または４ドツト、各４色の
表示色情報）、さらに１メモリアドレス１６ビツトの構
造の場合もＸカウンタ３０Ｇの下位ビットににつで、ワ
ード内の修飾部分を指定し、Ｘ　）ｙウンタ３０ｃの上
位ビットをアドレス値とすることによって、対応が可能
である。

［発明の効果］ 上記のように、本発明は、Ｘ、Ｙ座標方式を採用した場
合に、Ｘ座標上の値を毎回設定する必要がなくなり、ま
た、複数の画面構成の変化にハード的に対応できるので
、表示動作に関づるソフｌ〜つ１アの処１！！！　時間
のうら、その大部分をハードウェアで処理することがで
きる。したがって、表示メモリアクレスを高速化でき、
また、その場合に必要なハードウェアの増加量が比較的
少ないという効果を右づる。

【図面の簡単な説明】

第１図は従来の一般的なカラーディスプレイ装置を示す
ブロック図、第２図は第１図におりる表示制御回路を示
すブロック図、第３図は第１図におけるＶＲＡＭの一例
を示すブロック図であり、ブロックデータの転送動作の
３１明図、第４図は本発明の一実施例を示すブロック図
、第５図は上記実施例におけるアドレス変換・合成回路
の動作説明図、第６図ｔよ上記実施例に使用するＸカウ
ンタを承り図、第７図はＣＰＵからの各リード／ライ１
〜信号をレジスタに振分１ノるためのデ：１−ダ回路を
示り一図、第８図は本発明の他の実流例を示すブロック
図、第９図、第１０図（よそれぞれ複数の画面構成に対
応りるアドレス変換・合成回路を示１図、第１１図はモ
ードレジスタとカウント信号発生回路との一例を示す図
である。 １・・・ＣＰＵ、２・・・主メモリ、３．３Ａ、３Ｂ・
・・表示制御回路、４・・・ＶＲＡＭ（ビデオメモリ）
、１２・・・カウンタ、１５・・・マルチプレク勺、３
０・・・Ｘレジスタ、３０Ｇ・・・Ｘカウンタ、３１・
・・Ｙレジスタ、３２・・・アドレス変換・合成回路、
３４・・・モードレジスタ。 １：ｊ　ｉｆｆ出願人　株式会社アスキー代理人弁理士
　網　野　誠 同　網　野　友　東 回　用久保　新　− 手続補正書（方式） 昭和５９年４月１２日 特許庁長官若杉　和夫　殿 １、事件の表示 昭和閏年　特許願第２４３６７８号 ２・発明の名称　表示制御装置 ３、　補正をする者 事件との関係　符許出願人 稼すガ寿　東京都港区南青山５丁目１１番５号正゛”底
（名称）株式会社　ア　ス　キ　−代表者郡司　明部 ４、代理人 ５、補正命令の日付昭和５９年３月７日（発送日昭和５
９年３月４日）６、　補正により増加する発明の数　０
７、補正の対象 明細書全文 別紙の通り

Claims (3)

【特許請求の範囲】
1. （１）表示装置におけるＸ座標上の値を設定する手段と
   ； 前記表示装置におけるＹ座標上の値を設定する手段と； 前記設定されたＸ、Ｙ座標上の値を、表示メモリの物理
   アドレスに変換・合成する手段と；表示メモリのアクセ
   ス毎に、Ｘ座標上の値を歩進する歩進手段と； を有し、前記表示メモリの内容を、読出し／修正書込す
   るためのメモリアクセスを、前記Ｘ、Ｙ座標上で指定す
   るとともに、Ｘ座標方向にアクセスするときに、座標上
   の値の再設定を必要としないことを特徴とする表示制御
   装置。
2. （２）表示装置におけるＸ座標上の値を設定する手段と
   ； 前記表示装置におけるＹ座標上の値を設定する手段と； 前記設定されたＸ、Ｙ座標上の値を、表示メモリの物理
   アドレスに変換・合成づる手段と；複数の画面構成を設
   定し、そのうちの１つを指定する手段と； 指定された画面構成に対応して、前記変換・合成の内容
   を変える手段と； を有し、前記表示メモリの内容を、読出し／修正書込す
   るためのメモリアクセスを、前記Ｘ、Ｙ座標上で指定す
   るとともに、複数の画面構成を持つことが可能であるこ
   とを特徴とする表示制御装置行。
3. （３）表示装置におけるＸ座標上の値を設定する手段と
   ； 前記表示装置にお（）るＹ座標上の値を設定する手段と
   ； 前記設定されたＸ、Ｙ座標上の値を、表示メモリの物理
   アドレスに変換・合成する手段と；表示メモリのアクセ
   ス毎に、Ｘ座標上の値を歩進する歩進手段と； カウントモードを指定する手段と； この指定に基づきメモリアクセスに応答し、カウントア
   ツプまたはカウントダウンのパルス信号を発生づ゛る手
   段と； を有し、前記表示メモリの内容を、読出し／修正書込す
   るためのメモリアクセスを、前記Ｘ、Ｙ座標上で指定す
   るとともに、前記メモリアクレスに対応し、種々のノＪ
   ウントモードを実現ＩＩＪ能とすることを特徴とする表
   示制御装置。