JPS60135987A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 木ざと明は、コンピュータの表示制御装置に係り、特に
、アクセスしにうとする座標が表示画面上に存在するか
否かを調べる装置に関する。

［背景技術］ 第１図に、従来のカラーグラフィックスディスプレイ装
置のブロック図を示しである。

図中、装置全体を制御づるｃｐｕ　＜マイクロプロセッ
サ）１が設りられ、このｃｐｕｉには主メモリ２と表示
制御回路３が接続されている。主メモリ２はプログラム
Ｊ３Ｊ、びデータを保持りるものであり、表示制御回路
３はカラーグラフィックス表示を制御づ−るもので゛あ
る。なお、符号４はＣＩ−＜Ｔ表示用データを保持する
ＶＲＡＭ　（ビｆＡメモリ）、符号５はＣＲＴカラーデ
ィスプレイユニツ１へである。

第２図には、第１図に示した表示制御回路３の一例をブ
しコック図で示しである。

タイミングコントＬ１−ラ１１で発生したタロツク信号
は、桁カウンタとラインカウンタと行カウンタとを右す
るカウンタ１２に入力される。このカウンタ１２から表
示タイミング回路１３を介して、ＣＲＴ表示用同期信号
が発生する。一方、カウンタ１２で表示アドレスが作ら
れ、マルチプレクサ１５を介して、ＶＲＡＭアドレスと
して出力される。

Ｖ　ＲＡ　Ｍ’４からの表示アクセスのリードデータは
、バッファ１９を介してビデオ出力コン１〜［１−ル回
路２Ｏに入力され、ＣＲ１−ビデオ信号が作られる。

一方、ＣＰＵ１が、ＶＲＡＭ４をアクビスターる場合、
ＶＲＡＭ４のアドレスをＶ　ＲＡ　ｆｖｌアドレスレジ
スタ１４にレッ１〜す゛る。そして、ライトスト・［１
−ブを、ＣＰＵインターフェイス〕ントロ−ラ１８に入
力すると、マルチプレクサ１５によって、ＣＰＵ１によ
るＶ　ＲＡ　Ｍアドレスレジスタ１４の出力が、ＶＲＡ
Ｍアドレスどして選択され、ＣＰＵ１からのライトデー
タが、バッファ１６．１７を経由してＶＲＡＭ４内内に
書き込まれる。

第３図は、ＶＲＡＭ４の一例であり、その画面１１′４
成は横６４０ドツト、縦２００ドツ１〜、色情報４ピツ
ト（１６色）のものを示しである。

第３図に示すＸ、Ｙ座標に基づいてＶＲＡＭＪ内のソー
ス領域のブロックデータをディスティネーション領域に
転送する動作例を考える。

ＣＰＵ１は、ソース領域の座標（Ｓｘ、ｓｙ＞に基づい
てＶＲＡＭ４の物理アドレスを亦出し、表示制御［」路
３内のＶＲＡＭアドレスレジスタ１４にセットする。ま
た、ｃｐｕ　ｉは、リードコマンドを出力し、座標（Ｓ
）／、、Ｓｙ）に対応づ゛るＶＲＡＭ４内のカラーデー
タを読み取る。

次に、転送先であるディスティネーション領域の座標（
ＤＸ、ＤＶ）に基づいて、Ｖ　ＲＡ　Ｍ　４におｔノる
物理アドレスを算出し、表示制御Ｄｊ路３内のＶ　ＲＡ
　Ｍアドレスレジスフ１４にセットづる。

また、ＣＩ）　Ｕ　１は、カラーデータおよびライトコ
マンドを出力し座標（Ｄｘ、ＤＹ＞に対応づるＶＲＡＭ
４内に書き込む。

そして、上記リード／ライ１−手順を、水平方向に関し
てＮＸ回、垂直方向に関してＮＹ回の合計（ＮＸＸＮＹ
）回を繰り返すことによって、ソース領域のブ［ｌツク
データをディスティネーション領域に、やっと転送する
ことができる。

従来のパーソナルコンピュータの表示制御装置は、コン
ピュータの形状を小型にし、またコストを低下させたい
という要請に応じて、ハードウェアの量を少なくＪ−る
ように設泪され、その分だ１ノソ７１−ウ〕、アの負担
が人さくなっている。

［背景技術の問題点］ 」ニ記しＩＣブロックデータ転送の例にあるように、そ
の処理は総てｃｐｕｉの負担となり、その転送に卯花に
多くの時間を要づる。

一方、通常は、ＣＰＵ１と表示制御回路３とは、Ｈいに
独立して動作しており、しかも表示制御装置３の表示タ
イミングがｃ　ｐ　ｕ　ｉのＶＲＡＭアクレスタイミン
グよりも優先されるので、ｃｐｕｉからのＶＲＡＭ４の
アクセスに対して、持ち時間が発生し、データ転送の効
率は、極端に悪化するという問題がある。

つまり、上記従来例においては、表示制御に際してソフ
トウェアの負担が大きいので、その動作実行に要する時
間がｕｌ　７ｉＳに長いという問題がある。

また、コンピュータが高級になり、表示仕様が増加する
につれ、その動作実行の長時間化が顕著となる。

一方、ソフトウェアによって、ＶＲＡＭ４の物理アドレ
スを計算する場合、そのＸ、Ｙ座標上の値が表示画面内
に入っていないときには、物理アドレスへの正しい変換
が行なわれない。したがって、その物理アドレスの計粋
を行なう前に必ず、Ｘ、Ｙ座標上の値が表示画面の限界
内であるか否かの検査（これを限界検査という）を行な
う必要がある。この限界検査に要するソフトウェアの負
担もかなり大きい割合を占め、この点からも、その動作
実行の長時間化という問題がある。特に、円を描く場合
に、その限界検査を頻繁に実行するので、その動作実行
時間が長くなり易い。

［発明の目的］ 本発明は、上記従来の問題点に着目してなされたもので
、表示動作の実行時間を短縮づることかできるコンビコ
ータの表示制御装置を提供づることを目的とするもので
ある。

［発明の概要］ 上記目的を達成するために、本発明は、表示メモリのア
クセスに際して、ソフ１へウェアからは表示画面におけ
るＸ、Ｙ座標上の値を与えるようにし、この値をメモリ
の物理アドレスに変換するとともに、限界検査機能を設
けるようにしたものである。

［発明の実施例コ 第４図は、本発明の一実施例を示すブロック図である。

この実施例が第２図に示した従来例と異なる点は、第２
図のＶ　ＲＡ　Ｍアドレスレジスタ１４の代りに、Ｘレ
ジスタ３０、Ｘレジスタ３１、アドレス変換・合成回路
３２が設けられている点と、限界検査回路３３が設りら
れている点とである。限界検査回路３３は、アクレスし
ようとする座標上の値が、表示画面上に存在するか否か
を調ぺる回路である。なお、表示制御回路３Ａは、第２
図の表示制御回路３に対応するものである。

ＣＰＵ１がＶＲＡＭ４をアクしスターる場合、そのＶＲ
ＡＭ４上の画面位置に対応したＸ座標上の値がＸレジス
タ３Ｏにヒツトされ、またＹ座標上の値がＸレジスタ３
１にセットされる。

アドレス変換・合成回路３２は、Ｘレジスタ３０にセラ
１〜された値と、Ｘレジスタ３１にセラｌ−された値と
を入力し、これらをＶＲＡＭ４の物理アドレスに変換ま
たは合成するものであり、この変換または合成されたも
のをアクセスアドレスどしてマルチプレクサ１５に常に
供給する。

したがって、ＣＰＵ１は、Ｘ、Ｙ座標上の値をセラ１〜
した後、ライ１〜ストローブまたはリードストローブを
ＣＰＵインターフェースコントローラ１８に与えること
によって、デ′−タバスを経由してカラー情報をアクレ
スづることが′Ｃさる。

なお、Ｘレジスタ３ＯおよびＸレジスタ３１は、通常の
レジスタを使用り−ることができる。

アドレス変換・合成回路３２（ユ、筒車な加ｇ器または
ピッ１〜の並び変えを行なうことによって、実現するこ
とができる。この例を第５図に示しである。

第５図は、アドレス変換・合成回路３２として加算器を
使用した場合に、その加棹器の動作を示すものである。

まず、第５図（ａ）は、第３図に示した（３４０Ｘ２０
０ドツ１への画面構成において、Ｘレジスタ３０の値と
Ｘレジスタ３１の値とによって作られるアドレスを、Ｖ
ＲＡＭ４の物理アドレスに変換ターる仕方について説明
した図である。つまり、Ｘレジスタ３Ｏのビット配列と
、このＸレジスタ３Ｏから７ビツトずらせたＸレジスタ
３１のピッ１ル配列と、このＸレジスタ３１がら２ピツ
１〜ずらゼたＸレジスタ３１のピッ１−配列とを加ｔ）
ツーる。このような３つの値を加締することによって、
Ｘレジスタ３０の値とＸレジスタ３１の値とに基づいて
、６４．０ズＹ十Ｘを実行Ｊることができる（すなわち
、Ｖ　ＲＡ　Ｍ　４の物理アドレスに変換できる。

）。

次に、第５図（ｂ）（ｃ）は、それぞれＸ　！Ｍｌ方向
のドラ１〜数が２のベキ乗の値の場合である。この場合
に１．上、Ｘレジスタ３ｏの値どＸレジスタ３１の値と
で作られるアドレスを、Ｖ　ＲＡ　Ｍ　４の物理アドレ
スに変換りるためには、Ｘレジスタ３０の上位ピッ１−
としてＸレジスタ３１を接続するのみでよい。

ツマリ、第５図（ｂ）は５１２×２ｏｏドットの画面構
成の場合であり、このときには、Ｘレジスタ３０の８ビ
ツトの上位にＹレジスタ３１を接続しさえづれば、物理
アドレスへの変換ができる。

また、第５図（ｃ）は２５６　Ｘ　２０”０ドツトの画
面構成の場合であり、このときには、Ｘレジスタ３０の
下位７ビツ１〜の上位にＹレジスタ３１のビット配列を
接続しさえ１れば、物理アドレスへの変換ができる。

第３図に示すブロックデータの転送を実行りる場合、最
初に発生ずる情報は、Ｘ、Ｙ座標上の値である。したが
って、このＸ、Ｙ座標上の伯を、そのままハードウェア
に指示できれば、Ｃｌ）　Ｕ　１としては、物理アドレ
スを線用Ｊるための処理を全く省略することができる。

第３図に示した例以外の場合でも、一般的に、高級言語
から由来する表示画面のアクセスｔこおいて、最初に発
生ザる情報は画面上の位置であることが多く、画面上の
位置は、具体的にＸ、Ｙ座標上の値として表現される。

したがって、このＸ、Ｙ座標を使用して表示メモリをア
クセスすることができるのであれば、一般的な場合でも
、ソフトウェアの負担を非常に軽減りることになる。

第６図は、限界検査回路３３の一例を示す゛ブロック図
であり、第７図は、その限界検査回路３３内にある比較
回路を示Ｊ−ものである。

ＣＰＵ１がＶＲＡＭ４をアクセスしようどする場合、Ｘ
レジスタ３０ＸＹレジスタ３１に座標値をセラ１〜する
と、アドレス変換・合成回路３２と並行して限界検査回
路３３が作動する。りなわち、Ｘ、Ｙ座標上のそれぞれ
の値が各最大値を越えているか否かを、比較回路４０．
４１が検査づ−る。

そして、いずれか一方でも越えている場合は、割込み信
号を発生づ“る。このように、ＣＰＵ１に割込みをかけ
ることによって、ン７クセスしようとしている座標が表
示画面に存在しないことを連絡することかできる。

また、このときに、比較回路４０．４１の出ツノ状態を
ステータスとして読込むことが可能なように、ゲート回
路４２によってデータバスと接続しておけば、いずれの
値が最大値を越えたかを知ることができる。

ｃｐｕｉが割込みを使えない（または使わない）状態で
動作している場合でも、Ｘ、Ｙ座標をセットした後、必
ずこのステータスを調べることによって、いずれの比較
回路４０．４１が最大値を越えたかについて判定できる
。

第７図（ａ）は、Ｘレジスタ３Ｏの値が、６４０以上か
否かを調べる比較回路の例である。

Ｘレジスタ３Ｏのビット９〜７がｒｌｏｌＪと等しいか
または大ぎい場合、比較回路３０からＮＬ（ＮＯＴ　Ｌ
ＥＳＳ）（ｆｉ号が出力される。このＮＬ倍信号、Ｘレ
ジスタ３Ｏのビット１５〜１Ｏの値とをＯＲして、Ｘ座
村上の最大値を越えた意味を有するＸ限界アウト信号と
する。

Ｘ座標上の値は、ラフｌ−ウェア上では２バイト（１６
ビツト）で記憶されている。Ｘ座標上の値は、その前に
発生しているシステムの要求項目によって決っている筈
であるが、その値が「０〜最大値」以外であれば、その
座標上の位置が画面の外にあり、そのアクセスは禁止さ
れなければならない。座標上の値の計ｎはその最大値に
りも充分大きな二進数で演算されているので、正負いず
れの方向に外れた場合でも、「０〜最大値」以外の値ど
なる。ここで、ビット１５はサインと解釈される。

第７図（ｂ）は、Ｙ座標上の値が２００を越えているか
否かを検査リ−る回路である。２００を越えていれば、
Ｙ限界アラ１〜信号が出力される。

第７図（Ｃ）は、Ｘ座標上の値が５１２を越えているか
否かを検査する回路である。このように限界値が２のベ
キ乗になる様な画面構成になっていれば、検査回路３３
は、非１；Ａに簡単に実現できる。

近年、半導体技術の進歩によって、比較的複雑な回路で
あっても、ＬＳＩ化、グー１−アレイ化等ができ、これ
による製品コストへの影響を少なくしてハードウェアを
追加することができる状況が整いつつある。

上記説明において、本発明に直接関係しない種々の制御
については、公知の技術によって実現できるものである
。たとえば、表示制御回路３Ａのタイミング、レジスタ
のセット等に関しては、タイミングコントロール１１お
よびＣＰＵインターフェースコントロール１６によって
実行されている。

また、上記実施例では、第３図に示りにうに１メモリア
ドレス４ピツ１〜（−１ドツ１〜、各１６色の表示色情
報）を持つ構造のメモリで説１１１１　Ｌ／だが、メモ
リ素子の構造、メモリのアクセスタイム、ＣＰＵＩとの
整合性等によって、１メモリアドレスに８ピツＩ〜（＝
２ドツト、各１６色の表示色情報、または４ドツｌ〜、
各４色の表示色情報）、さらに１メモリアドレス１６ビ
ツトの構造の場合もＸレジスタ３０の下位ビットによっ
て、ワード内の修飾部分を指定し、Ｘレジスタ３Ｏの上
位ピッＩ−をアドレス値とづ゛ることによっ−Ｃ゛、対
応が可能である。

［発明の効果コ 上記のように、本発明は、表示動作に関するソドウェア
で処理することができるので、表示メモリアクセスを高
速化でき、また、その場合に必要なハードウェアの増加
量が比較的少ないという効果を有する。

【図面の簡単な説明】

第１図は従来の一般的なカラーディスプレイ装置を承り
一ブロック図、第２図は第１図にＪ３りる表示制御回路
を示タブロック図、第３図は第１図におけるＶ　ＲＡ　
ＩＶＩの一例を示すブロック図であり、ブロックデータ
の転送動作の説明図、第４図は本発明の一実施例を示す
ブロック図、第５図は上記実施例におけるアドレス変換
・合成回路の動作説明図、第６図は上記実施例における
限界検査回路を示すブロック図、第７図は上記限界検査
回路内の比較回路の一例を示す図である。 １・・・ＣＰＵ、２・・・主メモリ、３，３Ａ・・・表
示制御回路、４・・・ＶＲＡＭ　（ビデオメモリ）　、
１２．・・・カウンタ、１５・・・マルチプレク“リ−
１３０・・・Ｘレジスタ、３１・・・Ｙレジスタ、３２
・・・アドレス変換・合成回路、３３・・・限界検査回
路。 特許出願人　株式会社アスキー 代理人弁理士　網　野　誠 同　網　野　友　床 間　用久保　新　− ＞爆撃　→＞二 区　区 ｆ：Ｑ　ｑ 域　派 第５図 ２５６米ｙ十ｘ 第６図 侶ぢ 第７！ワ（ ３０ ３１ ０ 手続補正書（方式） ％式％ １、事件の表示 昭和５８　年　９守許願第２４３６’７７号２、発明の
名称　表示制御装置 ３　補正をする者 事件との関係　府酢出願人 丘す”ｉ’：ｉ　東京都港区南青山５丁目１１番５号正
・・老い１、株式会社　ア　ス　キ　−代表者郡司　明
部 ４、代理人 ５、補正命令の日付昭和５９年３月７日（発送日昭和５
９年３月４日）６　補正により増加する発明の数　０ ７、補正の対象 明細書全文

Claims (1)

1. 【特許請求の範囲】 （１）表示装置におりるＸ座標上の値を設定する手段と
   ； 前記表示装置におけるＹ座標上の値を設定する手段と； 前記設定されたＸ、Ｙ座標上の値を、表示メモリの物理
   アドレスに変換・合成づ−る手段と；Ｘ座標上の値と、
   前記表示装置の画面構成によって定まるＸ座標上の最大
   値とを比較するＸ座標用比較手段と； Ｙ座標上の値と、前記表示装置の画面構成によって定ま
   るＹ座標上の最大値とを比較するＹ座標用比較手段と； 前記Ｘ、Ｙ座標用比較手段による比較結架をＣＰＵに連
   絡り゛る手段と： を有し、前記表示メモリの内容を、読出し／修正書込す
   るためのメモリアクセスを、前記Ｘ、Ｙ座標上で指定す
   るとともに、アクセスしようとするＸ、Ｙ座標が前記画
   面の限界を越えて外に出ていることを前記ＣＰＵに連絡
   することを特徴とする表示制御装置。 （２、特許請求の範１Ｉ１１第１項において、前記連絡
   手段は、前記Ｘ、Ｙ座標用比較手段の出力をステータス
   としてＣＰＵが読取ることができる手段であることを特
   徴とする表示制御装置。 （３）特許請求の範囲第１項において、前記連絡手段は
   、前記Ｘ、Ｙ座標用比較手段のうち少なくとも一方が、
   前記最大値よりも大きいことを判断したときに、ＣＰＵ
   に割込みをかりる割込み手段であることを特徴とする表
   示制御装置。