JPS60176091A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、コンピュータの表示制御の改良に関する。

［背景技術］ 第１図に、従来のカラーグラフィックスディスプレイ装
置のブロック図を示しである。

図中、装置全体を制御するｃｐｕ　＜マイクロプロセッ
サ）１が設けられ、このｃｐｕｉには主メモリ２と表示
制御回路３が接続されている。主メモリ２はプログラム
およびデータを保持するものであり、表示制御回路３は
カラーグラフィックス表示を制御するものである。なお
、符号４はＣＲ１表示用データを保持するＶＲＡＭ　（
ビデオメモリ）、符号５はＣＲＴカラーディスプレイ：
Ｌニットである。

第２図には、第１図に示した表示制御回路３の一例をブ
ロック図で示しである。

タイミングコントロー・う１１で発生したクロック信号
は、桁カウンタとラインカウンタと行カウンタとを有す
るカウンタ１２に入力される。このカウンタ１２から表
示タイミング回路１３を介して、ＣＲ７表示用同期信号
が発生する。一方、カウンタ１２で表示アドレスが作ら
れ、マルチプレクサ１５を介して、ＶＲＡＭアドレスと
して出力される。

Ｖｒ（ＡＭ４からの表示アクセスのリードデータは、バ
ッファ１９を介してビデオ出力コントローラ２０に入力
され、ＣＲＴビデオ信号が作られている。

一方、ＣＰＵ１がＶＲＡＭ４をアクセスする場合、ＶＲ
ＡＭ４のアドレスをＶＲＡＭアドレスレジスタ１４にセ
ットする。そして、ライトストローブを、ＣＰＵインダ
ーフェイスコントローラ１８に入力すると、マルチプレ
クサ１５によって、ＣＰｔＪｌによるＶＲＡＭアドレス
レジスタ１４の出力が、ＶＲＡＭアドレスとして選択さ
れ、ＣＰＵ１からのライトデータが、バッフＦ’１６，
１７を経由してＶＲＡＭＪ内に書き込まれる。

第３図は、ＶＲＡＭ４の一例である。記憶装置としては
、一連の物理アドレスを持っている。論理的には、図示
されるような表示画面を構成し、その画面構成は横２５
６ドツト、縦１０２４ドツトのものである。

通常の表示画面は物理的にｌ１１２００ドツトで構成さ
れる。縦１０２４ドツトが論理的に存在するということ
は、画□面の見えない領域または複数画面の存在を意味
する。

第３図に示す表示−画面上で、Ｘ、Ｙ座標に基づいてＶ
ＲＡＭＪ内のソース領域のカラーコードブロックデータ
を、ディスティネーション領域（転送先の領域）のカラ
ーコードデータに重ね合せる動作例を考える。

ＣＰＵ１は、ソース領域の座標（Ｓｘ、Ｓｙ）に基づい
てＶＲＡＭ４の物理アドレスを算出し、表示制御回路３
内のＶＲＡＭアドレスレジスタ１４にセットする。また
、ｃＰＵｌは、リードコマンドを出力し、座標（Ｓｘ、
Ｓｙ）に対応するＶＲＡＭＪ内のカラーコードデータを
読み取る。

次に、転送先であるディスティネーション領域の座標（
Ｄｘ、Ｄｙ）に基づいて、ＶＲＡＭ４における物理アド
レスを算出し、表示制御回路３内のＶＲＡＭアドレスレ
ジスタ１４にセットする。

ＣＰＵ１は、リードコマンドを出力し、座標（Ｄｘ、Ｄ
’ｙ）に対応するＶＲＡＭＪ内のカラーコードデータを
読み取り、これと上記座標（ＳＸ、Ｓｙ）からのｔ′Ｉ
ラーコードデータとの論理和を得る（論理演算する）。

この演算後のカラーコードデータは、再び、ｃＰＵｌに
よって、ライトコマンドが出力され、座標（ＤＸ、　Ｄ
ｙ＞に対応するＶＲＡＭ４に書き込まれる。

上記のり一ド／リード／ロジカル演算／ライト手順を、
水平方向に関してＮＸ回、垂直方向に関してＮＹ回の合
計（ＮＸ＊ＮＹ）回を繰り返すことによって、ソース領
域のカラーコードデータをディスティネーション領域の
カラーコードデータに重ね合わせることができる。

従来のパーンナルコンピュータの表示制御装置は、コン
ピュータの形状を小型にし、またコストを低下させたい
という要請に応じて、表示装置の内部構造とイ゛ンター
フェイスとに関するハードウェアの間、たとえばゲート
数、ＩＣ素子の数を少くするように設計され、その分だ
けソフトウェアの負担が大きくなっている。

［背景技術の問題点］ 上記したカラーコードブロックデータ転送７重ね合せの
例にあるように、その処理は総てｃＰＵｌの負担となり
、その実行に非常に多くの時間を要する。

一方、通常は、ｃｐｕｉと表示制御回路３とは、互いに
独立して動作しており、しかも表示制御装置３の表示タ
イミングがｃｐｕ　１のＶＲＡＭアクセスタイミングよ
りも優先されるので、ＣＰＵ１からＶＲＡＭ４へのアク
セスに対して、待ち時間が発生し、データ転送の効率は
、極端に悪化するという問題がある。

つまり、上記従来技術においては、表示制御に際してソ
フトウェアの負担が大きいので、その動′　作実行に要
する時間が非常に長いという問題がある。また、コンピ
ュータが高級になり、表示仕様が増加し、複数の表示モ
ードを有するような場合、さらにアドレス計算は複雑に
なり、その動作実行の長時間化が順著となる。

また、単なるブロックデータの転送実行時間を短縮する
ことだけでは充分ではなく、種々のブロックデータの転
送実行時間を短縮する要望が強く、また他に新たな要素
が要求されているという実情がある。

たとえば、帰線期間におけるＣＰＵの処理方式を、表示
期間におけるＣＰＵの処理方式と変える必要があり、表
示データにおける色指定の更新処理を高速化する必要が
あり、表示画面Ｆにおける所望のドツトのみロジカル演
算できる必要もあり、また、ソース領域内の実体を有す
る形状または物体をも高速で転送することができるもの
が望まれている。そして、漢字パターンを迅速に表示で
きるようにすることによ−って、漢字対応を容易にする
ことも望まれている。

［発明の目的］ 本発明↓ま上記従来の問題点または事情に基づいてなさ
れたものであり、本発明目的は、ソース領域のデータを
記憶装置から読出し、ディスティネーション領域に順次
書込むことによって、表示動作の実行時間を短縮する場
合に、垂直帰線期間または水平帰線期間においてコマン
ド処理を高速化することができる表示制御装置を提供す
ることである。

本発明の他の目的は、表示データにおける色指定の更新
処理を高速化することができるブロックデータ転送装置
を提供することである。

本発明の別の目的は、表示画面上における所望のドツト
のみロジカル演算することができる表示ＩＩＪＩＩＩＩ
置を提供することである。

本発明のさらに他の目的は、ソース領域内において実体
を有する形状または物体を、高速で転送することができ
る表示制御装置を提供することである。

そして、本発明のさらに別の目的は、拡張メモリを、漢
字ＲＯＭ　（パターンメモリ）またはバッファエリアと
して使用することができるメモリ拡張方式を提供するこ
とである。

［発明の概要］ 本発明は、ソース領域のデータを記憶装置から読出し、
ディスティネーション領域に順次書込むことによって、
表示動作の実行時間を短縮する際に、垂直帰線期間また
は水平帰線期間の開始から所定時間前に、前記ＣＰＵに
割込みをかけて、上記各帰線期間内において、ビデオｃ
ｐｕ、ｓ前の処理を終了したか否かのＷｉ認をＣＰＵに
省略させるようにして、ＣＰＵの処理形態を変化させた
ものである。

［発明の実施例］ 第４図は、本発圓の一実施例を示ずブロック図である。

表示タイミングクロックを発生するクロック発生器３１
が設けられ、その表示タイミングクロックに従って、Ｃ
ＲＴ画面表示タイミングおよびＶＲＡＭアドレスを発生
するための桁カウンタと、ラインカウンタと、行カウン
タとを有するカウンタ３２が設けられている。

ＣＰＵ１からのデータバス４１は、バッファ４２を介し
てレジスタデータバス４３に接続されている。ＣＰＵ１
がアクセスする表示制御回路３内のレジスタの番号をレ
ジスタポインタ／カウンタ４４が保持し、このレジスタ
ポインタ／カウンタ４４の出力をレジスタセレクタデコ
ーダ４５がデコードすることによって、個々のレジスタ
を指定する。このレジスタポインタ／カウンタ４４は、
レジスタ機能の他にカウントアツプの機能を有する。各
レジスタのパラメータセットに際し、完了後、１つカウ
ントアツプする。よって自動的に次々とレジスタを連続
指定することができる。

また、ＣＰｕ１からのコマンド情報をコマンドレジスタ
４６が保持し、ＣＰＵ１からのコマンドに従ってビデオ
ＣＰＵ４７が表示データに関する処理を行なう。このビ
デオＣＰＬＩ４７からＣＰＬｌｌへのステータスをＳＲ
レジスタ４８が保持りる。

ＣＰＵ１がＶＲＡＭ４の物理アドレスを指定し、そのＶ
ＲＡＭ４をアクセスする場合に、ＶＲＡＭアドレスをＶ
ＲＡＭアドレスレジスタ／カウンタ３７が保持する。Ｖ
ＲＡＭ４へのライトデータ、ＶＲＡＭ４からのリードデ
ータを、カラーコードレジスタ３３が保持する。

そして、以下に記載の構成要素が、本発明の特徴となる
ものである。

すなわち、まず、ソース領域の水平方向のＸ座標上の値
を保持するＳｘレジスタ／カウンタ３８と、垂直方向の
Ｙ！ｍ上の値を保持づ゛るＳＹレジスタ／カウンタ３９
と、ＳＸ、ＳＹレジスタ／カウンタ３８，３９の各出力
に従って、ＶＲＡＭ４の物理アドレスを作成するＳｘＹ
アドレス合成回路４０とが設けられている。

また、ディスティネーション領域の水平方向のＸ座標計
の値を保持するＤＸレジスタ／カウンタ５８ど、垂直方
向のＹ座標上の値を保持するＤＹレジスタ／カウンタ５
９と、ＤＸ、ＤＹアドレス／カウンタ５８，５９の各出
力に従って、ＶＲＡＭ４の物理アドレスを作成するＤＸ
Ｙアドレス合成回路５７とが設けられている。

［記ＳＸ、ＳＹ、ｌ）Ｘ、ＤＹレジスタ／カウンタ３８
，３９，５８．５９は、レジスタ機能の他に、アップ／
ダウンカウンタの機能を有するものである。

さらに、表示制御Ｉ向絡路３内ＶＲＡＭアドレスバス３
６　Ｇ；ｔ、ｔ＜　ｙ　７　ｖ　５５　ｅ介シテ、ＶＲ
ＡＭ４のアドレスライン５６に接続されている。表示制
御回路３内のＶＲＡＭデータバス３５は、バッファ５３
を介して、ＶＲＡＭデータライン５４に粍続されている
。

ＮＸレジスタ６１は、水平方向（Ｘ座標方向）の転送デ
ータ数を保持し、ＮＹレジスタ６３は、垂直方向（Ｙ座
標方向）の転送データ数を保持するものである。水平方
向のディレクションフラグ６０は、それが「０」のとき
に正方向（右方向）を示し、「１」のときに負方向（左
方向）を示す。

垂直方向のディレクションフラグ６２は、それが「０］
のときに正方向（下方向）を示し、［１［゛のときに負
方向（上方向）を示す。Ｓレジスタ３４は、ソース領域
からのリードデータを保持し、Ｄレジスタ５２は、ディ
スティネーション領域からのリードデータを保持する。

ＡＬＵ　（演算ユニット）５１は、ビデオＣＰＵ４７が
らの制御に従って、Ｓレジスタ３４の出力とカラーコー
ドレジスタ３３の出力とＤレジスタ５２の出力との論理
。

演算、ｔｃとえば１ＭＰ、ＡＮＤ、ＯＲ，ＦＯＲ。

ＮＯＴの演算を行なう。

ｌｌ、レジスタ７０は、■し割込みをかけるために、桁
、ランイまたは行の数を予めセットするものであり、コ
ンパレータ７１は、ＩＬレジスタ７０でセットした桁、
ラインまたは行の数が一致することを検出するものであ
る。

また、第１０図において、ソースデータビットセレクタ
１０１は、ソースデータのうち、上位４ビツトまたは下
位４ピツトを選択し、その選択された４ピツトによって
、上位４ビツトおよび下位４ピツトを構成させるもので
ある。

バイトデータレレクタ１０２は、ソースデータビットセ
レクタ１０１を通過したデータがまたは、Ｓレジスタ３
４からのソースデータを選択するものである。

透明色検出回路１０４は、ソース領域内において物体が
存在しない部分の色コード（透明色）を検出する回路で
ある。

パラレルピットセレクタ１０３は、ディスティネーショ
ン領域内のカラーコードのうち、ソース領域内のカラー
コードに対応するものであって、そのソース領域内のカ
ラーフードが透明色である場合に、ロジカル演粋を省略
するものである。

さらに、第１１図において、拡張メモリ１１１は、漢字
ＲＯＭ（パターンメモリ）またはバッフ７エリアとして
使用するものである。

また、第１２図において、スロットスイッチ１２１は、
ビデオリクエストまたはプロセスリクエストを切換える
ものである。

ＡＲＧＲスイッチ１２３は、アーギュメントレジスタの
各ビットに応じて、ビデオリクエストまたはプロセスリ
クエストに切換るものである。

以上が本発明の特徴的な構成要素であるが、表示制御回
路３内にはそれ以外にも構成要素が存在する。しかし、
本発明の動作説明を行なう上で特に必要のない構成要素
については、その説明を省略しである。

次に、上記実施例の動作について説明する。

まず、Ｘ、Ｙ座標によるブロックデータの転送７重ね合
せを例にとりながら、表示制御１回路３の動作を説明す
る。

ｃｐｕｉは、ロジカル演算およびブロックデータの転送
に必要な情報を、予め表示制御回路３の各レジスタにセ
ットしておく必要がある。ＣＰＵ１は、第５図、第６図
に示す各レジスタをアクセスする場合、アクセスするレ
ジスタのレジスタ番号をレジスタポインタ／カウンタ４
４にセットし、その後にリード／ライトを行なう。

第３図に示すＸ、Ｙ座標に基づいて、ＶＲＡＭ４内のソ
ース領域のカラーコードデータを、ディスティネーショ
ン領域のカラーコードデータと論理的ＯＲをとって重ね
合わせる場合には、レジスタ＃４５（コマンドレジスタ
）にｒｌｏｏｌｏｏｌｏ」をセットする。その上位４ビ
ツト「１００１」は、第７図に示すコマンドコード（ロ
ジカル演算を伴ってＶＲＡＭ４からＶＲＡＭ４へ行なう
プロツクデータ転送）を示すもの、下位４ピツトｒｏｏ
１０Ｊは、第８図に示す論理和（ＯＲ＞を示すものであ
る。

また、第３図に示すようなブロックデータの処理を行な
う場合、以下のパラメータの設定が必要である。ソース
領域のスタート座標（ＳＸ、ＳＹ）を、ＳＸレジスタ／
カウンタ３８およびＳＹレジスタ／カウンタ３９にセッ
トする。Ｓｘレジスタ／カウンタ３８は、ＳＸＬ　（レ
ジスタ＃３２）とＳＸＨ（レジスタ＃３３）とで構成さ
れ、ＳＹレジスタ／カウンタ３９は、５ＹＬ（レジスタ
＃３４）と５ＹＨ（レジスタ＃３５）とで構成されてい
る。したがってＣＰＬＩＩは、転送のスタート点、すな
わちスタート座標（ＳＸ、ＳＹ）に関する４バイトのパ
ラメータをセットする。

なお、第５図は、レジスタ＃３２〜４２の内容を示すも
のであり、第６図は、レジスタ＃４３〜４６とレジスタ
＃２．＃８の内容を示すものである。

次に、ディスティネーション領域のスタート座標（ＤＸ
、ＳＹ）をＳＸレジスタ／カウンタ５８とＤＹレジスタ
／カウンタ５９とにセットする。

Ｄ×レジスタ／カウンタ５８は、ＤＸＬ　（レジスタ＃
３６）とＤｘＨ（レジスタ＃３７）とによって構成され
、ＤＹレジスタ／カウンタ５９は、ＤＹＬ（レジスタ＃
３８）とＤＹＨ（レジスタ＃３９）とによって構成され
る。

そして、水平方向（×座標方向）に転送すべきデータの
数ＮＸをＮＸレジスタ６１にセラ１し、風戸方向（Ｙ座
標方向）に転送すべきデータの数ＮＹをＮＹレジスタ６
３にセットする。ＮＸレジスタ６１は、ＮＸＬ　（レジ
スタ＃４０）とＮＸＨ（レジスタ＃４１）とによって構
成され、ＮＹレジスタ６３は、ＮＹＬ　（レジスタ＃４
２）とＮＹｌ」（レジスタ＃４３）とによって構成され
る。

転送すべきブロックデータは、スタート座標（ＳＸ、Ｓ
Ｙ）からみて、Ｘ、Ｙ方向ともに正方向であるので、デ
ィレクションスフラグ６０．１５よびディレクションＹ
フラグ６２に「０」をセットする。ディレクションスフ
ラグ６０は、アーギュメントレジスタＡＲＧＲ（レジス
タ＃４５）のビット３に、ディレクションＹフラグ６２
は、アーギュメントレジスタＡＲＧＲ（レジスタ＃４５
）のビット２に対応する。以上のセットを行なうことに
よって、ブロックデータの転送に必要なパラメータの設
定が完了する。以上のパラメータ設定は、レジスタ＃３
２から＃４５まで連続している。

最初にレジスタポインタ／カウンタ４４に「３２」をセ
ットする。そして、パラメータデータを連続的に書込む
のみで、順次該当ｔφルジスタを設定することができる
。この後、レジスタポインタ／カウンタ４４はレジスタ
＃４６を指しコマンドコードの設定を持つ状態となる。

第７図は、コマンドコードを示す図表である。

この図において、ｒＶＤｃＪは、表示制御回路３を示す
ものである。

第８図は、ロジカルオペレーションを示す図表である。

この図において、ＳＣはソースカラーコードを示すもの
であり、ＤＣはディスティネーションカラーコードを示
すものである。

ｃｐｕｉは、上記コマンドコードおよびロジカルオペレ
ーションコードに従って、コマンドコードたとえばｒｌ
ｏｏｌｏｏｌｏＪを作成し、コマンドレジスタ４５（レ
ジスタ＃４５）にセットする。

上記コマンドコードの上位４ビツトは、ソース領域がＶ
ＲＡＭ４内に有り、ディスティネーション領域もＶＲＡ
ＭＪ内に有る場合に、そのＶＲＡＭ４内のブロックデー
タを転送させる命令である。

また、上記例の下位４ビツトは、ロジカルオペレーショ
ンコードであり、そのｒｏｏｌｏＪは、ソースのカラー
コードデータと転送前のディスティネーションのカラー
コードデータとの論理和をディスティネーションへ書込
むカラーコードデータとすることを意味する。

ビデオＣＰＵ４７は、ＣＰＵ１がらコマンドコードおよ
びロジカルオペレーションコードを受け取ると、ＳＲレ
ジスタ４８のピッ１−７のコマンドエクスキューティン
グ（ＣＥ）をセットして、コマンドの実行・処理を開始
する。

ビデオＣＰＵ４７の制御によって、ソース領域の座標を
保持しているＳｘレジスタ／カウンタ３８とＳＹレジス
タ／カウンタ３９とから、ｓｘＹアドレス合成回路４０
によって、ＶＲＡＭ４の物理アドレスを作成し、このア
ドレスに従って、ＶＲＡＭ４からカラーフードデータを
リードする。

このリードデータは、データライン５４、バッファ５３
、Ｖ　ＲＡ　Ｍ　チー　タバス３５を経由Ｌ／Ｔ、Ｓレ
ジスタ３４にセットされる。

次に、ディスティネーション領域の座標を保持している
ＤＸレジスタ／カウンタ５８とＤＹレジスタ／カウンタ
５９との出力から、ＤＸＹアドレス合成回路５７によっ
て、ＶＲＡＭ４の物理アドレスを作成し、この物理アド
レスに従って、ＶＲＡＭ４からカラーコードデータをリ
ードし、Ｄレジスタ５２にセットする。

一方、ソース側から読み取られたＳレジスタ３４内のカ
ラーコードデータと、ディスティネーション側から読み
取られたＤレジスタ５２内のカラーコードデータとは、
ＡＬＵ　（論理演算ユニット）５１によって、ロジカル
演ｎ（論理和）が実行され、重ね合わせたカラーコード
データが作成される。

新しく演算され作成されたカラーコードデータは、ＶＲ
ＡＭデータバス３５、バッファ５３を介して、ＶＲＡＭ
データライン５４上に出力され、ＤＸＹアドレス合成回
路５７によって作成された！イステイネーション側の物
理アドレスに従ってＶＲＡＭＪ内に書き込まれる。

以上の動作によって、１ドツトのカラーコードデータの
ロジカル演算（論理和）とデータ転送とが完了する。

Ｘ、Ｙ座標によるブロックデータ転送と同じ手順によっ
て、Ｘ座標方向ＮＸ個、Ｙ座標方向ＮＹ個の合計（ＮＸ
：￥ＮＹ）個のカラーコードデータのロジカル演ｎ（論
理和）とブロックデータ転送とが実行される。

ＮＸレジスタ６１とＮＸカウンタ６４とが一致し、しか
もＮＹレジスタ６３とＮＹカウンタ６５とが一致Ｊると
、ビデオＣＰＵ４７は、ロジカル演鋒／ブ１」ツクデー
タ転送が完了したと判断し、ＳＲレジスタ４８内のコマ
ンドスフスキューティング（ＣＥ）ビットをクリアし、
コマンドの終了をｃｐｕｉに知らせる。

上記説明において、ＶＲＡＭＪ内だけのＸ座標、Ｙ座標
による論理和／ブロックデータ転送について言及してい
るが、他の組合わせを指定するコマンドで、ロジカル演
算／ブロックデータ転送を行なうことも、上記と同様に
可能である。これらの場合について、以下、説明する。

［１］ＣＰＬ１１からＶＲＡＭ４へのロジカル演算／ブ
ロックデータ転送の場合（コマンドコードＣＭ３〜０ｒ
１０１１Ｊ） この場合は、ソースがＣＰＵ１なので、ＳＡレジスタ７
１、ＳＷレジスタ７２およびＳレジスタ３４は使用せず
に、その代りに、カラーコードレジスター３３を使用す
る。

ｃｐｕｉがカラーコードレジスタ３３にセットし、ＤＡ
レジスタ７３、ＤＷレジスタ７４、に従って、ビデオＣ
ＰＵ４７がカラーコードレジスタ３３の転送データをＶ
ＲＡＭ４に書き込むと、ＳＲレジスタ４８のトランスフ
ァレディー（ＴＲ）ビットをセットし、ｃｐｕｉに対し
て１個のデータ転送が終了し、次のデータ受入れが可能
になったことを知らせる。

ＣＰＵ１は、このＴＲビットが「１」になっていること
を確認してから、カラーコードレジスタ３３に次の転送
データをセットする。これによって、ＴＲビットはりビ
ットされてもとの状態に戻る。この他の動作は、ＶＲＡ
ＭＪ内の１０ツクデータ転送と同じである ［２］ＶＲＡＭ４からＣＰＵ１へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＣＭ３〜Ｏｒｌ
ｏｌｏＪ　） この場合は、ディスティネーションがＣＰＵ　１になっ
ているので、ＣＰＬｌｌからのカラーコードデータ（固
定）は、カラーコードレジスタ３３を介して、Ｄレジス
タ５２ヘセットされる。演算結果のカラーコードデータ
は、カラーコードレジスタ３３にセットされ、ＣＰＵ１
によって読み取られる。

ビデオＣＰ　Ｕ　４７　ハ、Ｖ　ＲＡ　Ｍ　４　カら、
ＳＡＬ／ジスタフ１、ＳＷレジスタ７２に従って、転送
データを読み取り、カラーフードレジスタ３３にセット
すると共に、ＳＲレジスタ４８のＴＲビットを「１」に
セットする。ＣＰＵ１は、このＴＲピットを調べて、「
１」になっていたら、カラーコードレジスタ３３から転
送データを読み取る。これによりＴＲピットはリセット
されてもとの状態に戻る。他の動作は、ＶＲＡＭ４内の
データ転送と同じである。

［３］表示制御回路３内の単一レジスタ（カラーコード
レジスタ３３）からＶＲＡＭ４へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＣＭ３〜Ｏｒｌ
ｏｌｏＪ　） この場合は、カラーコードレジスタ３３に書き込まれた
データを、ＶＲＡＭ４のディスティネーション領域に転
送する場合であり、同一データを書き込むときに有効な
方法である。この動作手順は、ＣＰＵＩからＶＲＡＭ４
へのブロックデータ転送と同じである。ただし、ＣＰＵ
１は、カラーコードレジスタ３３に一度データを書き込
むだけでよく、ビデオＣＰＬＩ４７の制御によってデー
タが転送される。

［４］ソース領域のカラーコードデータと、ディスティ
ネーション領域のカラーコードデータとの間で、論理和
だけでなく、論理積、排他論理和、−コンブリメント等
の種々のロジカル演算が、ＡＬＬＪ５１によって高速に
実行可能である（コマンドレジスタし０２〜Ｏによる指
示によ為）。

上記［２］、［３１に関する動作は、ＣＰＵ１と表示制
御回路３との共同作業によって達成される。このために
、双方の実行待合せが必要である。

これは、ＳＲレジスタ４８のＴＲビットをセットリセッ
トすることによって制御される。

上記実行持合せの条件は、表示期間と帰線期間において
異なる。すなわち、帰線期間においては、総てのメモリ
アクセスをコマンド処理に当てることが七きるようにな
るので、コマンド処理が高速に実行可能となるために、
ｃｐｕｉの持合せは必要なくなる。特に、垂直帰線期間
は水平帰線期間よりも長いので、垂直帰線期間における
コマンド処理の時間は長く、この期間においてｃｐｕｉ
の持合せを省略するような処理方式にすれば、相当の性
能向上を行なうことができる。そのためには、垂直帰線
期間が近付いた段階で１１割込みを発生させ、ＣＰＵ１
にこの状態を知らせる。

そして、第４図に示すＩＬレジスタ７０（第６図に示す
レジスタ＃８のインタラブドラインレジスタ）に、垂直
カウンタ（ライン、行）３２の箱を予め、セットしてお
くことによって、上記１１割込みが行なわれる。

そのセットする値は、垂直帰線の開始ライン番号にして
もよいし、割込処理のオーバーヘッドが長い場合には、
その時間分早く割込を発生するような値にセットしても
よいし、このようにすることによって能率を上げること
ができる。

垂直帰線中において、第４図に示すＳＲレジスタ４８（
第６図に示すレジスタ＃２のステータスレジスタ）のＶ
Ｒビットを時々調べることにより（すなわち、カウンタ
３２の出力をデコードして作るＶＲステータス信号の出
力をステータスとして読取ることによって）、その垂直
帰線期間における処理を続けるべきかどうかを判断する
。

上記ＶＲピットは、垂直帰線期間の終了から所定時間前
に「０」になるようにカウンタ３２の出力をデコードし
て作られる。なお、垂直帰線中の処理が最も長くなった
場合でも、その処理が表示期間にずれ込まないように、
上記所定時間の時間幅を設定する必要がある。

垂直帰線期間に近付いたとぎに１１−割込みをか番ノる
のと同様に、水平ｇｉ線期間が近付いたときに、１１割
込みをかければ能率が向ヒする。ＣＰＬｌｌが水平帰線
１１間をねらって処理を行なう場合、ＳＲレジスタ４８
のＨＲビットをチェックしながら行なう。

この場合、１」Ｒビットを発生するタイミングも次のよ
うに１らずことによって、能率を向上することができる
。りなわら、水平帰線期間中の繰り返し処理において、
ＨＲビットを検出してからＶＲＡＭアクセスの出る最小
時間よりも前に前縁をずらし、最大時間以上前に、後縁
をずらすようにすればよい。

上記のタイミングを第９図に示しである。

ＣＰＵ１に割込みをかけるために必要な、垂直帰線期間
または水平帰線期間の開始からの所定時問は、ＣＰＵ１
に対する割込み信号が発生してから、その割込み処理に
入るまでの時間に応じて変化させればよいが、この時間
は、プログラムの実行時間の長さによって変える必要が
ある。

また、垂直および水′平の帰線期間内において、ビデオ
ＣＰＵ４７が前の処理を終了したか否かの確認を、ＣＰ
Ｕ１に省略させるようにしてＣＰＵ１の処理形態を変化
させ、帰線期間内にあることを示すステータス信号を監
視しながらこれを続ける。帰線期間の終了から所定時間
内に、予めそのステータス信号は打切られる。これによ
って、ＣＰＵ１の処理形態を元の状態に戻して、ビデオ
ＣＰＵ４７が前の処理を終了したか否かを確認する状態
に戻す。

第１０図は、本発明の他の実施例を示すブロック図であ
り、表示データにおける色指定の更新処理を高速化する
例を示すものである。

上記の説明にＪ３いて、１つのメモリアドレスの記憶内
容についてのものであり、これは１ドツト表示のシステ
ムに限られていた。しかし、一般的には、メモリインタ
ーフェイスはバイト（８ビツト）またはワード（１６〜
３２ビツト）であるので、複数のドツト表示情報を含む
。この場合、１ドツトごとの処理をする場合、その処理
を行なわないビットについては、マスクをする必要が生
じる。

次に、バイトインターフェイスにおける４ドツト色情報
（２ドツト／バイト）を有する場合の動作を説明する。

１バイトについて２ドツトの情報を有するものであるか
ら、ソースデータ、ディスティネーションデータのそれ
ぞれを、ビット毎に選択する。

ソースデータビットセレクタ１０１は、ＳＸＹのＯどッ
トが「０」のときに上位４ビツトを選択し、そのＯビッ
トが「１」のときに下位４ビツトを選択する。このデー
タは、バイトデータセレクタ１０２を通り、ＡＬＵ５１
でＤレジスタ５２の値とのロジカル演算がビット毎に実
行された後、パラレルピットセレクタ１０３によりＤＸ
Ｙのビット０の値によって指定されるどちらかの４ビツ
ト（「０」のときに上位、「１」のときに下位）がＶＲ
ＡＭデータとして出力される。

パラレルビットセレクタ１０３は、透明色検出回路１０
４によって、ソースデータバスの値が「０」でＬＯ３＝
１の場合、ソースデ・−夕は透明であると判断され、パ
ラレルピットセレクタ１０３は、Ｄレジスタ５２の値を
そのまま通ず。

以上によって、ビットセレクト／マスク機能および透明
処理が実現される。

すなわち、ソース領域内のカラーコードデータとディス
ティネーション領域内のカラーコードデータとをロジカ
ル演算するとともに、ソース領域内であって、物体が存
在しない部分の色］−ド（透明色）を透明色検出回路１
０４によって検出し、その透明色部分についてはロジカ
ル演算を省略することによって、ソース領域内の実体を
有する形状のみを高速で転送することができる。

以上の動作は、色情報のビット数、１ワードのビット数
が変っても、同様に実現可能である。

上記の処理は、１ドツトごとの処理についてのものであ
る。しかし、高速性を目的としてバイト中位で処理する
ことも必要であり、コマンドコードＮ　１１１〜１１０
０Ｊを用いる。このとき、ソースデータビットセレクタ
１０１を使用せず、直接、バイトデータセレクタ１０２
によって（０Ｍ２−１）、Ｓレジスタ３４の値をＡＬＵ
５１に導き、ＡＬＵ５１の出力を強制的にＶＲＡＭデー
タバス３５に導くことによって高速処理が実行される。

つまり、ディスティネーションレジスタに読出した表示
データの一部分をモディファイし、このモディファイし
た表示データをＶＲＡＭ４に書込むことによって、表示
データにおける色指定の更新処理を高速化することがで
きる。

また、ソースアドレスで指定されるソースデータを複数
に分割し、このうちの１つを選択するとともに、ディス
ティネーションアドレスで指定されるディスティネーシ
ョンデータを複数に分割し、このうちの１つを選択する
。そして、上記のようにして選択された部分をロジカル
演算してから、各データの部分ごとに、ロジカル演算結
果またはディスティネーションデータを選択する。これ
によって、表示画面上における所望のドツトのみロジカ
ル演算することができる。

第１１図は、本発明の別の実施例を示すブロック図であ
り、漢字対応またはバッフ１エリアとして拡張メモリを
使用した例を示すものである。

第１１図において、ＶＲＡＭ４と並行に拡張メモリ１１
１が増設しである。たとえば、この拡張メモリ１１１を
漢字パターンＲＯＭとしてＶＲＡＭ４に並行に増設すれ
ば、漢字対応が可能となる。

エリアムーブにより漢字パターンをＶＲＡＭ４に移すこ
とによって高速に表示できるからである。

また、このためのパターンデータを外部からロードする
必要がないので、好都合である。さらに、このときの漢
字パターンＲＯＭの読出しスピード、すなわちエリアム
ーブのサイクルタイムは表示メモリのアクセスよりも遅
くてもよいので、低速大容量のメモリ素子を使用するこ
とができる。これには、拡張メモリ内に、アドレスレン
スタを置き、直前のアクセスが終了した段階で、アドレ
スを更新し次の読出しを冊始するようにすればよい。

また、ＲＡＭを拡張メモリとして増設すれば、ＶＲＡＭ
４のワークメモリとして、ＶＲＡＭ４と同じ容量までア
ドレス空間を広げることができる。

具体的には、ＡＲＧＲのビットＭＸＣ，ＭＸＤ１ＭＸＳ
を定義する。Ｍ　Ｘ　Ｃハ、ＣＰＵ１か６（７）ＶＲＡ
Ｍアクセスを切換え制御し、ＣＰＬｌｌから拡張メモリ
を直接読み書きできるようにするものである。ＭＸＤは
、ディスティネーション領域を拡張メモリに指定し、拡
張メモリをバッファメモリまたはデータメモリとして読
み書きできるようにづ゛るものである。そして、ＭＸＳ
は、ソース領域を拡張メモリに指定し、固定パターンの
読出しまたはバッフ７メモリからの読出しを可能とする
ものである。

第１２図は、第１１図の実施例の要部を示す回路図であ
る。

次に、第１２図に従って、第１１図の実施例の動作につ
いて説明する。

通常のメモリへのアクセス要求は、ビデオリクエスト（
ＶＲＱ）とプロセスリクエスト（ＰＲＱ）とに大別され
る。ビデオリフニストＶ　ＲＱは、ＣＲＴ表示用データ
の読出し要求であり、カウンタ３２のカウントをもとに
して発生される。

プロセスリクエストＰＲＱは、ビデオＣＰＵが発生する
ＶＲＡＭアクセスである。

この発生は、ＣＰＵ１からのパラメータセット、コマン
ド起動、ＶＲＡＭアマセス等のＣＰＵ制御に由来する。

ビデオリクエストＶＲＱとプロセスリクエストＰＲＱは
タイミングコントロール信号によって制御され、各々割
当てられたタイムスロットで許可される。これらの動作
は；第１−２図に示されるスロットスイッチ１２１によ
って処理される。つまり、ビデオリクエストＶＲＱが発
生ずるタイミングでは、必ず、スロットスイッチ１２１
は、ビデオリクエストＶＲＱ側に接続され、それ以外の
場合にはプロセスリクエストＰＲＱ側に接続される。

したがって、このときにのみ、ＰＲＱ／／１１められる
。

次に、ＡＲＧＲのビットＭＸＣ，ＭＸＤ、ＭＸＳの動作
、機能について説明する。

ブＯＬ？スリクエストＰＲＱ内容は、ＣＰＬｌｌがＶＲ
ＡＭ４を直接アクセスする場合のＣＲＱ、ビデオＣＰＵ
１２２がコマンド実行待ディスティネーションデータを
アクセスする場合のＤＲＱ、ソースデータをアクセスす
る場合のＳＲＱに分けられる。これらの要求は、通常Ａ
ＲＧＲスイッチ１２３によって、プロセスリクエストＰ
ＲＱ側に接続されている。このＡＲＧＲスイッチ１２３
は、ＡＲＧＲ（７）ＭＸＣ，ＭＸＤ、ＭＸＳの各ヒット
ニ対応して、ＣＲＱ、ＤＲＱとＳＲＱとの要求をＸＲＱ
側に接続する。このＸＲＱは、拡張メモリへのメモリリ
クエスト（ＭＸリクエスト）であり、このＸＲＱが出る
と、ＶＲＡＭ４の代りに拡張メモリがアクセスされる。

こように各々のプロセスリクエストＰＲＱ要求を、独立
にＶＲＡＭ４拡張メモリに振り分１ノることによって、
拡張メモリをバッファメモリまたはパターンメモリとし
て使用することができる。ＭＸＤで拡張メモリを、ＭＸ
ＳでＶＲＡＭ４をそれぞれ指定し、エリアムーブ、を指
定すると、ＶＲＡＭ４のあるエリアのデータをセイフテ
キル。ＭＸＤｔ”ＶＲＡＭ４を、ＭＸＳで拡張メモリを
それぞれ指定すると、レイブしたデータをもとに戻した
り、固定パターン（漢字パターン）をＶＲＡＭ４に移動
し表示することができるようになる。

以上の説明はカラーコードまたはカラーデータの扱いと
して説明されているが、モノクロシステムとして扱うこ
ともでき、王の場合はバイトデータに置き換え可能であ
る。

本発明は、カラーＣＲＴに対して表示制御を行なう場合
のみならずモノクロＣＲＴ、ＬＣＤ、プラズマ、ＥＬ等
の他の表示装置に対しても有効である。

［発明の効果］ 上記のように、本発明は、まず、ソース領域のデータを
記憶装置から読出し、ディスティネーション領域に順次
書込むことによって、表示動作の実行時間を短縮する際
に、垂直帰線期間または水平帰線期間においてコマンド
処理を高速化することができるという効果を有する。ま
た、表示データにおける色指定の更新処理を高速化する
ことができるとともに、表示画面上における所望のドツ
トのみロジカル演算することができるという効果を有す
る。さらに、ソース領域内の実体を有する形状または物
体を、高速で転送することができ、拡張メモリを漢字Ｒ
ＯＭ（パターンメモリ）またはバッフ７エリアとして使
用することができるという効果も有する。

【図面の簡単な説明】

第１図は従来の一般的なカラーディスプレイ装置を示す
ブロック図、第２図は第１図における表示制御回路を示
すブロック図、第３図は第１図におけるＶＲＡＭの一例
を示すブロック図であり、ブロックデータの転送動作の
説明図、第４図は本発明の一実施例を示すブロック図、
第５図、第６図は上記実施例における各レジスタの内容
を示す図、第７図はコマンドコードを示す図、第８図は
ロジカルオペレーションを示す図、第９図は本発明の他
の実施例のタイミングを示す図、第１０図は第９図実施
例の要部を示す回路図、第１１図は本発明の別の実施例
を示ずブロック図、第１２図は第１１図実施例の要部を
示す回路図である。 １・・・ＣＰＵ、２・・・主メモリ、３・・・表示制御
回路、４・・・ＶＲＡＭ　（ビデオメモリ）、３３・・
・カラーフードレジスタ、３４・・・Ｓレジスタ、３５
・・・ＶＲＡＭアドレスバス、３８・・・ＳＸレジスタ
／カウンタ、３９・・・ＳＹレジスタ／カウンタ、４０
・・・ＳＸＹアドレス合成回路、４７・・・ビデオＣＩ
）Ｕ、５１・・・ＡＬＵ（論理演算ユニット）、５７・
・・ＤＸＹアト１ノス合成回路、５８・・・ＤＸレジス
タ／カウンタ、５９・・・ＤＹレジスタ／カウンタ、６
１・・・ＮＸレジスタ、６３・・・ＮＹレジスタ、７０
・・・ＩＬレジスタ、１０１・・・ソースデータビット
セレクタ、１０２・・・バイトデータセレクタ、１０３
・・・パラレルピットセレクタ、１０４・・・透明色検
出回路、１１１・・・拡張メモリ、１２１・・・スロッ
トスイッチ、１２２・・・ビデオＣＰＵアクセス、１２
３・・・ＡＲＧＲスイッチ。 特許出願人　株式会社アスキー 代理人弁理士　網　野　誠 同　網　野　友　東 回　用久保　新　− 第３図 一−Ｘ 、第５図 ＄３３　０　０　０　０　０　０　０　Ｘ’ａ　５ＸＨ
（ソー２ＸＨｉｇｈ）＄３４　Ｙ７　’／　Ｙ、ｖ、ｖ
、Ｙ　Ｎτｐ　５ＹＬ（ソースＹＬＯＷ　）＃３５　四
二下丁可フＥ］＝互Ｔ９コロ　５ＹＨ−（ソースＹＨｉ
ｇｈ）＃３７　０　０　０　０　０　０　０　Ｘ６　Ｄ
ＸＨ（７４スティ４−シ１７ＸＨｉＱｈ）＄３８　Ｙ　
Ｙ６　Ｙ６　Ｙ　Ｙ　Ｙ　Ｙｌ　ｖｏ　ＤＹＬ（テ：；
ｌ？４−％ンＹＬｏｗ）＃３９　＊　肴　養　矢　綬　
教　ＹＩ　Ｙ　ＤＹＨ（テ収閘−シｉン’ｉ’Ｈｉｇｈ
）＠４１　０　０　０　０　０　０　Ｎ　ＮＸ６　ＮＸ
Ｈ（）”　、ｙ）（ｉｌ；　ＸＨｉｇｈ）＃４２　ト区
［旺（ゴベ１区又コ不グゴベ１α系コペ囚　ＮＹＬ　（
ド、、トダｌ　ＹＬｏｗＳ第６図 ＃４５　＊ＭＸＣＭＸＳＭ　”””””　ＡＲＧＲ（ア
’ｔ”ｚ／ン）し；’スカ＃４６　Ｋ→【φ蚕区ト（φ
玉返■叩■亘５ψコ２て司　ＣＭＲ（コマンドレジスフ
）＃　２　［コＥでＪだフッ］ＳＲ（ステータスじスカ
＃　８　［０コア］ココ＝ｊｊ＝＝ｉ［２丁１［ゴゴｉ
こに１ＥＥｊＩ＝１　１　Ｌ　＜イ〉ターフブトライン
［ジスク）第７図 第８図 第９図 第１０図 Ｓしジ゛スク３４　０しジスタラ２ 第１／図 第７２図 イ 手続補正書（方式） 昭和５９年６月２７日 特許庁長官　若杉和夫　殿 １、事件の表示 昭和　５９年　特　許　願第３１５３０　号事件との関
係　出願人

Claims (1)

1. 【特許請求の範囲】 （１）表示装置に画像情報と制御信号とを与える表示制
   御装置において、 中央処理装置１（ＣＰＵ）が書込もうとするディスティ
   ネーションアドレスにある表示データを読出し貯えるデ
   ィスティネーションレジスタど；書込もうとするデータ
   を保持する書込みレジスタと； を有し、前記表示データの一部と前記書込みデータの一
   部とを組合せることによって、前記表示データをモディ
   ファイし、前記ディスティネーションアドレスに書込む
   ことに・よって、前記表示メモリのワード内の一部を変
   更することが可能な表示制御装置。 （２、特許請求の範囲第１項において、前記モディファ
   イ機能は、コマンド実行に際し、１ドツト情報ごとのデ
   ータであることを特徴とする表示制御装置。 （３）特許請求の範囲第１項において、前記モディファ
   イ機能は、パラレルピットセレクタであることを特徴と
   する表示制御装置。 （４）表示装置に画像情報と制御信号とを与える表示制
   御装置において、 ソース領域の転送スタート点を指定する手段と；ディス
   ティネーション領域の転送スタート点を指定する手段と
   ： 水平方向の転送データ量を保持する手段と；垂直方向の
   転送データ量を保持する手段と；水平、垂直それぞれの
   転送点の移動方向を保持する手段と； ソースアドレスで指定されるソースデータを複数に分割
   し、このうちの１つを選択する第１選択手段と； ディスティネーションアドレスで指定されるディスティ
   ネーションデータを複数に分割し、このうちの１つを選
   択する第２選択手段と；前記第１．２選択手段で選択さ
   れた部分をロジカル演算する手段と； 前記各データの部分ごとに、ロジカル演ｑ結果またはデ
   ィスティネーションデータを選択する第３選択手段と； から成り、前記手段によって指定されるソース領域のデ
   ータを前記記憶装置から読出し、前記ディスティネーシ
   ョン領域に順次書込むこｉによって、領域間のデータ移
   動を行なうとともに、表示画面上における所望のドツト
   のみロジカル演算することを特徴とする表示制御装置。 （５）表示装置に画像情報と制御信号とを与える表示制
   ｍ装置において、 ソース領域の転送スタート点を指定する手段と：デイス
   テイネーション領域の転送スタート点を指定する手段と
   ： 水平方向の転送データ量を保持する手段と：垂直方向の
   転送データ量を保持する手段と；水平、垂直それぞれの
   転送点の移動方向を保持する手段と； 前記ソース領域内であって、物体が存在しない部分の色
   コードである透明色を検出する透明色検出手段と； 前記ソース領域内のカラーコードデータと前記ディステ
   ィネーション領域内のカラーコードデータとをロジカル
   演算するとともに、前記透明色部分についてはロジカル
   演算を省略するロジカル演綽手段と； から成り、上記手段によって指定されるソース領域のデ
   ータを前記記憶装置から読出し、前記ディスティネーシ
   ョン領域に順次床込むことによって、領域間のデータ移
   動を行なうとともに、前記ソース領域内の実体を有する
   形状を高速で転送することを特徴とする表示制御装置。