JPH04111000A - ディスプレイコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目次］ 概要 産業上の利用分野 従来の技術 （第６図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例　　　　（第１〜５図）発明の効果 〔概要］ ディスプレイコントローラに関し、処理の高速化を図る
とともに、内部配線を削減し、容易に試験できるディス
プレイコントローラを提供することを目的とし、 所定の描画コマンドをデコードし、所定の処理コマンド
に分解する描画プロセッサと該描画プロセッサからの処
理コマンドに基づいて描画処理を実行するラスタプロセ
ッサとを備え、前記描画コマンドに基づいてディスプレ
イ装置に画像を表示するディスプレイコントローラにお
いて、前記ラスタプロセッサは信号伝達経路となる内部
バスと、該処理コマンドに基づいて座標の移動を計算し
、フェッチ要求命令、および論理演算開始命令を該内部
バスにトークンとして出力するアドレス計算手段と、該
アドレス計算手段からの論理演算開始命令のトークンに
より論理演算を実行し、必要に応じてストア要求を出力
する論理演算手段と、該アドレス計算手段からのフェッ
チ要求命令、および該論理演算手段からのストア要求の
トークンによりフェッチアドレス、およびストアアドレ
スを更新し、アクセス要求を出力するアクセス制御部と
を備え、前記アドレス計算手段、論理演算手段、アクセ
ス制御手段はそれぞれ独立したシーケンサにより独立し
て動作するように構成する。

〔産業上の利用分野〕

本発明は、ディスプレイコントローラ、特に、ビットマ
ツプディスプレイコントローラ（以下、ＢＭＤＣという
）に係り、詳しくは、例えば、コンピュータによる画像
表示の分野に用いて好適な、処理の高速化を図ったディ
スプレイコントローラに関する。

近年、コンピュータによって画像表示を行なう場合、画
像処理に対するＣ　Ｐ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏ
ｃｅｓｓｉｎｇ　Ｕｎｉｔ）の負担を軽減するため、例
えば、画像表示に関する部分の処理をＣＰＵに変わって
処理するＢＭＤＣが数多く開発されている。

このようなりＭＤＣでは、近時の高度で複雑な図形処理
の要求に伴い、処理の高速化が必要となる。

〔従来の技術〕

従来のこの種のＢＭＤＣとしては、例えば、第６図に示
すようなものがある。

このＢＭＤＣＩは、大別して、描画プロセッサ（以下、
ＬＣＰという）２と、ラスタプロセッサ（以下、ＲＰと
いう）３とからなり、ＲＰ３は前処理制御手段４、アド
レス計算手段５、論理演算実行手段６、アクセス制御手
段７から構成され、さらにアドレス計算手段５は、ＤＤ
Ａ演算部８、アドレス計算部９から構成されている。

ＬＣＰＩは、例えば、ＣＰＵ等によって生成された所定
の描画コマンドをデコードし、この描画コマンドを水平
線方向のいくつがの制御コマンドに分解するものであり
、ＲＰ３は、ＬＣＰ　１によって分解された制御コマン
ドに基づいて所定の処理、すなわち、例えば、ＣＲＴ等
のディスプレイ装置に直線や円を描画、または、所定の
図形内を塗りつぶしたりするものであり、描画性能に大
きな影響を与えるものである。

ＲＰ３での処理は、 ■前処理制御手段４によりＬＣＰＩからの処理コマンド
等により、ＲＰ３での処理の種類や、必要とするデータ
が何であるかを判断する工程、■アドレス計算手段５に
より必要とするデータの読み出し、アドレスを計算する
工程、■必要とするデータをフェッチする工程、■論理
演算手段５によりフェッチしたデータに対して所定の論
理演算を行なう工程、 ■アクセス制御手段７により論理演算結果を転送する転
送先アドレスを計算する工程、■転送先アドレスに論理
演算結果を書き込む工程、 からなり、これら■〜■までの処理をシーケンシャルに
制御部するものである。

〔発明が解決しようとする課題〕

しかしながら、このような従来のＢＭＤＣＩにあっては
、前述の工程■〜■の処理をシーケンシャルに制御する
という構成となっていたため、制御自体は簡単であるが
、処理性能が低下するという問題点があった。

また、近時の高度で複雑な図形処理の要求に伴って、Ｒ
Ｐ３の高機能化が図られた結果、ＲＰ３が大規模化し、
これによって必要とする回路が増え、ＲＰ３を制御する
ための制御信号線等の内部配線が増加するといった問題
点や、さらに、一般に回路の規模が大きくなると回路内
の試験も面倒なものとなるため、この大規模化したＲＰ
３の試験を容易にするため試験専用の回路を付加する必
要があるといった問題点が発生し、結果として、ＢＭＤ
Ｃのチップ面積が大きくなってしまうという問題点があ
った。

そこで本発明は、処理の高速化を図るとともに、内部配
線を削減し、容易に試験できるディスプレイコントロー
ラを提供することを目的としている。

〔課題を解決するための手段〕

本発明によるディスプレイコントローラは上記目的達成
のため、所定の描画コマンドをデコードし、所定の処理
コマンドに分解する描画プロセッサと、該描画プロセッ
サからの処理コマンドに基づいて描画処理を実行するラ
スタプロセッサとを備え、前記描画コマンドに基づいて
ディスプレイ装置に画像を表示するディスプレイコント
ローラにおいて、前記ラスタプロセッサは信号伝達経路
となる内部バスと、該処理コマンドに基づいて座標の移
動を計算し、フェッチ要求命令、および論理演算開始命
令を該内部バスにトークンとして出力するアドレス計算
手段と、該アドレス計算手段からの論理演算開始命令の
トークンにより論理演算を実行し、必要に応じてストア
要求を出方する論理演算手段と、該アドレス計算手段か
らのフェッチ要求命令、および該論理演算手段からのス
トア要求命令のトークンによりフェッチアドレス、およ
びストアアドレスを更新し、アクセス要求をグラフィッ
クバスＩ／Ｆ部に出方するアクセス制御部とを備え、前
記アドレス計算手段、論理演算手段、アクセス制御手段
はそれぞれ独立したシーケンサにより独立して動作する
ように構成している。

また、前記論理演算手段、および前記アクセス制御手繰
はそれぞれトークンの久方が可能が否かのステータス信
号を出力し、前記アドレス計算手段は該ステータス信号
に応してトークンの出方を制御するように構成してもよ
く、前記アクセス制御手段は前記トークンがらのフェッ
チ要求命令と論理演算手段からのストア要求命令との２
つのトークンを同時に受けた場合、フェッチ要求命令を
優先して実行することは有効である。

さらに、前記アドレス計算手段、論理演算手段、アクセ
ス制御手段に接続するバスと前記ディスプレイコントロ
ーラに接続する外部バスとを接続し、該外部バスから所
定の試験信号を該アドレス計算手段、論理演算手段、ア
クセス制御手段のいずれかに選択的に与え、該アドレス
計算手段、論理演算手段、アクセス制御手段をそれぞれ
独立に試験するように構成してもよい。

〔作用〕

本発明では、ＲＰ内の信号伝達経路として内部バスが用
いられることにより、制御信号線等の内部配線の増加が
抑えられ、アドレス計算手段、論理演算手段、アクセス
制御手段が独立して動作することによって、処理の並列
動作が可能となり、処理の高速化が図られる。

一方、ディスプレイコントローラの外部バスからの試験
信号によりＲＰ内の各部分が独立して試験されることに
より、試験が容易になされる。

したがって、処理の高速化が図られるとともに、内部配
線が削減され、容易に試験がなされる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜５図は本発明に係るディスプレイコントローラの
一実施例を示す図であり、第１図はその全体構成を示す
ブロック図である。

まず、構成を説明する。

本実施例のディスプレイコントローラであるＢＭＤＣＩ
は、大別して、ＬＣＰ２、ＲＰ３、ホストバスＩ／Ｆ制
御・制御コマンド実行手段ＩＯ、ホストバスＩ／Ｆｉｌ
、グラフィックＩ／Ｆ１２から構成されている。なお、
ＤＢは内部描画バス、ＨＢは内部ホストバス、ＧＢは内
部グラフィックバスである。

ＬＣＰ２は、描画コマンドをデコードしてラスクコマン
トや、その他ＲＰ３で必要となる各種データを作成し、
内部描画バスＤＢ経由にてＲＰ３に実行を指示するもの
であり、ＲＰ３は、ラスクコマントおよび各種信号によ
って直線処理、および水平線方向の処理を行なうもので
ある。

ホストバスＩ／Ｆ制御・制御コマンド実行手段ＩＯは、
ＢＭＤＣＩ自体でバスマスクとなるため、外部メモリか
らコマンド、データをフェッチするための制御を行なう
ものであり、また、分岐命令等のプログラム制御コマン
ドの実行を制御するものである。すなわち、フェッチさ
れたコマンドは、まず、ホストバスＩ／Ｆ制御・制御コ
マンド実行手段１０に書き込まれ、制御コマンド、描画
コマンド、あるいはコマンドエラーかの判定がなされ、
描画コマンドであれば、内部ホストパスＨＢ経由にてＬ
ＣＰ　２に転送される。

ホストバスＩ／Ｆｉｌは、外部ＣＰＵとのインターフェ
ース部であり、コマンドのフェッチやデータ転送を行な
う。

グラフィックＩ／Ｆ１２は、グラフィックメモリとのデ
ータのやり取りを制御するものである。

第２図はＲＰの構成を示すブロック図であり、ＲＰ３は
前処理制御手段４、アドレス計算手段５、論理演算実行
手段６、アクセス制御手段７の各ブロックから構成され
、さらに前処理制御手段４は描画制御ラスクコマント部
１３、前処理信号生成部１４とからなり、アドレス計算
手段５はＤＤＡ演算部８、アドレス計算部９、シーケン
サ１５がら構成されている。また、論理演算手段６はＦ
ＩＦＯ１６、論理演算実行部１７からなり、アクセス制
御手段７はレジスタ１８、グラフインクメモリアクセス
部１９から構成されている。

前処理制御手段４は、ＰＬＡで構成され、１つのラスク
コマントが終了するまで固定となる信号の生成をするブ
ロックであり、コマンドのデコード、および描画モード
、論理演算モード等の情報により前処理信号生成部１４
により信号を生成する。

ここで作られた信号はＲＢ経由にて各ブロックに転送さ
れる。但し、信号数が多いため、２サイクルに分けて転
送される。

アドレス計算手段５は、ＤＤＡ演算部８により転送先の
座標の移動情報をＤＤＡアルゴリズムによって計算し、
それをアドレスの下位５ピツ、トに反映してアクセスが
必要が否かの判定、論理演算のピントフィールドに関す
る情報等を作り、論理演算手段６、アクセス制御手段７
にトークンとして送り、その実行を制御するものである
。ちなみに、アドレス計算手段６は、前処理制御手段４
により各種信号が設定されることにより起動し、シーケ
ンサ１５は、ＤＤＡ演算部８とアドレス計算部９とを制
御し、最も効率的なタイミングで１サイクルで１つのト
ークンを論理演算手段６、およびアクセス制御手段７に
転送する。

ＤＤＡ演算部８とアドレス計算部９とはパイプライン制
御がなされており、基本的には、ＤＤＡ演算が１サイク
ルでできる場合、 なお、■はＤＤＡ　）−クンの受理、 ■はアドレス、座標の更新、 ■はアクセス判定環、論理演算トークン出力、である。

論理演算手段６は、論理演算を行なうブロックであり、
ＦＩＦ○１６にトークンが書き込まれることにより動作
を開始し、トークンがある限り、論理演算実行部１７に
より論理演算を実行する。但し、論理演算に必要なデー
タがアクセス制御手段７によりフェッチされていない場
合や、グラフインクメモリに書き込むべきデータが書き
込まれるまでの間は、論理演算処理を一時停止して待た
なければならない。

アクセス制御手段７は、論理演算のために必要なグラフ
ィックメモリに対するアクセスの制御を行なうブロック
である。すなわち、アドレス計算部の指示（トークン）
による各データの読み出しアドレスの更新と論理演算手
段の指示による転送先書き込みアドレスの更新を行ない
、グラフィックバスＩ／Ｆ１２に要求を出すものである
。

次に作用を説明する。

第３図に示すように、アドレス計算手段５から出力され
るトークンは、論理演算手段６とアクセス制御手段７と
のトークンを１ワードとして１サイクルで転送され、第
３図に示すように、アドレス計算手段５によって、論理
演算手段６からの書き込み許可信号（ＲＤＹＯＰＩＩＩ
）とアクセス制御手段の書き込み許可信号（ＲＤＹＭＡ
Ｃ）とがモニタされる。

書き込みの制御は、データフェッチの必要な論理演算に
関するトークンの場合、ＲＤＹＯＰＲ，ＲＤＹＭＡＣの
両方が共に成立により、論理演算手段６とアクセス制御
手段７との両方に書き込みがなされ、一方、データフェ
ッチの不要な論理演算に関するトークンの場合、ＲＤＹ
ＯＰＲのみの成立により、論理演算手、段６だけに書き
込みがなされる。

また、終了処理では、リニアアドレスの更新のみを行な
わせたいときのトークンはＲＤＹＭＡＣのみでよく、こ
の場合、アクセス制御手段７だけに書き込みがなされる
。

アドレス計算手段５から論理演算手段６、およびアクセ
ス制御手段７に転送されるトークンとしては、ビットＯ
から３４までの３５ビツトの情報があり、以下に示す内
容が含まれている。

ビット０のＦＥＴＭＯＤ　（Ｆｅｔｃｈ　Ｍｏｄｅ）は
、論理演算手段６が読み込んだグラフィックデータをど
のレジスタに書き込むかを示す。

ビット１のＲＥＱＭＯＤ　（Ｒｅｑｕｅｓｔ　Ｍｏｄｅ
）は、アクセス制御手段７がグラフィックバスＩ／Ｆ１
２にリードサイクルを要求するかどうかを示す。

ピント２の叶ＥＴＣＨ（Ｄｅｓｔｉｎａｔｉｏｎ　Ｆｅ
ｔｃｈ　）は、論理演算を実行するために転送先データ
をフェッチする必要があることを示す。

ビット３の５ＦＥＴＣＨ（Ｓｏｕｒｃｅ　Ｆｅｔｃｈ）
は、論理演算を実行するために転送元データをフェッチ
する必要があることを示す。

ビット４のＰＦＥＴＣ）ｌ　（Ｐａｔｔｅｒｎ　Ｆｅｔ
ｃｈ　）は、論理演算を実行するためにパターンデータ
をフェッチする必要があることを示す。

ビット５のＰＢＮＤＦ　　（Ｐａｔｔｅｒｎ　Ｂｏｕｎ
ｄａｒｙ　Ｆｅｔｃｈ）は、論理演算を実行するパター
ンがパターン読み出し境界を越えたため、パターン読み
出し点を反転して新たにパターンデータをフェッチしな
ければならないことを示す。

ビット６のＣＲＹＤＸＦ　（Ｃａｒｒｙ　ｏｆ　Ｄｅｓ
ｔｉｎａｔｉｏｎχｆｏｒ　Ｆｅｔｃｈ　）は、リード
サイクル実行前に転送先リニアアドレスをＸ方向へ動が
すことを指定する。

ビット７のＣＲＹＤＹＦ　（Ｃａｒｒｙ　ｏｆ　Ｄｅｓ
ｔｉｎａｔｉｏｎ　Ｙｆｏｒ　Ｆｅｔｃｈ　）は、リー
ドサイクル実行前に転送先リニアアドレスをＹ方向へ動
かすことを指定する。

ピント８のＩＮＣＡＤ　　（Ｉｎｃｒｅｍｅｎｔ　Ａｄ
ｄｒｅｓｓ　）は、読み出しを実行する前にリニアアド
レスを増加／減少することを示す。

ビット９〜１３の５ＳＨＦＴＯ−４（Ｓｏｕｒｃｅ　５
ｈｉｆｔ　Ｃｏｕｎｔ）は、転送元データのシフト量で
あり、論理演算手段６に書き込まれた場合、２値変換（
透明変換。

不透明変換）時には１／３２セレクタの選択信号として
使用する。

ビット１４〜１８のＰＳＨＦＴＯ−４（Ｐａｔｔｅｒｎ
　５ｈｉｆｔ　Ｃｏｕｎｔ）は、パターンデータのシフ
ト量であり、論理演算手段６に書き込まれた場合、２値
変換時には１／３２セレクタの選択信号として使用する
。

ビット１９のＤＳＴＯＲＥ　（Ｄｅｓｔｉｎａｔｉｏｎ
　５ｔｏｒｅ　）は、論理演算実行後、結果を書き込む
必要があることを示す。

ビット２０のＣＲＹＤＸＳ　（Ｃａｒｒｙ　ｏｆ　Ｄｅ
ｓｔｉｎａｔｉｏｎ　Ｘｆｏｒ　５ｔｏｒｅ）は、ライ
トサイクル実行後、転送先リニアアドレスをＸ方向に動
かすことを指定する。

ビット２１のＣＲＹＤＹＳ　（Ｃａｒｒｙ　ｏｆ　Ｄｅ
ｓｔｉｎａｔｉｏｎ　Ｙｆｏｒ　５ｔｏｒｅ）は、ライ
トサイクル実行後、転送先リニアアドレスをＸ方向に動
かすことを指定する。

ビット２２〜２６の０ＦＦＳＯ−４（Ｏｆｆｓｅｔ　Ｈ
ｉｇｈ　）は、論理演算を実行する部分のビットフィー
ルドを求めるためのデータであり、転送先のリニアアド
レスの更新後の値である。論理演算手段６ではこの信号
と前回のトークンのときのこの信号とにより、論理演算
を行なうビットフィールドを算出する。

ビット２７〜３１のＰＩＡＤＲＯ−４（Ｐａｔｔｅｒｎ
　ＩｎｔｅｒｎａｌＡｄｄｒｅｓｓ）は、内臓パターン
ＲＡＭのアドレスを示す。

ビット３２のＥＮＰＬＯＴＩ　　（Ｅｎａｂｌｅ　Ｐｌ
ｏｔ　１　）は、論理演算を行なうことを示し、論理演
算手段６の論理演算以外の動作は、この信号に関係なく
動作する。

ビット３３のＬＡＳＴＩ　　（Ｌａｓｔ　１）は、ラス
タプロセッサのコマンド実行の最後の論理演算であるこ
とを示す。

ビット３４のＳＴＲＭＯＤ　（Ｓｔｏｒｅ　Ｍｏｄｅ）
は、ライトサイクルのモードを示す。

トークンは、基本的にはＲＢ経出で転送されるが、ビッ
ト２７〜３１のＰＩＡＤＲＯ−４については、パス幅、
タイミング等の問題により、ＲＢを経由せずに直接接続
される。なお、トークンはＲＢに負論理で出力され、Ｆ
ＥＴＭＯＤ、　ＲＥＱＭＯＤ、　ＰＢＮＤＦ　、　ＩＮ
ＣＡＤについては、アドレス計算手段５では生成せず、
マイクロシーケンサ（図示せず）で生成される。

また、ＤＩＮＣＬＩＰ　（Ｃｌｉｐｐｉｎｇ）は、トー
クンではないが、クリッピング回路の試験のために、ト
ークン読み出しと同時にＲＢに読み出されるものであり
、クリッピングモードの示す停止条件により停止したこ
とを示すものである。

第４図は、本実施例の動作例を説明するためのブロック
図であり、論理演算手段６とアクセス制御手段７とのグ
ラフィックメモリに対するアクセスを示す。なお、ＧＡ
はグラフィックアドレスバス、ＧＤはグラフィックデー
タバス、Ｗ　ＲＥＧは書き込みデータレジスタ、Ｄ　Ｒ
ＥＧは読み込みデータレジスタであり、 ＦＳＥＬｏ、１は転送先、転送元、パターン内のどのデ
ータのフェッチであるかを示す信号、ＦＥＮＤは全デー
タのフエ’７チが終了したことを示す信号、 ＭＡＣＢＳＹは論理演算手段６からストア要求信号を受
は付けられないことを示す信号、５ＴＲＥＱはストア要
求信号、 ＩＧＲＷはリード／ライトのパス要求であるかを示す信
号、 ＧＢＲＥＱはグラフィックバス要求信号、ＧＢＡＣＫは
グラフィックバス要求承認信号、ＧＷＲはグラフィック
データ書き込み信号、ＧＲＤはグラフィックデータ読み
出し信号、である。

論理演算手段６において、フェッチ要求のトークンが受
は取られた場合、要求される全てのデータのフェッチが
行なわれていないと、論理演算が実行されないため、Ｆ
ＳＥＬｏ、１信号とＧＷＲ信号とによりデータのフェッ
チがなされ、ＦＥＮＤ信号がアサートされた後に最後の
データが書き込まれることにより論理演算が実行される
。

一方、論理演算手段６において（ストア要求のトークン
が受は取られた場合、論理演算が実行された後に書き込
みデータレジスタ（Ｗ　ＲＥＧ）に有効なデータが入っ
ているかどうかが確認され、入っていなければ、論理演
算結果が書き込まれ、有効データフラグがセットされる
。次に、ＭＡＣＢＳＹ信号の確認が行なわれ、アクセス
制御手段７がストア要求受は付は可能状態になったらス
トア要求の５ＴＲＥＱ信号が出力される。５ＴＲＥＱ信
号が出力された後は、次のトークンに基づいて論理演算
が実行される。そして、ＧＲＤ信号によって書き込みデ
ータレジスタ（Ｗ　ＲＥＧ）の値がグラフインクデータ
バスＣＤに読み出され、有効データフラグがリセットさ
れる。

アクセス制御手段７において、トークンからのフェッチ
要求信号が受は取られた場合、フェッチ要求に基づいて
、該当するデータのフェッチアドレスが更新され、グラ
フィックバス要求信号であるＧＢＲＥＱ信号がグラフイ
ンクバスＩ／Ｆ１２に出力される。このとき、ＧＢＡＣ
Ｋ信号が返ってきたら前記アドレスがグラフィックアド
レスバスＧＡに出力される。そして、その他のデータの
フェッチ要求があれば、そのデータのフェッチ処理が行
なわれ、なければフェッチ、またはストア要求の待ち状
態となる。

一方、アクセス制御手段７において、論理演算手段６か
らのストア要求信号が受は取られた場合、ストア要求に
基づいて、グラフインクバス要求信号であるＧＢＲＥＱ
信号がグラフィックバスＩ／Ｆ１２に出力される。この
とき、ＧＢＡＣＫ信号が返ってきたら書き込みアドレス
がグラフィックアドレスバスＧＡに出力され、前記アド
レスの更新が行なわれた後、フェッチ、またはストア要
求の待ち状態となる。

また、アクセス制御手段７において、フェッチ要求信号
、およびストア要求信号が同時に受は取られた場合、フ
ェッチ要求信号に対する処理が優先的に処理される。

描画処理は、一般に、データのフェッチ、論理演算、デ
ータのストアの順で行なわれるが、本実施例では、アド
レス計算手段、論理演算手段、アクセス制御手段をそれ
ぞれ独立して動作させることができ、データのストアの
前に次のデータのフエ、７チを行なうことができるため
、データのストア期間中に次の論理演算ができ、処理ス
ピードを上げることができる。

したがって、例えば、１ビツト／ピクセルで、転送先と
パターンとの２項論理演算を行ない、グラフインクバス
アクセスサイクルを８クロツク、２項論理演算のサイク
ルを１クロツクとした場合を仮定すると、第５図（ａ）
に示す従来例と比較して、第５図（ｂ）に示すような本
実施例の処理の方がより高速になっている。なお、ＰＦ
はパターンフェッチ、叶はディスティネーション（転送
先）フェッチ、ＯＰＥは論理演算、ＳＴはストアのタイ
ミングを示す。

また、ＢＭＤＣの試験を行なう場合、アドレス計算手段
、論理演算手段、アクセス制御手段の各ブロックを独立
して試験できるため、試験を容易に行なうことができる
。これは、ＢＭＤＣの外部バスと各ブロックの内部バス
とを接続し、各バスに接続されたレジスタ値を自由に参
照できるようになるためである。

このように本実施例では、制御信号線等の内部配線の増
加を抑えることができ、アドレス計算手段、論理演算手
段、アクセス制御手段を独立して並列に動作できる。

また、本実施例では、ＢＭＤＣの外部バスからの試験信
号によりＲＰ内の各部分を独立して試験できる。

したがって、処理の高速化を図ることができ、内部配線
を削減するとともに、ＢＭＤＣを容易に試験できる。

〔発明の効果〕

本発明では、制御信号線等の内部配線の増加を抑えるこ
とができ、アドレス計算手段、論理演算手段、アクセス
制御手段を独立して並列に動作できる。

また、ディスプレイコントローラの外部バスからの試験
信号によりＲＰ内の各部分を独立して試験できる。

したがって、処理の高速化を図ることができ、内部配線
を削減するとともに、容易に試験のできるディスプレイ
コントローラを提供することができる。

【図面の簡単な説明】

第１〜５図は本発明に係るピントマツプディスプレイコ
ントローラの一実施例を示し、第１図はその全体構成を
示すブロック図、第２図はその要部構成を示すブロック
図、第３．４図はその動作例を説明するためのブロック
図・ 第５図（ａ）　、　（ｂ）はその動作例を説明するため
のタイミングチャート、 第６図は従来例の要部構成を示すブロック図である。 １・・・・・・ピントマツプディスプレイコントローラ
（ＢＭＤＣ）、 ２・・・・・・描画プロセッサ（ＬＣＰ）＝３・・・・
・・ラスタプロセッサ（ＲＰ）、４・−・・・・前処理
制御手段、 ５・・・−・アドレス計算手段、 ６・・・・・・論理演算手段、 ７・・・・・・アクセス制御手段、 ８−・−・・・ＤＤＡ演算部、 ９・・・・・・アドレス計算部、 １０・・・・・−ホストバスＩ／Ｆ制Ｌ？’Ｂ・制御コ
マンド実行手段、 １１・・・・・−ホストバスＩ／Ｆ。 １２・・・・・・グラフィックＩ　／Ｆ。 １３・・・・・・描画制御ラスクコマント部、１４・・
・・−前処理信号生成部、 １５・・・・・・シーケンサ、 １６・・・−・・ＦＩＦＯｌ １７・・・・・・論理演算実行部、 １８・・・・・−レジスタ、 １９・−・・・・グラフィックメモリアクセス部、ＤＢ
・・・・・・内部描画バス、 ＨＢ・・・・・・内部ホストバス、 ＣＢ・・・・・・内部グラフィックバス、ＲＢ・・−・
・・ＲＰ内部バス、 ＧＡ・・・・・・グラフィックアドレスバス、ＧＤ・・
・−・グラフィックデータバス。

Claims (4)

【特許請求の範囲】
1. （１）所定の描画コマンドをデコードし、所定の処理コ
   マンドに分解する描画プロセッサと、該描画プロセッサ
   からの処理コマンドに基づいて描画処理を実行するラス
   タプロセッサとを備え、 前記描画コマンドに基づいてディスプレイ装置に画像を
   表示するディスプレイコントローラにおいて、 前記ラスタプロセッサは信号伝達経路となる内部バスと
   、 該処理コマンドに基づいて座標の移動を計算し、フェッ
   チ要求命令、および論理演算開始命令を該内部バスにト
   ークンとして出力するアドレス計算手段と、 該アドレス計算手段からの論理演算開始命令のトークン
   により論理演算を実行し、必要に応じてストア要求を出
   力する論理演算手段と、該アドレス計算手段からのフェ
   ッチ要求命令、および該論理演算手段からのストア要求
   のトークンによりフェッチアドレス、およびストアアド
   レスを更新し、アクセス要求を出力するアクセス制御部
   とを備え、 前記アドレス計算手段、論理演算手段、アクセス制御手
   段はそれぞれ独立したシーケンサにより独立して動作す
   ることを特徴とするディスプレイコントローラ。
2. （２）前記論理演算手段、および前記アクセス制御手段
   はそれぞれトークンの入力が可能か否かのステータス信
   号を出力し、 前記アドレス計算手段は該ステータス信号に応じてトー
   クンの出力を制御することを特徴とする請求項１記載の
   ディスプレイコントローラ。
3. （３）前記アクセス制御手段は前記トークンからのフェ
   ッチ要求命令と論理演算手段からのストア要求命令との
   ２つのトークンを同時に受けた場合、フェッチ要求命令
   を優先して実行することを特徴とする請求項１記載のデ
   ィスプレイコントローラ。
4. （４）前記アドレス計算手段、論理演算手段、アクセス
   制御手段に接続するバスと前記ディスプレイコントロー
   ラに接続する外部バスとを接続し、該外部バスから所定
   の試験信号を該アドレス計算手段、論理演算手段、アク
   セス制御手段のいずれかに選択的に与え、該アドレス計
   算手段、論理演算手段、アクセス制御手段をそれぞれ独
   立に試験することを特徴とする請求項１記載のディスプ
   レイコントローラ。