JPS58103253A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS58103253A JPS58103253A JP56200913A JP20091381A JPS58103253A JP S58103253 A JPS58103253 A JP S58103253A JP 56200913 A JP56200913 A JP 56200913A JP 20091381 A JP20091381 A JP 20091381A JP S58103253 A JPS58103253 A JP S58103253A
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- JP
- Japan
- Prior art keywords
- circuit
- program
- line
- clock
- control
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本尭明け、通信制御装置内のメモリに格納し九伝送制御
プログラムによシ複数ー線のデータ送受値を時分割で制
御する過信制御装置κ関し、％κ１回線のプログラム連
続実行の時間制限κ関する。
プログラムによシ複数ー線のデータ送受値を時分割で制
御する過信制御装置κ関し、％κ１回線のプログラム連
続実行の時間制限κ関する。
従来のζの樵彊ｉｌｌＩＦｉ．、第１図に示すよ□うＫ
、複数の回Ｉ／ｓＬ，〜Ｌ，にそれぞれｌＩ！統された
四線アタープタＬＡ１〜Ｌ▲．で、回線からの受信ビッ
トを文字に組立て、あるいは回線への送信文字をビット
直列に分解する．各回線アダプタは、１文字の組立又は
分解が完了すると処珊費求を演算処理回路ＣＰＣＫ出す
．演算処理回路ＣＰＣは、最優先の回線の処環豊求を受
付け、メモ９ＭｇＭから該当回線の回線制御ワードＬＣ
Ｗを絖み込み伝送制御グログラムＴＣＰを実行して送受
信データの伝送制御を行なう．メモリＭＥＭＦｉ、′各
回縁に対応する四線制御ワードｉ，ｃｗ，〜ＬＣＷ，お
よび各ｉＩｌ！Ｉｉｍに共用される伝送制御プログラム
ＴＣＰを格納している。
、複数の回Ｉ／ｓＬ，〜Ｌ，にそれぞれｌＩ！統された
四線アタープタＬＡ１〜Ｌ▲．で、回線からの受信ビッ
トを文字に組立て、あるいは回線への送信文字をビット
直列に分解する．各回線アダプタは、１文字の組立又は
分解が完了すると処珊費求を演算処理回路ＣＰＣＫ出す
．演算処理回路ＣＰＣは、最優先の回線の処環豊求を受
付け、メモ９ＭｇＭから該当回線の回線制御ワードＬＣ
Ｗを絖み込み伝送制御グログラムＴＣＰを実行して送受
信データの伝送制御を行なう．メモリＭＥＭＦｉ、′各
回縁に対応する四線制御ワードｉ，ｃｗ，〜ＬＣＷ，お
よび各ｉＩｌ！Ｉｉｍに共用される伝送制御プログラム
ＴＣＰを格納している。
処理結果等の情報は、転送制御囲路ｌＦを介して情報処
１１ｉ１１１ｃＰＵと演算処理回路ＣＰＣおよびメモリ
ＭｇＭとの間で転送される。
１１ｉ１１１ｃＰＵと演算処理回路ＣＰＣおよびメモリ
ＭｇＭとの間で転送される。
上述の従来の装置は、回線アダプタＬＡからのｆｆｉｊ
ｌ！！求が発生すると、演算処理回路ＣＰＣｉｊ処珊簀
求している回線番号ｔ−ｍべ、その時最＾一先位にある
ｌ！！ｉ＊ｍ御ワードＬＣＷＩ取り出して伝送制御プロ
グラムＴ ＣＰの実行を開始する。そして、例えば１ｇ
ｌ１ｉｌＬｈの処理を行なう場合は、第２図のプログラ
ム実打状崖図に示すように、伝送制御プログラム’Ｉ’
ＣＰのプログラムステップム、がら実行を開始し、ス
テップｈ、−１での全ステップを実行して該処ｍｅ求に
関する全ての処理を完ｒする。ステップ札の実行が終ｆ
すると、該回線の四線制御ワードＬＣＷｔ史耕した後、
νまたな処ｊｌ賛求を受付ける。次に、このとき菫高優
先位にある回路Ｌｌの費求を前述と同様にプログラムス
テップ！、から実行を開始し、最終ステップ八まで連続
実行する。
ｌ！！求が発生すると、演算処理回路ＣＰＣｉｊ処珊簀
求している回線番号ｔ−ｍべ、その時最＾一先位にある
ｌ！！ｉ＊ｍ御ワードＬＣＷＩ取り出して伝送制御プロ
グラムＴ ＣＰの実行を開始する。そして、例えば１ｇ
ｌ１ｉｌＬｈの処理を行なう場合は、第２図のプログラ
ム実打状崖図に示すように、伝送制御プログラム’Ｉ’
ＣＰのプログラムステップム、がら実行を開始し、ス
テップｈ、−１での全ステップを実行して該処ｍｅ求に
関する全ての処理を完ｒする。ステップ札の実行が終ｆ
すると、該回線の四線制御ワードＬＣＷｔ史耕した後、
νまたな処ｊｌ賛求を受付ける。次に、このとき菫高優
先位にある回路Ｌｌの費求を前述と同様にプログラムス
テップ！、から実行を開始し、最終ステップ八まで連続
実行する。
Ｖ４１ｉ１ Ｌ、 Ｋ対して本同様である。
上述の処理け、ｌ！Ｉ線の処理時間ｔま、当Ｔ＃ｔｇＩ
４Ｉの走行ステップ数に＃書される。一般に高速回線は
処理が単純であって走行ステップ数が少なく、低速回Ｉ
ＩＦｉ処理がａｌ！雑であって走行ステップ数が多い。
４Ｉの走行ステップ数に＃書される。一般に高速回線は
処理が単純であって走行ステップ数が少なく、低速回Ｉ
ＩＦｉ処理がａｌ！雑であって走行ステップ数が多い。
従って、上述の従来装置では、低速回線と高速回線を混
在して収容した場合Ｋ、低速回線の処理時間が多くなり
、高速回線の処理が遅延され、また誤りを生ずるという
欠点がある。これを回避するために、低速回線の伝送ル
１］−プログフムを作成するときソフト的にプログラム
の連続夷打数を制限することもロエ能であるがプログラ
ム作成が債雑となる。まえ、低速回線と高速回線を別々
の通信制御１装置に収容する場合はシステムの・・−ド
ウエア量が増大するという欠点がある。
在して収容した場合Ｋ、低速回線の処理時間が多くなり
、高速回線の処理が遅延され、また誤りを生ずるという
欠点がある。これを回避するために、低速回線の伝送ル
１］−プログフムを作成するときソフト的にプログラム
の連続夷打数を制限することもロエ能であるがプログラ
ム作成が債雑となる。まえ、低速回線と高速回線を別々
の通信制御１装置に収容する場合はシステムの・・−ド
ウエア量が増大するという欠点がある。
本発明は、上述の従来の欠点を解決１７．１回線当りの
プログラムの連続実行時間を制限することにより、異檀
逼信速度の混在収容がρｆＩヒな通信制御装置を提供す
ることＫある。
プログラムの連続実行時間を制限することにより、異檀
逼信速度の混在収容がρｆＩヒな通信制御装置を提供す
ることＫある。
本発明の制御装置は、回線制御ワードおよび伝送制御プ
ログラムを格納するメモりと、複数の囲巌アタプタから
の処理要求を優先順位に従って受付は該当回線の処理プ
ログラムを前記メモリから読み出して実行しデータの送
受１ｇ制御を行なう演算処理（ロ）路とを備えた通信制
御４１装置において、クロック針数回路を備えて、前配
回線制御ワードにケまクロック信号針数規定値領域を設
け、１つの回線のプログラム実行時間が前記クロック信
４４ｔｔａ蟻定幀をｉ！＃え、たときは醸目線の処理を
一時中断して他の１ｇ１ＩＩＩの処理を行なうことを特
徴とする。
ログラムを格納するメモりと、複数の囲巌アタプタから
の処理要求を優先順位に従って受付は該当回線の処理プ
ログラムを前記メモリから読み出して実行しデータの送
受１ｇ制御を行なう演算処理（ロ）路とを備えた通信制
御４１装置において、クロック針数回路を備えて、前配
回線制御ワードにケまクロック信号針数規定値領域を設
け、１つの回線のプログラム実行時間が前記クロック信
４４ｔｔａ蟻定幀をｉ！＃え、たときは醸目線の処理を
一時中断して他の１ｇ１ＩＩＩの処理を行なうことを特
徴とする。
次Ｋ、本発＃４ＶＣついて、１闇を参照してｌ１ｌＰ細
に説明する。
に説明する。
第３図は、本発明の一実施例を示すブロック図である。
すなわち、複数の回！Ｌ＋〜Ｌ、をそれぞれｋｌｌ−ア
ダプタｌ、Ａ、、ＬＡ、に修続する。各１線アターブタ
は、演舞処理回路Ｃ）’ Ｃｙｃ接続され、厳島優先位
の回−の処ｊｌ蒙求が処理される。メモ！Ｊ Ｍｈ：Ｍ
ｉｊｌＯ１４ｔｈＩ！対応のＭ４１ｉ１制御ワードＬＣ
Ｗ、〜ＬＣＷ、および伝送制御グログラム’１’ ＣＰ
を格納するメモリであるが、各回線制御ワードＬＣＷ＃
ま、クロック針数規定辿愉域ＴＶ、回婦状態領域Ｓ’ｌ
’８．情報処ｊｊＪ鯨＠ＣＰ Ｕからのコマンド領域Ｃ
ＭＤ等を含む。
ダプタｌ、Ａ、、ＬＡ、に修続する。各１線アターブタ
は、演舞処理回路Ｃ）’ Ｃｙｃ接続され、厳島優先位
の回−の処ｊｌ蒙求が処理される。メモ！Ｊ Ｍｈ：Ｍ
ｉｊｌＯ１４ｔｈＩ！対応のＭ４１ｉ１制御ワードＬＣ
Ｗ、〜ＬＣＷ、および伝送制御グログラム’１’ ＣＰ
を格納するメモリであるが、各回線制御ワードＬＣＷ＃
ま、クロック針数規定辿愉域ＴＶ、回婦状態領域Ｓ’ｌ
’８．情報処ｊｊＪ鯨＠ＣＰ Ｕからのコマンド領域Ｃ
ＭＤ等を含む。
上記クロック針数規定値領域ＴＭＫは、転送制御回路１
）゛を経由して情報処理装置ＣＰＵから任意の埴が設定
できる。そして、各回線の伝送制御プ１１グラムｉ”
ＣＰの連続走行時間を上記設定値によ）て１ｔｔｌｊ限
する。この設定＋ｍｔよ−わらかしめ定めるか又は１１
−麓に変更することも”Ｊ ｈヒである。クロイタ計数
回路ＴＣＴ＃′ｉ、演算処理回路ＣＰＣが絖み込んだ該
当回線の［！ｌ！ｌ−制御ワードＬＣＷ中の前記針数規
定ＶＬ＠城ＴＭの内容によって初Ｍ設定され、該当回線
の処理プログラムが実行中クロックパルスＣＬＫによっ
て減算され、減算結果が“ｏ）Ｃなつ九ときタイムアウ
ト信号Ｔ Ｍ Ｏを出力しＴＣ屓算処理回路ＣＰＣに送
る。転送制御回路ＩＦＶｉ、演算処理回路ＣＰＣおよび
メモＩＪＭＥＭと情報処理装＠ｃｐｕ間の情報転送を制
御する。演算処ｍｔ！！ｌ路ＣＰＣは、ｌ！ｌ！１ｌｉ
１アダプタＬＡ、〜ＬＡ、がらの処理要求を監視してお
シ、処理要求している回縁の中で最高優先付にある回線
の１！！ｌ！Ｉｉ！制御ワードＬＣ’Ｗを選択し、その
内容を内蔵するレジスタに続出【７た後、該ＬＣＷのク
ロック信号針数規定値をクロイタ計数回路’１” ＣＴ
Ｋ設定する。そして、伝送制御プログラムＴＣＰの所
要のスアッグからプログラムの実行を開始し、ｌステッ
プを実行するととにクロック計数回路Ｔ ＣＴからのタ
イムアウト信号ＴＭＯをチェックし、タイムアウトが晃
生していないときは次のステップを実行する。タイムア
ウド信号′Ｉ″ＭＯが発生しているときは、該−線の回
線制御ワードＬＣＷを演算処理回路ＣＰＣ内のレノスタ
の内容によって更新した後、該グログラムの実行を中断
（２、丹びｉ！ｌｌ！１１１ｍアダプタｌ、Ａからの処
理要求の監視に戻る。タイムアウト以前に最終プログラ
ムステップが終ｆしたときは、その時点で処理要求の監
視に戻ることは勿論である。そして、処坤賛求のｍＡ優
先位の目線の回線制御ワードＬＣＷを絖み込んで上記同
様な処理を行なう。
）゛を経由して情報処理装置ＣＰＵから任意の埴が設定
できる。そして、各回線の伝送制御プ１１グラムｉ”
ＣＰの連続走行時間を上記設定値によ）て１ｔｔｌｊ限
する。この設定＋ｍｔよ−わらかしめ定めるか又は１１
−麓に変更することも”Ｊ ｈヒである。クロイタ計数
回路ＴＣＴ＃′ｉ、演算処理回路ＣＰＣが絖み込んだ該
当回線の［！ｌ！ｌ−制御ワードＬＣＷ中の前記針数規
定ＶＬ＠城ＴＭの内容によって初Ｍ設定され、該当回線
の処理プログラムが実行中クロックパルスＣＬＫによっ
て減算され、減算結果が“ｏ）Ｃなつ九ときタイムアウ
ト信号Ｔ Ｍ Ｏを出力しＴＣ屓算処理回路ＣＰＣに送
る。転送制御回路ＩＦＶｉ、演算処理回路ＣＰＣおよび
メモＩＪＭＥＭと情報処理装＠ｃｐｕ間の情報転送を制
御する。演算処ｍｔ！！ｌ路ＣＰＣは、ｌ！ｌ！１ｌｉ
１アダプタＬＡ、〜ＬＡ、がらの処理要求を監視してお
シ、処理要求している回縁の中で最高優先付にある回線
の１！！ｌ！Ｉｉ！制御ワードＬＣ’Ｗを選択し、その
内容を内蔵するレジスタに続出【７た後、該ＬＣＷのク
ロック信号針数規定値をクロイタ計数回路’１” ＣＴ
Ｋ設定する。そして、伝送制御プログラムＴＣＰの所
要のスアッグからプログラムの実行を開始し、ｌステッ
プを実行するととにクロック計数回路Ｔ ＣＴからのタ
イムアウト信号ＴＭＯをチェックし、タイムアウトが晃
生していないときは次のステップを実行する。タイムア
ウド信号′Ｉ″ＭＯが発生しているときは、該−線の回
線制御ワードＬＣＷを演算処理回路ＣＰＣ内のレノスタ
の内容によって更新した後、該グログラムの実行を中断
（２、丹びｉ！ｌｌ！１１１ｍアダプタｌ、Ａからの処
理要求の監視に戻る。タイムアウト以前に最終プログラ
ムステップが終ｆしたときは、その時点で処理要求の監
視に戻ることは勿論である。そして、処坤賛求のｍＡ優
先位の目線の回線制御ワードＬＣＷを絖み込んで上記同
様な処理を行なう。
＃紀中断されたプログラムは、該回−が蝋尚優先位にな
つ九時点で中断後のステップから引続いて実行されるこ
とＫなる。
つ九時点で中断後のステップから引続いて実行されるこ
とＫなる。
菖４図は、本実施例による伝送制御プログラムの実行の
一例を示す。すなわち、回ｆＨＬ＆の処理要求により伝
送制御プログラムがステップに、から順次に、まで実行
され友時点でクロック信号針数回路のタイムアウト信号
ＴＭＯを検出し、ＩＥＡｌｊｉｌＬｈのプログラム実行
をステップに−で中断し、回線アダプタからの処ＩＭ要
求Ｍ視に戻り、この時鳥位優先位の一線１ｉｔの処＊＊
″Ｊｃを検出し、回線Ｌ□の伝送制御プログラムをステ
ップ１１から順次実行し、タイムアウト発生前ＫｉＩＩ
ｋ終ステップｌ、を実行して処［要求監視に戻る。この
時のＩＩｋ為優先優先位理要求が回線玩であるため再び
四ｉ１ Ｌｈの伝送制御プログラムがステップに１＋１
から順次実行されてステップ札まで実行される。その後
（ロ）騙し、の伝送制御プログラムをステップ町から町
まで実行し九ときタイムアウトＴＭＯが発生し、ｉｄ＃
Ｌ、のプログラム実行は一旦中断される。しかし、この
ときの処ｊ！要求中回＠Ｌ、が最高優先付であった九め
、回！ＩＬ、のプログ２ムをステップ講ｙ＋１から引続
いて実行し、最終ステップｌｌｌ１．まで実行している
。
一例を示す。すなわち、回ｆＨＬ＆の処理要求により伝
送制御プログラムがステップに、から順次に、まで実行
され友時点でクロック信号針数回路のタイムアウト信号
ＴＭＯを検出し、ＩＥＡｌｊｉｌＬｈのプログラム実行
をステップに−で中断し、回線アダプタからの処ＩＭ要
求Ｍ視に戻り、この時鳥位優先位の一線１ｉｔの処＊＊
″Ｊｃを検出し、回線Ｌ□の伝送制御プログラムをステ
ップ１１から順次実行し、タイムアウト発生前ＫｉＩＩ
ｋ終ステップｌ、を実行して処［要求監視に戻る。この
時のＩＩｋ為優先優先位理要求が回線玩であるため再び
四ｉ１ Ｌｈの伝送制御プログラムがステップに１＋１
から順次実行されてステップ札まで実行される。その後
（ロ）騙し、の伝送制御プログラムをステップ町から町
まで実行し九ときタイムアウトＴＭＯが発生し、ｉｄ＃
Ｌ、のプログラム実行は一旦中断される。しかし、この
ときの処ｊ！要求中回＠Ｌ、が最高優先付であった九め
、回！ＩＬ、のプログ２ムをステップ講ｙ＋１から引続
いて実行し、最終ステップｌｌｌ１．まで実行している
。
すなわち、タイムアウトの都度プログラムの実行を中断
して要求監視に戻シその時の最高優先付の要求を実行す
るため、１つの回線のグログラムステップ数が多くて実
行に長時間を賛する場合で４他の萬位優先の回線処理が
不当に遅れることがないという効果がある。
して要求監視に戻シその時の最高優先付の要求を実行す
るため、１つの回線のグログラムステップ数が多くて実
行に長時間を賛する場合で４他の萬位優先の回線処理が
不当に遅れることがないという効果がある。
以上のように、本発明においては、１回線が連続し−（
占有できるデータ処吉時ｉ！１ｔｂ限して、該ｌ１１１
＠時間内に実行が終了しないときは中断して他の鳥位優
先位の処ｍｓ求を実行するように構成し良から、Ａ１１
１過信適度の一線を混在収容可能である。同１１１Ｋ、
伝送制御手順の異なる１ｇＩ！ｉＩを混在収容すること
もできる。従って、制御１装置を一線種別ごとに分割し
て設ける必要がなく、実装上の融通性に富み、ハードウ
ェア皺が少くてすむ効果がある。を九、上記処理時間の
制限はハード的に行なわれるため、伝送制御プログラム
作成の負荷を軽減することができる。
占有できるデータ処吉時ｉ！１ｔｂ限して、該ｌ１１１
＠時間内に実行が終了しないときは中断して他の鳥位優
先位の処ｍｓ求を実行するように構成し良から、Ａ１１
１過信適度の一線を混在収容可能である。同１１１Ｋ、
伝送制御手順の異なる１ｇＩ！ｉＩを混在収容すること
もできる。従って、制御１装置を一線種別ごとに分割し
て設ける必要がなく、実装上の融通性に富み、ハードウ
ェア皺が少くてすむ効果がある。を九、上記処理時間の
制限はハード的に行なわれるため、伝送制御プログラム
作成の負荷を軽減することができる。
１ｓ１図は従来のプログラム制御形の通信制御装置の一
例を示すブロック図、ｗｌ、２図は上記従来例によるプ
ログラム実行制御例を示すプログラム実行状態図、謔３
図は本発明の一実施例を示すブロック図、票４図は上記
実施例によるゾログラム夾行制御１１１Ｎをボすプログ
ラム夷行状−図である。 図ｐｃおいて、Ｌ、〜Ｌ、・・・同一、ＬＡ、〜ＬＡ、
・・・同一アダプタ、Ｃｐｅ、・・演算処理回路、ＭＨ
Ｍ・・・メモ９．ＩＦ・・転送制御回路、ＣＰＵ・・情
報処理装置、ＬＣＷ、 〜ＬＣＷ、 ・＝ Ｉｇｌｌｉ
％ｌｌ ’７− ト、ＴＣＰ、、ｉｄ線制御プログラム
、Ｓｒ１・・回−伏線領域、Ｔ Ｍ・・・クロック信号
針数規定値領域、ＣＭＩ）・・コマンド領域。 代理人弁訃住田俊宗 第１図 第２図 回斗喀り表 τコ缶撃り皇
１４７１第３図 ４ｗＡ
例を示すブロック図、ｗｌ、２図は上記従来例によるプ
ログラム実行制御例を示すプログラム実行状態図、謔３
図は本発明の一実施例を示すブロック図、票４図は上記
実施例によるゾログラム夾行制御１１１Ｎをボすプログ
ラム夷行状−図である。 図ｐｃおいて、Ｌ、〜Ｌ、・・・同一、ＬＡ、〜ＬＡ、
・・・同一アダプタ、Ｃｐｅ、・・演算処理回路、ＭＨ
Ｍ・・・メモ９．ＩＦ・・転送制御回路、ＣＰＵ・・情
報処理装置、ＬＣＷ、 〜ＬＣＷ、 ・＝ Ｉｇｌｌｉ
％ｌｌ ’７− ト、ＴＣＰ、、ｉｄ線制御プログラム
、Ｓｒ１・・回−伏線領域、Ｔ Ｍ・・・クロック信号
針数規定値領域、ＣＭＩ）・・コマンド領域。 代理人弁訃住田俊宗 第１図 第２図 回斗喀り表 τコ缶撃り皇
１４７１第３図 ４ｗＡ
Claims (1)
- 回線制御ワードおよび伝送制御プログ２ムを格納するメ
モリと、複数の回線アダシタから０＠層費求を優先順位
に従って受付は該当１！？ｌ−の処理プログラムを―配
メモリから読み出して実行しデータめ過受曽制御を行な
う演算ＩＩ＆ｊｌ！回路とを備え九過信制御偵Ｗ１にお
いて、クロック針数回路を備えて、―記−−制御ワード
Ｋｔｊクロック信号針数規定値領域を設け、１つの回線
のプログラム奥行時間が一記クロック信号針数規定値を
超ええときは蚊−―の処理を一時中断して他の回線の４
６１１を行なうことを特徴とする過信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200913A JPS58103253A (ja) | 1981-12-15 | 1981-12-15 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200913A JPS58103253A (ja) | 1981-12-15 | 1981-12-15 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103253A true JPS58103253A (ja) | 1983-06-20 |
| JPS6350903B2 JPS6350903B2 (ja) | 1988-10-12 |
Family
ID=16432351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200913A Granted JPS58103253A (ja) | 1981-12-15 | 1981-12-15 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296842A (ja) * | 1985-06-25 | 1986-12-27 | Fujitsu Ltd | 回線制御方式 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342806U (ja) * | 1989-08-31 | 1991-04-23 |
-
1981
- 1981-12-15 JP JP56200913A patent/JPS58103253A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296842A (ja) * | 1985-06-25 | 1986-12-27 | Fujitsu Ltd | 回線制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350903B2 (ja) | 1988-10-12 |
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