JPS61296842A - 回線制御方式 - Google Patents
回線制御方式Info
- Publication number
- JPS61296842A JPS61296842A JP60138318A JP13831885A JPS61296842A JP S61296842 A JPS61296842 A JP S61296842A JP 60138318 A JP60138318 A JP 60138318A JP 13831885 A JP13831885 A JP 13831885A JP S61296842 A JPS61296842 A JP S61296842A
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- character processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、低通信速度でかつ処理に時間を要する制御手
順の回線の文字処理を複数回の回線走査に渡って、分割
処理することにより、アドレス置換の必要性ななくし、
回線の収容を柔軟にするものである０ 〔産業上の利用分野〕 本発明は回線制御装置に係り、特に通信速度およびＩＩ
ＩＩＩｌ＠手順の異なる複数の回線を処理する回線制御
方式に関する。
順の回線の文字処理を複数回の回線走査に渡って、分割
処理することにより、アドレス置換の必要性ななくし、
回線の収容を柔軟にするものである０ 〔産業上の利用分野〕 本発明は回線制御装置に係り、特に通信速度およびＩＩ
ＩＩＩｌ＠手順の異なる複数の回線を処理する回線制御
方式に関する。
従来、通信速度および制御手順の異なる複数の回線のｆ
ｎｉｌＩｌＩ方式としては、アドレス置換によるものが
一般に使用されている。第５図はアドレス置換の１例を
示す図であり、４８ＫｂＰＩ の高速回線を２回ｍ
（Ｈ６，Ｈｌ ＞、 ９６００ｂｐｓの低速回線を８回
線（Ｌ＊〜Ｌ＋ｓ）１合計１０回線を収容し５た例であ
る。走査番号０−１５を示すための４ビツトのカウンタ
出力のうち、２′ビツトが１１”のときは、２８〜２ｓ
ビットを全て”Ｏ”に置換えて回線番号とすることに
より、高速回ＭＨｏ、Ｈ＋はｌ走査周期（走査番号０〜
１５）の間にそれぞれ４回走査され、低速回線り鵞〜Ｌ
ｉｔ はｌ走査周期の間に、高速回＃ｊＨｅ 、Ｈｌの
走査の合間に１回だけ走査される構成となっている。
ｎｉｌＩｌＩ方式としては、アドレス置換によるものが
一般に使用されている。第５図はアドレス置換の１例を
示す図であり、４８ＫｂＰＩ の高速回線を２回ｍ
（Ｈ６，Ｈｌ ＞、 ９６００ｂｐｓの低速回線を８回
線（Ｌ＊〜Ｌ＋ｓ）１合計１０回線を収容し５た例であ
る。走査番号０−１５を示すための４ビツトのカウンタ
出力のうち、２′ビツトが１１”のときは、２８〜２ｓ
ビットを全て”Ｏ”に置換えて回線番号とすることに
より、高速回ＭＨｏ、Ｈ＋はｌ走査周期（走査番号０〜
１５）の間にそれぞれ４回走査され、低速回線り鵞〜Ｌ
ｉｔ はｌ走査周期の間に、高速回＃ｊＨｅ 、Ｈｌの
走査の合間に１回だけ走査される構成となっている。
上紀従来万式の揚台、回線の収容位置が通信速度によっ
て制限されるという欠点がある。
て制限されるという欠点がある。
物理的に複数の回線を収容する回線制御装置では、回線
の収容位置を回線制御装置Ｋｓ合の良いよ５に決定でき
たが、高速１本の回線に論理的なａｈの回線が多重化さ
れるような回線を収容する際には、回線制御装置の都合
で、多重化される論理的回線の通信速度等を制限できな
い。
の収容位置を回線制御装置Ｋｓ合の良いよ５に決定でき
たが、高速１本の回線に論理的なａｈの回線が多重化さ
れるような回線を収容する際には、回線制御装置の都合
で、多重化される論理的回線の通信速度等を制限できな
い。
そのためアドレス置換の必要性をなくし、回線の収容を
柔軟に行なえる効率的な方式の実現が望まれている。
柔軟に行なえる効率的な方式の実現が望まれている。
上記の点を解決するために本発明は、通信速度および制
御子１１の異なる複数の回線を接続し、文字の組立／分
解を行ない文字処理要求を発生する回路部（５）と、 上記文字処理要求を走査して処理要求を検出したとき、
文字の読出し／書込み等稽々の制御を行なう共通制御回
路部（４）とを有する回線制御装置において、 上記共通制御回路部（４）は、各回線毎の通信速度およ
び制御手順を記憶する＠１０手段（１６）と、各回線毎
の文字処理の状態を記憶する第２の手段（１４）を有し
、 あらかじめ定められた通信速度およびｆ！ＩＩＩＦＭＪ
手順の回線からの文字処理要求であることを上記第１の
手段（１６）によって検出したとき、上記第２の手段（
１４）の内容にもとづいて、当該文字について必要な処
理のうちの一部分の処理を実行し、し、かる後、当該文
字処理の状態を更新し、て上記第２の手段に格納するよ
う構成し、 上記あらかじめ定められた通信速度および制（財）手順
の回線への走査時においては、各走査毎に上記分割され
た部分処理を１つずつ実行することにより、１個の文字
処理をｗＰｊ回の走査期間に渡り分割処理することを特
徴とする。
御子１１の異なる複数の回線を接続し、文字の組立／分
解を行ない文字処理要求を発生する回路部（５）と、 上記文字処理要求を走査して処理要求を検出したとき、
文字の読出し／書込み等稽々の制御を行なう共通制御回
路部（４）とを有する回線制御装置において、 上記共通制御回路部（４）は、各回線毎の通信速度およ
び制御手順を記憶する＠１０手段（１６）と、各回線毎
の文字処理の状態を記憶する第２の手段（１４）を有し
、 あらかじめ定められた通信速度およびｆ！ＩＩＩＦＭＪ
手順の回線からの文字処理要求であることを上記第１の
手段（１６）によって検出したとき、上記第２の手段（
１４）の内容にもとづいて、当該文字について必要な処
理のうちの一部分の処理を実行し、し、かる後、当該文
字処理の状態を更新し、て上記第２の手段に格納するよ
う構成し、 上記あらかじめ定められた通信速度および制（財）手順
の回線への走査時においては、各走査毎に上記分割され
た部分処理を１つずつ実行することにより、１個の文字
処理をｗＰｊ回の走査期間に渡り分割処理することを特
徴とする。
本発明は、各回線毎の通信速度および制（財）手順とと
もに、各回ａ毎の文字処理の状態を記憶しておき、特定
の回線からの文字処理要求を検出したとき、その文字の
処理については一部分の処理のみ実行し文字処理状Ｈ情
報を更新するようにし、各走査毎に分割された部分処理
を実行するようにしたものである。
もに、各回ａ毎の文字処理の状態を記憶しておき、特定
の回線からの文字処理要求を検出したとき、その文字の
処理については一部分の処理のみ実行し文字処理状Ｈ情
報を更新するようにし、各走査毎に分割された部分処理
を実行するようにしたものである。
このようにすることにより、アドレス置換を行わずに、
全回線を均等に走査し、低通信速度力・つ処理に時間を
要する制（財）手順の回線からの文字処理要求に対して
、処理を効率よく実行することができる。
全回線を均等に走査し、低通信速度力・つ処理に時間を
要する制（財）手順の回線からの文字処理要求に対して
、処理を効率よく実行することができる。
第２図は本発明が適用される回線制御装置の構成例を示
す。図中、１は上位装置とのインタフェースを司る回路
（ＩＦＣ）、２はＭＥＭａ上に格納されている通信制御
プログラムを続出し実行する主制御回路（ＣＣ） 、３
はｉｔＡ ｆ＄ ｆｔ１ｉｌ輝プログラム及び送受信用
データが格納される記憶回路（ＡｉＥＭ］４はＣＣ２の
指示に基づき、ＬＡＳとＭＥＭ３の間でデータ転送を司
る回路（ＬＣ）、５は回線からのビットシリアルデータ
を文字に組立て又は、文字をピットシリチチータに分解
する回路（Ｌ Ａ）６は多重化回線に対する多重化又は
分離を司る回路（ＭＰＸ／ＤＭＰＸ） 、７は共通パス
である〇第３図は多重化回置のデータフォーマット例を
示す。図に於いてＣＨＩ〜ＣＨ２４は多重化された論理
的な２４本の回線を示し、ＩＣＨ当り０大８ビツトの有
効データがハイレベル手順又はベーシック手順で転送さ
れる。仮に、多重化回線の伝ブ 送速度を１．５Ｍｂ／ｓとすると、−ＪＣＨ当りの最大
通信速度は６４Ｋｂ／ｓ％最小通＠速度は８Ｋｂ／ｓと
なる。以下、ハイレベル手＋ｉのＧ ４ Ｋ ｂ ／
ｓ トベーシック手順の８ Ｋ ｂ ／ ａ が各Ｃ
１（単位にランダムに多重化され通信されることとして
説明する。
す。図中、１は上位装置とのインタフェースを司る回路
（ＩＦＣ）、２はＭＥＭａ上に格納されている通信制御
プログラムを続出し実行する主制御回路（ＣＣ） 、３
はｉｔＡ ｆ＄ ｆｔ１ｉｌ輝プログラム及び送受信用
データが格納される記憶回路（ＡｉＥＭ］４はＣＣ２の
指示に基づき、ＬＡＳとＭＥＭ３の間でデータ転送を司
る回路（ＬＣ）、５は回線からのビットシリアルデータ
を文字に組立て又は、文字をピットシリチチータに分解
する回路（Ｌ Ａ）６は多重化回線に対する多重化又は
分離を司る回路（ＭＰＸ／ＤＭＰＸ） 、７は共通パス
である〇第３図は多重化回置のデータフォーマット例を
示す。図に於いてＣＨＩ〜ＣＨ２４は多重化された論理
的な２４本の回線を示し、ＩＣＨ当り０大８ビツトの有
効データがハイレベル手順又はベーシック手順で転送さ
れる。仮に、多重化回線の伝ブ 送速度を１．５Ｍｂ／ｓとすると、−ＪＣＨ当りの最大
通信速度は６４Ｋｂ／ｓ％最小通＠速度は８Ｋｂ／ｓと
なる。以下、ハイレベル手＋ｉのＧ ４ Ｋ ｂ ／
ｓ トベーシック手順の８ Ｋ ｂ ／ ａ が各Ｃ
１（単位にランダムに多重化され通信されることとして
説明する。
なお、通信の開始に先立ち、通信速度及び制（財）手順
が固定的に決められているある一つのＣＨを使用して、
回＃側より、各ＣＨの通信連間及び制御手順は通知され
るものとする。
が固定的に決められているある一つのＣＨを使用して、
回＃側より、各ＣＨの通信連間及び制御手順は通知され
るものとする。
第１図は本発明が適用される１実施例のＬＣ４の構成図
である。図中、１０は、ＬＡＳからの文字処理要求を走
査するスキャナー（ＳＣＡＭ）、１１は各ＣＭ対応のＬ
ＡＳからの文字処理要求（ｉｎｔｏ＝ｉｎｔｎｌ、１２
は５ＣＡＮＩＯからの指示によりＩＮＴＯ〜ＩＮＴｎｌ
ｌＯ中から一つを選択する回路（ＭＰＸ） 、１３はオ
アー回路（ＯＲ）、１４は、ＣＨ毎の分割された文字処
理の状態を記憶しておくメモリ（ＣＭＯ） 、１５は、
各ＣＨ毎の文字処理の為の制御情報（例えばＭＥＭ３へ
転送する為に必要なアドレス情報等）が記憶されるメモ
リ（ＣＭＩ）、１６は、各ＣＨの通信速度及び制御手順
を記憶するメモＩＪ （ＣＨ２）、１７〜１９は、それ
ぞれＣＭＯ〜ＣＭ２の中から５ＣＡＮ１０の指示により
続出された情味を保持するレジスタ（ＲＩＧＯ〜ＲＥＧ
２）、２０は、ＲＥＧ Ｏ〜ＲＥＧ２の内容及びＩＮ’
ｌｌにより文字処理を実行する制−回路（ＣＯＮＴ）で
ある。実！例の動作は以下の通りである。ＬＣ４は、５
ＣＡＮｉｏによりＬＡＳからのＩＮＴＩＩを走査し、Ｉ
ＮＴＩＩを検出するとＳＣＡＭＩＯを停止させ、ｌＮＴ
１１のη別とＲＥＧＯ−ＲＥＧ２の内容により、当ｔｌ
ｌＮＴ１１に対する処理を実行する。
である。図中、１０は、ＬＡＳからの文字処理要求を走
査するスキャナー（ＳＣＡＭ）、１１は各ＣＭ対応のＬ
ＡＳからの文字処理要求（ｉｎｔｏ＝ｉｎｔｎｌ、１２
は５ＣＡＮＩＯからの指示によりＩＮＴＯ〜ＩＮＴｎｌ
ｌＯ中から一つを選択する回路（ＭＰＸ） 、１３はオ
アー回路（ＯＲ）、１４は、ＣＨ毎の分割された文字処
理の状態を記憶しておくメモリ（ＣＭＯ） 、１５は、
各ＣＨ毎の文字処理の為の制御情報（例えばＭＥＭ３へ
転送する為に必要なアドレス情報等）が記憶されるメモ
リ（ＣＭＩ）、１６は、各ＣＨの通信速度及び制御手順
を記憶するメモＩＪ （ＣＨ２）、１７〜１９は、それ
ぞれＣＭＯ〜ＣＭ２の中から５ＣＡＮ１０の指示により
続出された情味を保持するレジスタ（ＲＩＧＯ〜ＲＥＧ
２）、２０は、ＲＥＧ Ｏ〜ＲＥＧ２の内容及びＩＮ’
ｌｌにより文字処理を実行する制−回路（ＣＯＮＴ）で
ある。実！例の動作は以下の通りである。ＬＣ４は、５
ＣＡＮｉｏによりＬＡＳからのＩＮＴＩＩを走査し、Ｉ
ＮＴＩＩを検出するとＳＣＡＭＩＯを停止させ、ｌＮＴ
１１のη別とＲＥＧＯ−ＲＥＧ２の内容により、当ｔｌ
ｌＮＴ１１に対する処理を実行する。
いま、ＬＡＳからのＩＮＴ種別が受信文字処理要求とし
た場合、当ＦＣＨがハイレベル手順なら第４図のしの処
理、ベーシック手順なら第４図の１１）の処理を実行す
る。この時、ハイレベル手頃ならば第４図の１）の処理
を全て実行し、５ＣＡＮＩＯを＋１として次のＣＨの処
理へ移る。また、ベーシック手１社なら第４図の１１）
の処理のうち、図示のまでの処Ｑｌｘ完了すると、ＣＭ
Ｏ１４へ、■まで処理を完了した旨を格納し、ＳＣＡＭ
ＩＯを＋１する。この場合、受信データを既にＬＡＳよ
り引取った時、において、ＬＡＳからのｌＮＴ１１はオ
フとなる。その後、原炭５ＣＡＮＩＯが更新され、再び
、前記ベーシックのＣＨを示した時、ＣＭＯ１４より続
出された情報が継続処理要の状態であるため、ＬＡＳか
らのＩＮＴＩＩに替えてＬＣ４自身が文字処理要求を発
生させ（ＯＲ１３の上側の入力による）、第４図の１１
）の図示■以降の処理を実行し、ＣＭＯ１４を継続処理
不要状態に戻しておく。
た場合、当ＦＣＨがハイレベル手順なら第４図のしの処
理、ベーシック手順なら第４図の１１）の処理を実行す
る。この時、ハイレベル手頃ならば第４図の１）の処理
を全て実行し、５ＣＡＮＩＯを＋１として次のＣＨの処
理へ移る。また、ベーシック手１社なら第４図の１１）
の処理のうち、図示のまでの処Ｑｌｘ完了すると、ＣＭ
Ｏ１４へ、■まで処理を完了した旨を格納し、ＳＣＡＭ
ＩＯを＋１する。この場合、受信データを既にＬＡＳよ
り引取った時、において、ＬＡＳからのｌＮＴ１１はオ
フとなる。その後、原炭５ＣＡＮＩＯが更新され、再び
、前記ベーシックのＣＨを示した時、ＣＭＯ１４より続
出された情報が継続処理要の状態であるため、ＬＡＳか
らのＩＮＴＩＩに替えてＬＣ４自身が文字処理要求を発
生させ（ＯＲ１３の上側の入力による）、第４図の１１
）の図示■以降の処理を実行し、ＣＭＯ１４を継続処理
不要状態に戻しておく。
なお、回Ｉｓ［ｉ！側より予め通知された各ＣＨ毎の通
信速度及び制御手順は一担上位装置へ通知し、上位装置
より改めて、ＩＰＣＩ、ＣＣ２経由でＬＣ４の０Ｍ２１
６へ格納される。
信速度及び制御手順は一担上位装置へ通知し、上位装置
より改めて、ＩＰＣＩ、ＣＣ２経由でＬＣ４の０Ｍ２１
６へ格納される。
実施例では、ベーシック手順の処理を２分割しているが
、本発明は、２分割に限定されることなく最高速のＣＨ
との速度比の許す限り処理を分割することが可能である
。
、本発明は、２分割に限定されることなく最高速のＣＨ
との速度比の許す限り処理を分割することが可能である
。
本発明によれば、回線走査のアドレス置換を施さなくて
も、低通信速度かつ文字処理に長時間を要する制御手順
の回線処理を分向処理するため、回線制御装置としての
処理能力を向上させることができる。特に、予め回線走
査モードを決定できないような多重化回線において有効
である。
も、低通信速度かつ文字処理に長時間を要する制御手順
の回線処理を分向処理するため、回線制御装置としての
処理能力を向上させることができる。特に、予め回線走
査モードを決定できないような多重化回線において有効
である。
第１図は本発明の１実施例のブロック図、第２図は本発
明が通用される回線制御装置の構成例、 第３図は多重化回線のデータフォーマット例、第４図は
処理７０−の例、 ＠５図はアドレス置換の例である。 第１図において、１０はスキャナー、１１は文字処理要
求、１２は選択回路、１４〜１６はメモリ、１７〜１９
はレジスタ、２０は制御回路である０ 本発明が通用で喝Ｉｌ］楳制御装置の槙へ′伊１１茅ど
図 多重イヒ回腺−テ゛−タフオーマット４列茅 ３ 図 ｉ） ｉｉ
Ｊ六理フロー／＋４列 フドしスｌ携のイタ１１ 茅 ５ 図
明が通用される回線制御装置の構成例、 第３図は多重化回線のデータフォーマット例、第４図は
処理７０−の例、 ＠５図はアドレス置換の例である。 第１図において、１０はスキャナー、１１は文字処理要
求、１２は選択回路、１４〜１６はメモリ、１７〜１９
はレジスタ、２０は制御回路である０ 本発明が通用で喝Ｉｌ］楳制御装置の槙へ′伊１１茅ど
図 多重イヒ回腺−テ゛−タフオーマット４列茅 ３ 図 ｉ） ｉｉ
Ｊ六理フロー／＋４列 フドしスｌ携のイタ１１ 茅 ５ 図
Claims (2)
- （１）通信速度および制御手順の異なる複数の回線を接
続し、文字の組立／分解を行ない文字処理要求を発生す
る回路部（５）と、 上記文字処理要求を走査して処理要求を検出したとき、
文字の読出し／書込み等種々の制御を行なう共通制御回
路部（４）とを有する回線制御装置において、 上記共通制御回路部（４）は、各回線毎の通信速度およ
び制御手順を記憶する第１の手段（１６）と、各回路毎
の文字処理の状態を記憶する第２の手段（１４）を有し
、 あらかじめ定められた通信速度および制御手順の回線か
らの文字処理要求であることを上記第１の手段（１６）
によって検出したとき、上記第２の手段（１４）の内部
にもとづいて、当該文字にしかる後、当該文字処理の状
態を更新して上記第２の手段に格納するよう構成し、 上記あらかじめ定められた通信速度および制御手順の回
線への走査時においては、各走査毎に上記分割された部
分処理を１つずつ実行することにより、１個の文字処理
を複数回の走査期間に渡り分割処理することを特徴とす
る回線制御方式。 - （２）上記複数の回線は、物理的に１本の回線に収容さ
れる論理的に複数の回線であることを特徴とする特許請
求の範囲第（１）項に記載の回線制御方式（３）上記分
割処理の対象となる回線は、他の回線よりも低速度でか
つ文字処理に長時間を要する回線であることを特徴とす
る特許請求の範囲第（１）項または第（２）項に記載の
回線制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138318A JPS61296842A (ja) | 1985-06-25 | 1985-06-25 | 回線制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138318A JPS61296842A (ja) | 1985-06-25 | 1985-06-25 | 回線制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296842A true JPS61296842A (ja) | 1986-12-27 |
Family
ID=15219092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138318A Pending JPS61296842A (ja) | 1985-06-25 | 1985-06-25 | 回線制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296842A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103253A (ja) * | 1981-12-15 | 1983-06-20 | Nec Corp | 通信制御装置 |
-
1985
- 1985-06-25 JP JP60138318A patent/JPS61296842A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103253A (ja) * | 1981-12-15 | 1983-06-20 | Nec Corp | 通信制御装置 |
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