JPS60176088A - メモリ拡張方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、コンピーユータの表示制御の改良に関する。

［背景技術］ 第１図に、従来のカラーグラフィックスディスプレイ装
置のブロック図を示しである。

図中、装置全体を制御するｃｐｕ　＜マイクロプロセッ
サ）１が設けられ、このＣＰＵ１には主メモリ２と表示
制御回路３が接続されている。主メモリ２はプログラム
およびデータを保持するものであり、表示制御回路３は
カラーグラフィックス表示を制御するものである。なお
、符号４はＣＲ１表示用データを保持するＶＲＡＭ　（
ビデオメモリ）、符号５はＣＲＴカラーディスプレイユ
ニットである。

第２図には、第１図に示した表示制御回路３の一例をブ
ロック図で示しである。

タイミングコント０−ラ１１で発生したクロック信号は
、桁カウンタとラインカウンタと行カウンタとを有する
カウンタ１２に入力される。このカウンタ１２から表示
タイミング回路１３を介して、ＣＲ７表示用同期信号が
発生する。一方、カウンタ１２で表示アドレスが作られ
、マルチプレクサ１５を介して、ＶＲＡＭアドレスとし
て出力される。

ＶＲＡＭ４からのｉ示アクセスのリードデータは、バッ
ファ１９を介してビデオ出力コントローラ２０に入力さ
れ、ＣＲＴビデオ信号が作られている。

一方、ｃｐｕｉがＶＲＡＭ４をアクセスする場合、ＶＲ
ＡＭ４のアドレスをＶＲＡＭアドレスレジスタ１４にセ
ットする。そして、ライトストローブを、ＣＰＵインタ
ーフェイスコントローラ１８に入力すると、マルチプレ
クサ１５によって、ＣＰＬｌｌによるＶＲＡＭアドレス
レジスタ１４の出力が、ＶＲＡＭアドレスとして選択さ
れ、ＣＰＵ１からのライトデータが、バッファ１６．１
７を経由してＶＲＡＭＪ内に書き込まれる。

第３図は、ＶＲＡＭ４の一例である。記憶装置としては
、一連の物理アドレスを持っている。論理的には、−図
示されるような表示画面を構成し、その画面構成は横２
５６ドツト、縦１０２４ドツトのものである。

通常の表示画面は物理的に縦２００ドツトで構成される
。縦１０２４ドツトが論理的に存在するということは、
画面の見えない領域または複数画面の存在を意味する。

第３図に示す表示画面上で、Ｘ、Ｙ座標に基づいてＶＲ
ＡＭ４内のソース領域のカラーコードブロックデータを
、ディスティネーション領域（転送先の領域）のカラー
コードデータに重ね合せる動作例を考える。

ＣＰＵ１は、ソース領域の座標（ｓｘ、Ｓｙ）　’に基
づいてＶＲＡＭ４の物理アドレスを算出し、表示制御１
Ｉｉｌｉｌ路３内のＶＲＡＭアドレスレジスタ１４にセ
ットする。また、ＣＰＵ１は、リードコマンドを出力し
、座ＩＩ　（Ｓｘ、Ｓｙ）に対応するＶＲＡＭ４内のカ
ラーコードデータ夕を読み取る。

次に、転送先であるディスティネーション領域の座標（
ＤＸ、ｏｙ＞に基づイテ、ＶＲＡＭ４における物理アド
レスを算出し、表示制御回路３内のＶＲＡＭアドレスレ
ジスタ１４にセットする。

ＣＰＵ１は、リードコマンドを出力し、座標（Ｄｘ、Ｄ
”ｙ）に対応するＶＲＡＭ４内のカラーコードデータを
読み取り、これとＥ記座標（ＳＸ、Ｓｙ）からのカラー
コードデータとの論把和を得る（論理演算する）。この
演算後のカラーコードデータは、再び、ＣＰＵ１によっ
て、ライトコマンドが出力され、座標（ＱＸ、ＤＶ）に
対応するＶＲＡＭ４に書き込まれる。

上記のリード／リード／ロジカル演算／ライト手順を、
水平方向に関してＮＸ回、垂直方向に関してＮＹ回の合
計（ＮＸＸＮＹ）回を繰り返すことによって、ソース領
域のカラーコードデータをディスティネーション領域の
カラーコードデータに重ね合わせることができる。

従来のパーソナルコンピュータの表示制御装置は、コン
ピュータの形状を小型にし、またコストを低下させたい
という要請に応じて、表示装置の内部構造とインターフ
ェイスとに関するハードウェアの量、たとえばゲート数
、ＩＣ素子の数を少くするように設計され、その分だけ
ソフトウェア−の負担が大きくなっている。

［背景技術の問題点］ 上記したぁラーコードブ［１ツクデータ転送／重ね合せ
の例にあるように、そ湧処理は総でＣＰＵ１の負担とな
り、その実行に非常に多くの時間を要する。

一方、通常は、ＣＰＵ１と表示制御回路３とは、互いに
独立して動作しており、しかも表示−制御装　−置３の
表示タイミングがＣＰＬＪｌのＶＲＡＭアクセスタイミ
ングよりも優先されるので、ＣＰＵ１からＶＲＡＭ４へ
のアクセスに対して、持ち時間が発生し、データ転送の
効率は、極端に悪化するという＋２１１題がある。

つまり、上記従来技術においては、表示制御に際してソ
フトウェアの負担が大きいので、その動作実行に要する
時間が非常に長いという同題がある。また、コンピュー
タが高級になり、表示仕様が増加し、複数の表示モード
を有するような場合、ざらにアドレス計算は複雑になり
、その動作実行の長時間化が顕著となる。

また、単なるブロックデータの転送実行時間を短縮する
ことだけでは充分ではなく、種々のブロックデータの転
送実行時間を短縮する要望が強く、また他に新たな要素
が要求されているという実情がある。

たとえば、帰線期間におけるＣＰＵの処理方式を、表示
期間におけるＣＰＵの処理方式と変える必要があり、表
示データにおける色指定の更新処理を高速化する必要が
あり、表示画面上における所望のドツトのみロジカル演
算できる必要もあり、また、ソース領域内の実体を有す
る形状または物体をも高速で転送することができるもの
が望まれている。そして、漢字パターンを迅速に表示で
きるようにすることによって、漢字対応を容易にするこ
とも望まれている。

［発明の目的］ 本発明は上記従来の問題点または事情に基づいてなされ
たものであり、本発明目的は、ソース領域のデータを記
憶装置から読出し、ディスティネーション領域に順次書
込むことによって、表示動作の実行時間を短縮する場合
に、垂直帰線期間または水平帰線期間においてコマンド
処理を高速化することができる表示制御装置を提供する
ことである。

本発明の他の目的は、表示データにおける色指定の更新
処理を高速化することができるブロックデータ転送装置
を提供Ｊることである。

本発明の別の目的は、表示画面上における所望のドツト
のみロジカル演算することができる表示制御Ｓ置を提供
することである。

本発明のさらに他の目的は、ソース領域内において実体
を有１゛る形状または物体を、高速で転送することがで
きる表示制御装置を提供することである。

そして、本発明のさらに別の目的は、拡張メモリを、漢
字ＲＯＭ（パターンメモリ）またはバッファエリアとし
て使用することができるメモリ拡張方式を提供すること
である。

［発明の概要］ 本発明は、ソース領域のデータを記憶装置から読出し、
ディスティネーション領域に順次書込むことによって、
表示動作の実行時間を短縮する際に、−垂直帰線期間ま
たは水平帰線期間の開始から所定時間前に、前記ＣＰＵ
に割込みをかけて、上記各帰線期間内において、ビデオ
ＣＰＵが前の処理を終了したか否かの確認をＣＰＵに省
略させるようにして、ＣＰＵの処理形態を変化させたも
のである。

［発明の実施例］ 第４図は、本発明の一実施例を示Ｊブロック図である。

表示タイミングクロックを発生するクロック発生器３１
が設けられ、その表示タイミングクロックに従って、Ｃ
ＲＴ画面表示タイミングおよびＶＲＡＭアドレスを発生
するための桁カウンタと、ラインカウンタと、行カウン
タとを有するカウンタ３２が設けられている。

ＣＰＵＩからのデータバス４１は、バッファ４２を介し
くてレジスタデータバス４３に接続されている。ｃｐｕ
ｉがアクセスする表示制御回路３内のレジスタの番号を
レジスタポインタ／カウンタ４４が保持し、このレジス
タポインタ／カウンタ４４の出力をレジスタセレクタデ
コーダ４５がデコードすることによって、個々のレジス
タを指定する。このレジスタポインタ／カウンタ４４は
、レジスタ機能の他にカウントアツプの機能を有する。

各レジスタのパラメータセットに際し、完了後、１つカ
ウントアツプする。よって自動的に次々どレジスタを連
続指定することができる。

また、ＣＰＵ１からのコマンド情報をコマンドレジスタ
４６が保持し、ｃｐｕｉからのコマンドに従ってビデオ
ＣＰＵ４７が表示データに関する処理を行なう。このビ
デオＣＰＵ４７からＣＰＵ１へのステータスをＳＲレジ
スタ４８が保持する。

ＣＰＵ１がＶＲＡＭ４の物理アドレスを指定し、そのＶ
ＲＡＭ４をアクセスする場合に、ＶＲＡＭアドレスをＶ
ＲＡＭアドレスレジスタ／カウンタ３７が保持する。Ｖ
ＲＡＭ４へのライトデータ、ＶＲＡＭ４からのリードデ
ータを、カラーフードレジスタ３３が保持する。

そして、以下に記載の構成要素が、本発明の特徴となる
ものである。

すなわち、まず、ソース領域の水平方向のＸ座標上の値
を保持するＳｘレジスタ／カウンタ３８と、垂直方向の
Ｙ座標上の値を保持するＳＹレジスタ／カウンタ３９と
、ＳＸ、ＳＹレジスタ／カウンタ３８．３９の各出力に
従って、ＶＲＡＭ４の物理アドレスを作成するＳＸＹア
ドレス合成回路４０とが設けられている。

また、ディスティネーション領域の水平方向のＸ座標上
の値を保持するＤＸレジスタ／カウンタ５８と、垂直方
向のＹ座標上の値を保持するＤＹレジスタ／カウンタ５
９と、ＤＸ、ＤＹアドレス／カウンタ５８．５９の各出
力に従って、ＶＲＡＭ４の物理アドレスを作成するＤＸ
Ｙアドレス合成回路５７とが設けられている。

上記ＳＸ、ＳＹ、、ＤＸ、ＤＹレジスタ／ｈつ＞り３８
．３９．５８．５９は、レジスタ機能の他に、アップ／
ダウンカウンタの機能を有するものである。

さらに、表示制御回路３内のＶＲＡＭアドレスバス３６
は、バッファ５５を介して、ＶＲＡＭ４のアドレスライ
ン５６に接続されている。表示制御回路３内のＶＲＡＭ
データバス３５は、バッファ５３を介して、ＶＲＡＭデ
ータライン５４に接続されている。

ＮＸレジスタ６１は、水平方向く×座標方向）の転送デ
ータ数を保持し、ＮＹレジスタ６３は、垂直方向（Ｙ座
標方向）の転送データ数を保持するものである。水平方
向のディレクションフラグ６０は、それが「０」のとき
に正方向（右方向）を示し、「１」のときに負方向（左
方向）を示す。

垂直方向のディレクションフラグ６２は、それが「０」
のときに正方向（下方向）を示し、「１」のときに負方
向（上方向）を示す。Ｓレジスタ３４は、ソース領域か
らのリードデータを保持し、　。

Ｄレジスタ５２は、ディスティネーション領域からのリ
ードデータを保持する。ＡＬＵ　（演算ユニット）５１
は、ビデオＣＰｕ４７からの制御に従りて、Ｓレジスタ
３４の出力とカラーコードレジスタ３３の出力とＤレジ
スタ５２の出力との論理演算、たとえばＩＭＦ、ＡＮＤ
、ＯＲ，ＥＯＲ。

ＮＯＴの演算を行なう。

ＩＬレジスタ７０は、ＩＬ割込みをかけるために、桁、
ランイまたは行の数を予めセラｌ−するものであり、コ
ンパレータ７１は、１ｍレジスタ７０でセットした桁、
ラインまたは行の数が一致することを検出するものであ
る。

また、第１０図において、ソースデータピッ］・セレク
タ１０１は、ソースデータのうち、上位４ビツトまたは
下位４ビツトを選択し、その選択された４ビツトによっ
て、上位４ビツトおよび下位４ビツトを構成させるもの
である。

バイトデータセレクタ１０２は、ソースデータビットセ
レクタ１０１を通過したデータかまたは、Ｓレジスタ３
４からのソースデータを選択覆るものである。

透明色検出回路１０４は、ソース領域内において物体が
存在しない部分の色コード（透明色）を検出する回路で
ある。

パラレルピットセレクタ１０３は、ディスティネーショ
ン領域内のカラーコードのうち、ソース領域内のカラー
コードに対応するものであって、そのソース領域内のカ
ラーコードが透明色である場合に、ロジカル演算を省略
するものである。

さらに、第１１図において、拡張メモリ１１１は、漢字
ＲＯＭ（パターンメモリ）またはバッファエリアとして
使用するものである。

また、第１２図において、スロットスイッチ１２１は、
ビデオリクエストまたはプロセスリクエストを切換える
ものである。

ＡＲＧＲスイッチ１２３は、アーギュメントレジスタの
各ビットに応じて、ビデオリクエストまたはプロセスリ
クエストに切換るものである。

以上が本発明の特徴的な構成要素であるが、表示制御回
路３内にはそれ以外にも構成要素が存在する。しかし、
本発明の動作説明を行なう上で特に必要のない構成要素
については、その説明を省略しである。

次に、上記実施例の動作について説明する。

まず、Ｘ、Ｙ座標によるブロックデータの転送７重ね合
せを例にとりながら、表示制御回路３の動作を説明する
。

ＣＰｔＪｌは、ロジカル演算およびブロックデータの転
送に必要な情報を、予め表示制御回路３の各レジスタに
セットしておく必要がある。ＣＰＵ１は、第５図、第６
図に示す各レジスタをアクセスする場合、アクセスする
レジスタのレジスタ番号をレジスタポインタ／カウンタ
４４にセットし、その後にリード／ライトを行なう。

第３図に示ずＸ、Ｙ座標に基づいて、ＶＲＡＭ４内のソ
ース領域のカラーコードデータを、ディスティネーショ
ン領域のカラーコードデータと論理的ＯＲをとって重ね
合わせる場合には、レジスタ＃４５（コマンドレジスタ
）にｒｌｏｏｌｏｏｌｏ」をセットする。その上位４ビ
ツト「１００１」は、第７図に示すコマンドコード（ロ
ジカル演算を伴ってＶＲＡＭ４からＶＲＡＭ４へ行なう
ブロックデータ転送）を示すもの、下位４ピツトｒ００
１０Ｊは、第８図に示１゛論理和（ＯＲ）を示すもので
ある。

また、第３図に示づようなブロックデータの処理を行な
う場合、以下のパラメータの設定が必要である。ソース
領域のスタート座標（ＳＸ、ＳＹ）を、ＳＸレジスタ／
カウンタ３８およびＳＹレジスタ／カウンタ３９にセッ
トする。ＳＸレジスタ／　７Ｊ　ウ＞　’）　３８　Ｇ
、ｔ、ＳＸＬ　（Ｌ／ジスタ＃３２）と５ＸＨ（レジス
タ＃３３）とで構成され、ＳＹレジスタ／カウンタ３９
は、ＳＹＬ　（レジスタ＃３４）とＳＹＨ（レジスタ＃
３５）とで構成されている。したがってＣＰＵ１は、転
送のスタート点、すなわちスタート座標（ＳＸ、ＳＹ）
に関する４バイトのパラメータをセットする。

なお、第５図は、レジスタ＃３２〜４２の内容を示すも
のであり、第６図は、レジスタ＃４３〜４６とレジスタ
＃２．＃８の内容を示すものである。

次に、ディスティネーション領域のスタート座標（ＤＸ
、ＳＹ）をＳｘレジスタ／カウンタ５８とＤＹレジスタ
／ノＪウンタ５９とにセットする。

ＤＸレジスタ／カウンタ５８は、ＤＸＬ　（レジスタ＃
３６）とＤＸＨ（Ｌ／ジスタ＃３７）！＝ＧＣよって構
成され、ＤＹレジスタ／カウンタ５９は、ＤＹＬ（レジ
スタ＃３８）とＤＹＨ（レジスタ＃３９）とによって構
成される。

そして、水平方向（×座標方向）に転送すべきデータの
数ＮＸをＮＸレジスタ６１にセットし、垂直方向（Ｙ座
標方向）に転送すべきデータの数ＮＹをＮＹレジスタ６
３にセットする。ＮＸレジスタ６１は、ＮＸＬ　（レジ
スタ＃４０）とＮＸＨ（レジスタ＃４１）とによって構
成され、ＮＹレジスタ６３は、ＮＹＬ　（レジスタ＃４
２）とＮＹＨ（レジスタ＃４３）とによって構成される
。

転送すべきブロックデータは、スタート座標（ＳＸ、Ｓ
Ｙ）からみて、Ｘ、Ｙ方向ともに正方向であるので、デ
ィレクションスフラグ６０およびディレクションＹフラ
グ６２に「０」をセットする。ディレクションスフラグ
６０は、アーギュメントレジスタＡＲＧＲ（レジスタ＃
４５）のビット３に、ディレクションＹフラグ６２は、
アーギュメントレジスタＡＲＧＲ（レジスタ＃４５）の
ビット２に対応する。以上のセットを行なうことによっ
て、ブロックデータの転送に必要なパラメータの設定が
完了する。以上のパラメータデータス３６スタ＃３２か
ら＃、４５まで連続している。

最初にレジスタポインタ／カウンタ４４に「３２」をセ
ットする。そして、パラメータデータを連続的に書込む
のみで、順次該当するレジスタを設定することができる
。この後、レジスタポインタ／カウンタ４４はレジスタ
＃４６を指しコマンドコードの設定を待つ状態となる。

第７図は、＝１マントコードを示す図表である。

この図において、ｒＶＤｃＪは、表示制御回路３を示す
ものである。

第８図は、ロジカルオペレーションを示す図表である。

この図において、ＳＣはソースカラーフードを示すもの
であり、ＤＣはディスティネーションカラーコードを示
すものである。

ＣＰＵ１は、上記コマンドコードおよびロジカルオペレ
ーションコードに従って、コマンドコードたとえばｒｌ
　００１００１０Ｊを作成し、コマンドレジスタ４５（
レジスタ＃４５）にセットする。

上記コマンドコードの上位４ピツトは、ソース領域がＶ
ＲＡＭＪ内に有り、ディスティネーション領域もＶＲＡ
ＭＪ内に有る場合に、そのＶＲＡＭ４内のブロックデー
タを転送させる命令である。

また、上記例の下位４ビツトは、ロジカルオペレーショ
ンコードであり、そのｒｏｏｌｏＪは、ソースのカラー
コードデータと転送前のディスティネーションのカラー
コードデータとの論理和をディスティネーションへ書込
むカラーコードデータとすることを意味する。

ビデオＣＰＵ４７は、ＣＰＵ１からコマンドコードおよ
びロジカルオペレーションコードを受番ノ取ると、ＳＲ
レジスタ４８のビット７のコマンドエクスキューティン
グ（ＧＥ）をセットして、コマンドの実行・処理を開始
する。

ビデオＣＰＵ４７のｌｌＩ御によって、ソース領域の座
標を保持しているＳｘンジスタ／カウンタ３８とＳＹレ
ジスタ／カウンタ３９とから、ＳｘＹアドレス合成回路
４０によって、ＶＲＡＭ４の物理アドレスを作成し、こ
のアドレスに従って、ＶＲＡＭ４からカラーコードデー
タをリードづる。

このリードデータは、データライン５４、バッフ１５３
、ＶＲＡＭデータバス３５を経由して、Ｓレジスタ３４
にセットされる。

次に、ディスティネーション領域の座標を保持している
Ｄ×レジスタ／カウンタ５８とＤＹレジスタ／カウンタ
５９との出力から、ＤｘＹアドレス合成回路５７によっ
て、ＶＲＡＭ４の物理アドレスを作成し、この物理アド
レスに従って、ＶＲＡＭ４からカラーコードデータをリ
ードし、Ｄレジスタ５２にセットする。

一方、ソース側から読み取られたＳレジスタ３４内のカ
ラーコードデータと、ディスティネーション側から読み
取られたＤレジスタ５２内のカラーコードデータとは、
ＡＬＵ　（論理演算ユニット）５１によって、ロジカル
演算（論理和）が実行され、重ね合わせたカラーコード
データが作成される。

新しく演算され作成されたカラーコードデータは、ＶＲ
ＡＭデータバス３５、バッファ５３を介して、ＶＲＡＭ
データライン５４上に出力され、ＤＸＹアドレス合成回
路５７によって作成されたディスティネーション側の物
理アドレスに従ってＶ　ＲＡ　Ｍ　Ｊ内に書き込まれる
。

以上の動作によって、１ドツトのカラーコードデータの
ロジカル演算（論理和）とデータ転送とが完了する。

Ｘ、Ｙ座標によるブロックデータ転送と同じ手順によっ
て、Ｘ座標方向ＮＸ側、Ｙ座標方向ＮＹ個の合計（ＮＸ
＊ＮＹ）個のカラーコードデータのロジカル演算（論理
和）とブロックデータ転送とが実行される。

ＮＸレジスタ６１とＮＸカウンタ６４とが一致し、しか
もＮＹレジスタ６３とＮＹカウンタ６５とが一致すると
、ビデオＣＰＵ４７は、ロジカル演算／ブロックデータ
転送が完了したと判断し、ＳＲレジスタ４８内のコマン
ドスフスキューティング（ＧＥ）ピットをクリアし、コ
マンドの終了をＣＰＵ１に知らせる。

上記説明において、ＶＲＡＭＪ内だけのＸ座標、Ｙ座標
による論理和／ブロックデータ転送について官及してい
るが、他の組合わＵを指定するコマンドで、ロジカル演
紳／ブロックデータ転送を行なうことも、上記と同様に
可能である。これらの場合について、以下、説明する。

［１］　ＣＰＵ１　からＶＲＡＭ４／ｌ）ロジカル演算
／ブロックデータ転送の場合（コマンドコードＣＭ３〜
０ｒ１０１１Ｊ） この場合は、ソースがＣＰＵ１なので、ＳＡレジスタ７
１、ＳＷレジスタ７２およびＳレジスタ３４は使用せず
に、その代りに、カラーコードレジスタ３３を使用する
。

ＣＰＵ１がカラー」−ドレジスタ３３にセットし、ＤＡ
レジスタ７３、ＤＷレジスタ７４、に従って、ビデオＣ
ＰＬＪ４７がカラーコードレジスタ３３の転送データを
ＶＲＡＭ４に書き込むと、ＳＲレジスタ４８の１−ラン
スフアレディー（ＴＲ）ビットをセットし、ＣＰＵ１に
対して１個のデータ転送が終了し、次のデータ受入れが
可能になったことを知らせる。

”　ＣＰＵ１は、このＴＲビットが「１」になっている
ことを確認してから、カラーコードレジスタ３３に次の
転送データをセットする。これによって、ＴＲビットは
リセットされてもとの状態に戻る。この他の動作は、Ｖ
ＲＡＭＪ内のブロックデータ転送と同じである ［２］ＶＲＡＭ４からＣＰＵ１へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＣＭ３〜Ｏｌｌ
０１０Ｊ　） この場合は、ディスティネーションがＣＰＬＪｌになっ
ているので、ｃｐｕｉからのカラーコードデータ（固定
）は、カラーコードレジスタ３３を介して、Ｄレジスタ
５２ヘセットされる。演算結果のカラーコードデータは
、カラーコードレジスタ３３にセットされ、ＣＰＵ１に
よって読み取られる。

ビデオＣＰＵ４７は、ＶＲＡＭ４から、ＳＡレジスタ７
１、ＳＷレジスタ７２に従って、転送データを読み取り
、カラー」−ドレジスタ３３にセットすると共に、ＳＲ
レジスタ４８のＴＲビットを「１」にセットする。ＣＰ
Ｕ１は、このＴ’Ｒビットを調べて、「１」になってい
たら、カラーコードレジスタ３３から転送データを読み
取る。これによりＴ　Ｒビットはリセットされてもとの
状態に戻る。他の動作は、ＶＲＡＭＪ内のデータ転送と
同じである。

［３］表示制御回路３内の単一レジスタ（カラーコード
レジスタ３３）からＶＲＡＭ４へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＣＭ３〜Ｏｆ”
１０１０Ｊ） この場合は、カラーコードレジスタ３３に書き込まれた
データを、ＶＲＡＭ４のディスティ・ネーション領域に
転送する場合であり、同一データを書き込むときに有効
な方法である。この動作手順は、ＣＰＵ１からＶＲＡＭ
４へのブロックデータ転送と同じである。ただし、ＣＰ
Ｕ１は、カラーコードレジスタ３３に一度データを書き
込むだけでよく、ビデオＣＰＵ４７の制御によってデー
タが転送される。

［４］ソース領域のカラーフードレジスタと、ディステ
ィネーション領域のカラーコードデータとの間で、論理
和だけでなく、論理積、排他論理和、コンブリメント等
の種々のロジカル演算が、ＡＬ′Ｕ５１によって高速に
実行可能である（コマンドレジスタＬＯ２〜０による指
示による）。

上記〔２１、［３］に関する動作は、ＣＰＵ　１と表示
制御回路３との共同作業によって達成される。このため
に、双方の実行持合せが必要である。

これは、ＳＲレジスタ４８のＴＲビットをセットリセッ
トすることによって制御される。

上記実行持合せの条件１よ、表示期間と帰線期間におい
て異なる。すなわち、帰線期間においては、総てのメモ
リアクセスをコマンド処理に当てることができるように
なるので、コマンド処理が高速に実行可能となるために
、ＣＰＬＪｌの待合せは必要なくなる。特に、垂直帰線
期間は水平帰Ｓ期間よりも長いので、垂直帰線期間にお
けるコマンド処理の時間は長く、この期間においてｃｐ
ｕｉの持合せを省略するような処理方式にすれば、相当
の性能向」−を行なうことができる。そのためには、垂
直帰線期間が近付いた段階でＩ［割込みを発生させ、Ｃ
ＰＵ１にこの状態を知らせる。

そして、第４図に示すＩＬレジスタ７０（第６図に示ダ
レジスタ＃８のインタラブドラインレジスタ）に、垂直
カウンタ（ライン、行）３２の値を予め、セットしてお
くことによって、上記ｔＬ割込みが行なわれる。

そのセットする値は、垂直帰線の開始ライン番号にして
もよいし、割込処理のオーバーヘッドが長い場合には、
イの時間分早く割込を発生するような値にセットしても
よいし、このようにすることによって能率を上げること
ができる。

垂直帰線中において、第４図に示すＳＲレジスタ４８（
第６図に示すレジスタ＃２のステータスレジスタ）のＶ
Ｒピットを時々調べることにより（すなわち、カウンタ
３２の出力をデコードして作るＶＲステータス信号の出
力をステータスとして読取ることによって）、その垂直
帰線期間における処理を続けるべきかどうかを判断する
。

上記ＶＲビットは、垂直帰線期間の終了から所定時間前
に「０」になるようにカウンタ３２の出力をデコードし
て作られる。なお、垂直帰線中の処理が最も長くなった
場合でも、その処理が表示期間にずれ込まないように、
上記所定時間の時間幅を設定する必要がある。

垂直帰線期間に近付いたときに１１割込みをかけるのと
同様に、水平帰線期間が近付いたときに、１１割込みを
かければ能率が向上する。ＣＰＬＪｌが水平帰線期間を
ねらって処理を行なう場合、ＳＲレジスタ４８のＨＲピ
ットをチェックしながら行なう。

この場合、ＨＲビットを発生するタイミングも次のよう
にずらすことによって、能率を向１することができる。

すなわち、水平帰線期間中の繰り返し処理において、Ｈ
ＲピッＩ・を検出してからＶＲＡＭアクセスの出る最小
時間よりも前に前縁をずらし、最大ｍｒａ＋ａ上前に、
後縁をずらすようにすればよい。

上記のタイミングを第９図に示しである。

ＣＰＵ　Ｉ　Ｇｍ割込みをかけるために必要な、垂直９
線期間または水平帰線１９１間の■１始からの所定時間
は、ＣＰＬｌｌに対する割込み信号が発生してから、そ
の割込み処理に入るまでの時間に応じて変化させればよ
いが、この時間は、プ［」グラムの実行時間の長さによ
って変える必要がある。

また、垂直および水平の帰線期間内において、ビデオＣ
ＰＵ４７が前の処理を終了したか否かの確認を、ＣＰｔ
Ｊｌに省略させるようにしてＣＰＵ１の処理形態を変化
させ、帰線期間内にあることを示すステータス信号を監
視しながらこれを続ける。帰線期間の終了から所定時間
内に、予めそのステータス信号は打切られる。これによ
って、ＣＰＵ１の処理形態を元の状態に戻して、ビデオ
ＣＰＵ４７が前の処理を終了し、た存否かを確認する状
態に戻す。

第１０図は、本発明の他の実施例を示すブロック図であ
り、表示データにおける色指定の更新処、理を高速化す
る例を示すものである。

上記の説明において、１つのメモリアドレスの記憶内容
についてのものであり、これは１ビツト表示のシステム
に限られていた。しかし、一般的には、メモリインター
フェイスはバイト（８ビツト）またはワード（１６〜３
２ビツト）であるので、複数のドツト表示情報を含む。

この場合、１ドツトごとの処理をづる場合、その処理を
行なわないビットについては、マスクをする必要が生じ
る。

次に、バイＩ・インターフェイスにおける４ビツト色情
報（２ドツト／バイト）を有する場合の動作を説明する
。１バイトについて２ドツトの情報を有するものである
から、ソースデータ、ディスティネーションデータのそ
れぞれを、ビット毎に選択する。

ソースデータビットセレクタ１０１は、ＳｘＹの０ビツ
トが「０」のときに上位４ビツトを選択し、その０ビツ
トが「１」のときに下位４ビツトを選択する。このデー
タは、バイトデータセレクタ１０２を通り、Ａ［ＬＪ５
１でＤレジスタ５２の鉤とのロジカル演算がビット毎に
実行された後、パラレルピットセレクタ１０３によりＤ
ＸＹのビットＯの値によって指定されるどちらかの４ビ
ツト（「０」のときに上位、「１」のときに下位）がＶ
ＲＡＭデータとして出力される。

パラレルビットセレクタ１０３は、透明色検出回路１０
４によって、ソースデータバスの値が「０」でＬＯ３＝
１の場合、ソースデータは透明であると判断され、パラ
レルピットセレクタ１０３は、Ｄレジスタ５２の値をそ
のまま通す。

以上によって、ビットセレクト／マスク機能および透明
処理が実現される。

すなわち、ソース領域内のカラーコードデータとディス
ティネーション領域内のカラーコードデータとをロジカ
ル演算するとともに、ソース領域内であって、物体が存
在しない部分の色コード（透明色）を透明色検出回路１
０４によって検出し、その透明色部分についてはロジカ
ル演算を省略することによって、ソース領域内の実体を
有する形状のみを高速で転送することができる。

以上の動作は、色情報のビット数、１ワードのビット数
が変λても、同様に実現可能である。

上記の処理は、１ドツトごとの処理についてのものであ
る。しかし、高速性を目的としてバイト単位で処理する
ことも必要であり、コマンドコードｒ１１１１〜１１０
０Ｊを用いる。このとき、ソースデータビットセレクタ
１０１を使用せず、直接、バイトデータセレクタ１０２
によって（０Ｍ２＝１）、Ｓレジスタ３４の値をＡＬＬ
Ｉ５１に導き、ＡＬＵ５１の出力を強制的にＶＲＡＭデ
ータバス３５に導くことによって高速処理が実行される
。

つまり、ディスティネーションレジスタに読出した表示
データの一部分をモディファイし、このモディファイし
た表示データをＶＲＡＭ４に書込むことによって、表示
データにおける色指定の更新処理を高速化することがで
きる。

また、ソースアドレスで指定されるソースデータを複数
に分割し、このうちの１つを選択するとともに、ディス
ティネーションアドレスで指定されるディスティネーシ
ョンデータを複数に分割し、このうちの１つを選択する
。そして、上記のようにして選択された部分をロジカル
演算してから、各データの部分ごとに、ロジカル演算結
果またはゲイステイネ−ジョンデータを選択する。これ
によって、表示画面上における所望のドツトのみロジカ
ル演算することができる。

第１１図は、本発明の別の実施例を示すブロック図であ
り、漢字対応またはバッフ７エリアとして拡張メモリを
使用した例を示り”ものである。

第１１図において、ＶＲＡＭ４と並行に拡張メモリ１１
１が増設しである。たとえば、この拡張メモリ１１１を
漢字パターンＲＯＭとしてＶＲＡＭ４に並行に増設すれ
ば、漢字対応が可能となる。

エリアムーブにより漢字パターンをＶＲＡＭ４に移すこ
とによって高速に表示できるからである。

また、このためのパターンデータを外部からロードする
必要がないので、好都合である。さらに、このときの漢
字パターンＲＯＭの読出しスピード、すなわちエリアム
ーブのサイクルタイムは表示メモリのアクセスよりも遅
くてもよいので、低速大容量のメモリ素子を使用するこ
とができる。これには、拡張メモリ内に、アドレスレジ
スタを置き、直前のアクセスが終了した段階で、アドレ
スを更新し次の読出しを開始するようにすればよい。

また、ＲＡＭを拡張メモリとして増設すれば、ＶＲＡＭ
４のワークメモリとして、ＶＲＡＭ４と同じ容醋までア
ドレス空間を広げることができる。

具体的には、ＡＲＧＲのビットＭＸＣＳＭＸＤ。

ＭＸＳを定義スル。Ｍ　Ｘ　Ｃ４，ｔ、ＣＰＵ１からの
ＶＲＡＭアクセスを切換えＩＩＪ御し、ＣＰＵ１から拡
張メモリを直接読み書きできるようにするものである。

ＭＸＤは、ディスティネーション領域を拡張メモリに指
定し、拡張メモリをバッファメモリまたはデータメモリ
として読み書きできるようにするものである。そして、
ＭＸＳは、ソース領域を拡張メモリに指定し、固定パタ
ーンの読出しまたはバッファメモリからの読出しを可能
とするものである。

第１２図は、第１１図の実施例の要部を示す回路図であ
る。

次に、第１２図に従って、第１１図の実施例の動作につ
いて説明する。

通常のメモリへのアクセス要求は、ビデオリクエスト（
ＶＲＱ）とプロセスリクエスト（ＰＲＱ）とに大別され
る。ビデオリクエストＶＲＱは、ＣＲ’Ｔ表示用データ
の読出し要求であり、カウンタ３２のカウントをもとに
して発生される。

プロセスリクエストＰＲＱは、ビデオＣＰＵが発生する
ＶＲＡＭアクセスである。

この発生は、ＣＰＵ１からのパラメータセット、コマン
ド起動、ＶＲＡＭアマセス等のＣＰＵ制御に由来する。

ビデオリクエストＶＲＱとプロセスリクエストＰＲＱは
タイミングコントロール信号によって制御され、各々割
当てられたタイムスロットで許可される。これらの動作
は、第１２図に示されるスロットスイッチ１２１によっ
て処理される。つまリ、ビデオリクエストＶＲＱが発生
するタイミングでは、必ず、スロットスイッチ１２１は
、ビデオリクエストＶ　ＲＱ側に接続され、それ以外の
場合にはプロセスリクエストＰ　ＲＱ側に接続される。

したがって、このときにのみ、ＰＲＱが認められる。

次に、ＡＲＧＲ（Ｆ）ドツトＭＸｃ、ＭＸＤ、ＭＸＳの
動作、機能について説明する。

プロセスリクエストＰＲＱ内容は、ＣＰＵ１がＶＲＡＭ
４を直接アクセスする場合のＣＲＱ、ビデオＣＰｔＪ１
２２がコマンド実行時ディスティネーションデータをア
クセスする場合のＤＲＱ１ソースデータをアクレスする
場合のＳＲＱに分けられる。これらの要求は、通常Ａ　
ＲＧ　Ｒスイッチ１２３によって、プロセスリクエスト
ＰＲＱ側に接続されている。このＡＲＧＲスイッチ１２
３は、ＡＲＧＲ（７）ＭＸＣＳＭＸＤ、ＭＸＳ１７）各
ヒットニ対応Ｌ／Ｔ、ＣＲＱ、ＤＲＱとＳＲＱと＋７）
ＩＨｔをＸＲＱ側に接続する。このＸＲＱは、拡張メモ
リへのメモリリクエスト（ＭＸリクエスト）であり、こ
のＸＲＱが出ると、ＶＲＡＭ４の代りに拡張メモリがア
クセスされる。こように各々のプロセスリクエストＰＲ
Ｑ要求を、独立にＶ　ＲＡ　Ｍ　４拡張メ１りに振り分
１ノることによって、拡張メモリをバッファメモリまた
はパターンメモリとして使用することができる。ＭＸＤ
で拡張メモリを、ＭＸＳでＶＲＡＭ４をそれぞれ指定し
、エリアムーブを指定Ｊると、ＶＲＡＭ４のあるエリア
のデータをｔ−＋’７ｒきる。ＭＸＤでＶＲＡＭ４を、
ＭＸＳで拡張メモリをそれぞれ指定すると、セイブした
データをもとに戻したり、固定パターン（漢字パターン
）をＶＲＡＭ４に移動し表示することができるようにな
る。

以上の説明はカラーコードまたはカラーデータの扱いと
して説明されているが、モノクロシステムとして扱うこ
ともでき、その場合はバイトデータに置き換え可能であ
る。

本発明は、カラーＣＲＴに対して表示制御を行なう場合
のみならずモノクロＣＲＴ、　ＬｃＯ，プラズマ、Ｅｌ
等の他の表示装置に対しても有効である。

［発明の効果］ 上記のように、本発明は、まず、ソース領域のデータを
記憶装置から読出８し、ディスティネーション領域に順
次書込むことによって、表示動作の実行時間を短縮する
際に、垂直帰線期間または水平帰線期間においてコマン
ド処理を高速化することができるという効果を有する。

また、表示データにおける色指定の更新処理を高速化す
ることができるとともに、表示画面上における所望のド
ツトのみロジカル演算することができるという効果を有
する。さらに、ソース領域内の実体を有する形状または
物体を、高速で転送することができ、拡張メモリを漢字
ＲＯＭ’（パターンメモリ）またはバッファエリアとし
て使用することができるという効果も有する。

【図面の簡単な説明】

第１図は従来の一般的なカラーディスプレイ装置を示す
ブロック図、第２図は第１図における表示制御回路を示
すブロック図、第３図は第１図におけるＶＲＡＭの一例
を示すブロック図であり、ブロックデータの転送動作の
説明図、第４図は本発明の一実施例を示すブロック図、
第５図、第６図は上記実施例における各レジスタの内容
を示す図、ｆ；Ｒ７図は′コマンドコードを示す図、第
８図はロジカルオペレーションを示１図、第９図は本発
明の他の実施例のタイミングを示す図、第１０図は第９
図実施例の要部を示す回路図、第１１図は本発明の別の
実施例を示タブロック図、第１２図は第１１図実施例の
要部を示す回路図である。 １・・・ＣＰＵ、２・・・主メモリ、３・・・表示制御
回路、４・・・ＶＲＡＭ　（ビ／オメモリ）、３３・慟
う−コードレジスタ、３４・・・Ｓレジスタ、３５・・
・ＶＲＡＭアドレスバス、３８・・・ＳＸレジスタ／カ
ウンタ、３９・・・ＳＹレジスタ／カウンタ、４ｏ・・
・ＳＸＹアドレス合成回路、４７・・・ビデオｃＰＵ、
５１・・・ＡＬＵ（論理演算ユニット）、５７・・・Ｄ
ＸＹアドレス合成回路、５８・・・ＤＸレジスタ／カウ
ンタ、５９・・・ＤＹレジスタ／カウンタ、６１・・・
ＮＸレジスタ、６３・・・ＮＹレジスタ、７０・・・Ｉ
Ｌレジスタ、１０１・・・ソースデータビットセレクタ
、１０２・・・′　バイトデータセレクタ、１０３・・
・パラレルピットセレクタ、１０４・・・透明色検出回
路、１１１・・・拡張メモリ、１２１・・・スロットス
イッチ、１２２・・・ビデオＣＰＵアクセス、１２３・
・・ＡＲＧＲスイッチ。 特許出願人　株式会社アスキー 代理人弁理士　網　野　誠 同　網　野　友　東 向　用久保　新　− 第１図 第５図 ＃３３°　ＯＯＯＯ０００Ｘｓ　５ＸＨ（−ノーｘ　Ｘ
Ｈｉｇｈ）＃３４　＆二５〜［＝コマ２＝コセｉ＝＝ジ
ー＝＝ｆｆｉ　５ＹＬ（−Ｊ−スＹＬｏｗ）＃３５　匝
＝疋】［下＝［］１五ＩＩＮ　ＳＹ”（−Ｊ−スＹＨｉ
ｇｈ）＄３７　ＥＴ【［＝］φ＝二φ［＝φ［＝＝（［
−二ｆｆｉコ　［）ＸＨ［テ″４′１％ネー”ＡンＸ）
→ｉｇｈ）＄４１　ＥＩＴｈＩＩｊ）ＩＩ］（工］二］
う：１１にｊ；し；（ｉ）；Ｉ　ＮｘＨ（Ｆ　・シｌ−
ｅ　Ｘ）ｌｉｇｈ）＃４２　ＥがＺ日ヌコ５６下も【ｉ
♀［８ヌコ５に下’Ｑ　ＮＹＬ　＜ｙ・）＆　ＹＬＯＷ
）第６図 ＃　８　５「プコ芦ｉコてｉ］ζ【ｊζ［］ζ［ｊ口ｉ
　ＩＬ　（イン９’）プトライシ呪力第７図 第８図 第９図 第１０図 テ″＝９／ｖス 第１１図 第１２図 −手続補正書（方式） 昭和５９年６月２７日 特許庁長官　若杉和夫殿 １、事件の表示 昭和５９年特　許　願第３１５３１　号３、　補正をす
る者 事件との関係　出願人

Claims (1)

1. 【特許請求の範囲】 （１）表示データを保持するＶＲＡＭと並行して増設メ
   モリを設置し、ＣＰＵまｌこは表示制御装置のコマンド
   処理のメモリアクセスに対して、前記ＶＲＡＭか前記増
   設メモリかを指定する指定手段、を設け、前記増設メモ
   リを前記ＶＲＡＭのデータエリアとして使用することに
   より、前記ＶＲＡＭアドレス空間を等価的に拡張するこ
   とを可能とするメモリ拡張方式。 （２、特許請求の範囲第１項において、前記増設メモリ
   をバッフ７エリアとして使用することを特徴とするメモ
   リ拡張方式。 （３）特許請求の範囲第１項において、前記増設メモリ
   をパターンメモリとして使用することを特徴とするメモ
   リ拡張方式。