JP2007183377A - 表示制御装置 - Google Patents
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Abstract
【解決手段】入力記憶手段(DRAM41)が外部(CPU)からの入力の内容を記憶し、転送記憶手段(DRAM42、43)が入力記憶手段の記憶内容の転送結果を記憶し、フォント記憶手段(フラッシュメモリ)がフォントパターンを記憶して転送記憶手段の記憶内容に対応するフォントパターンを出力し、表示用記憶手段(SRAM)がフォント記憶手段からの出力の内容を表示用に記憶して当該記憶内容に基づく信号を表示装置(LCDモジュール)に対して出力する。
【選択図】 図2
Description
図11には、表示制御装置であるLCDC51の構成例を示してあり、また、CPU(Central Processing Unit)52と、単色のLCDモジュール53を示してある。
LCDC51は、2個のVRAM(Video Random Access Memory)61、62と、ゲートアレイ63と、フラッシュメモリ64と、28MHzのクロック65を備えている。また、LCDC51には、5Vの電圧が印加されている。
また、LCDモジュール53は単色で表示を行うLCDから構成されており、グラフィック出力機能としては、垂直同期信号(VSYNC)、同期信号、水平同期信号(HSYNC)、ビデオ信号(VIDEO)、ブランク信号(BLANK)、クロック信号(CLK)をLCDモジュール53へ出力することにより表示を可能とする。
本例のLCDC51では、ゲートアレイ63の外部に、デュアルポートRAMである2個のVRAM61、62と、文字フォントパターンを内蔵したフラッシュメモリ64を実装してある。
まず、CPU52により、表示したい位置に対して、VRAM61、62に、アトリビュート情報及びキャラコードを書き込む。次に、ゲートアレイ63が、VRAM61、62に書き込まれたデータを読み込み、読み込んだキャラコードに基づいてフラッシュメモリ64にアクセスして文字フォント情報を読み取る。そして、ゲートアレイ63が、読み込んだキャラデータ(文字フォント情報)をビデオ信号としてLCDモジュール53へ出力する。これにより、LCDモジュール53が、入力されたキャラデータを画面にグラフィック出力する。
また、図11に示されるようなゲートアレイ63によるグラフィック出力機能では、単色のLCDモジュール53についてのみ対応が可能であり、カラーのLCDモジュールに対して描画することが不可能であるため、カラーのLCDモジュールに対応するLCDCの開発が必要とされていた。
多くの場合、組み込み用のグラフィック機能では、パーソナルコンピュータほどに高い性能は必要無い。例えば、現状では、消費電力が数10Wなどと高いグラフィックLSIを組み込みシステムに搭載することは現実的ではないため、機能や、消費電力や、コストなどのトレードオフを検討することが必要であり、場合によっては専用のLSIが必要となると考えられる。
本発明は、このような従来の事情に鑑み為されたもので、LCDなどに対する表示制御を効果的に実行することができる表示制御装置を提供することを目的とする。
すなわち、入力記憶手段が、前記外部からの入力の内容を記憶する。転送記憶手段が、前記入力記憶手段の記憶内容の転送結果を記憶する。フォント記憶手段が、フォントパターンを記憶して、前記転送記憶手段の記憶内容に対応するフォントパターンを出力する。表示用記憶手段が、前記フォント記憶手段からの出力の内容を表示用に記憶して、当該記憶内容に基づく信号を前記表示装置に対して出力する。
従って、例えば、LCDなどの表示装置に対する表示制御を効果的に実行することができる。
また、入力の内容を記憶する態様としては、例えば、入力の内容をメモリの記憶領域に記憶する態様ばかりでなく、入力の内容の一部をメモリのアドレス値の形で記憶するような態様が用いられてもよい。
また、転送記憶手段としては、例えば、1つの入力記憶手段に対して2つ以上の転送記憶手段が備えられてもよく、一例として、2つ以上の転送記憶手段を交互に転送先として切替手段により切り替えて使用することができる。
また、フォントパターンに基づく情報を表示用に記憶する態様としては、例えば、表示装置の画面における表示位置に対応して記憶するような態様を用いることができる。
また、表示用の記憶内容に基づく信号としては、例えば、RGBの信号を用いることができる。
また、例えば、表示用の記憶内容に基づく信号がデジタル信号であり、表示装置へ入力する信号がアナログ信号であることが必要な場合には、表示制御装置は、表示用の記憶内容に基づく信号(デジタル信号)をアナログ信号へ変換するD/A変換手段を備え、D/A変換後のアナログ信号を表示装置へ出力する。
また、表示装置としては、種々なものが用いられてもよく、例えば、LCDを用いることができる。
また、表示制御装置は、例えば、表示を制御するための同期信号を表示装置へ出力する同期信号出力手段を備える。
また、表示制御装置は、例えば、各記憶手段のアドレスを制御するアドレス制御手段を備える。
一例として、DRAMからなるデュアルポートRAMを用いて入力記憶手段や転送記憶手段を構成し、フラッシュメモリを用いてフォント記憶手段を構成し、SRAMを用いて表示用記憶手段を構成することができる。
また、入力記憶手段及び転送記憶手段をFPGA(Field Programmable Gate Array)に備える構成とすることができ、この場合、例えば、当該FPGAに、外部入力とのインタフェース手段や、フォント記憶手段とのインタフェース手段や、表示用記憶手段とのインタフェース手段や、表示装置とのインタフェース手段が備えられる。
本例では、機上通信統合装置(CDU)に搭載されているキーボードLCD制御回路基板(KBLC)のLCDコントローラ(LCDC)に対して、当該CDUに搭載されている制御メモリ回路(CPU)から、描画したいアドレス空間に、キャラデータ(文字のデータ)とアトリビュート情報(属性の情報)と色情報を与えることで、LCDCが、指定された位置に色及びアトリビュート情報を付加したテキストを表示させるように、LCDモジュールに対してカラー・グラフィック表示制御を実行するシステムを示す。
本例のLCDC1は、CPU2との間のバス・バッファ11と、例えば8Mバイトのフラッシュメモリ12と、例えば4MバイトのSRAM(Static RAM)13と、FPGA14と、D/A(Digital to Analog)コンバータ15と、LCDモジュール3との間のバス・バッファ16と、例えば66MHzのクロック17と、PROM(Programmable Read Only Memory)18と、2個のレギュレータ19、20と、輝度調整回路21を備えている。
FPGA14とフラッシュメモリ12との間では、FPGA14からフラッシュメモリ12へFLASH_ADDRを出力し、フラッシュメモリ12からFPGA14へFLASH_DATAを出力する。FLASH_ADDRはアドレスに関する情報であり、FLASH_DATAはデータである。
FPGA14からD/Aコンバータ15へD/A制御信号や画像データを出力する。D/A制御信号は、D/Aコンバータ15を制御するための信号である。
D/Aコンバータ15からLCDモジュール3へ画像データを出力する。
FPGA14からLCDモジュール3へ、バス・バッファ16を介して、同期信号を出力する。バス・バッファ11は、3.3Vと5Vとを変換する。
PROM18は、例えばJTAGにより書き込みが可能であり、書き込まれたデータをFPGA14に設定する。
レギュレータ19は、LCDC1に印加される5Vの電圧を3.3Vの電圧へ変換して、フラッシュメモリ12とSRAM13とFPGA14とD/Aコンバータ15へ供給する。
レギュレータ20は、LCDC1に印加される5Vの電圧を2.5Vの電圧へ変換して、FPGA14へ供給する。
また、例えば5Vの電圧が印加された可変抵抗から構成された輝度調整回路21とLCDモジュール3との間で輝度調整電圧がやり取りされて、表示における輝度が調整される。
本例では、CPU2が表示するデータをFPGA14の内部にあるデュアルポートRAMに書き込み、FPGA14が書き込まれたデータに基づいてフラッシュメモリ12にアクセスして文字フォントパターンを取り込んでSRAM13に展開し、また、FPGA14が、常時、SRAM13に書き込まれたデータを読み込んでLCDモジュール3に書き込む。
(機能1)LCDモジュール3に対して表示制御を実行するための水平/垂直タイミングを生成する同期信号生成回路としての機能。
(機能2)CPU2からFPGA14の内部に書かれたデータを更に内部のデュアルポートRAMに展開するメモリ制御回路としての機能。
(機能3)CPU2から指定されたキャラコードに対してフラッシュメモリ12からデータを取り込むためのフラッシュ制御回路としての機能。
(機能4)SRAM13に対して読み書きを行うSRAM制御回路としての機能。
(機能5)LCDモジュール3に対して表示データを出力するLCD出力回路としての機能。
図2には、本例のFPGA14の内部構成例を示してある。
本例のFPGA14は、外部インタフェースとして、CPUインタフェースとなるI/Oピン31と、FLASH(フラッシュ)インタフェースとなるI/Oピン32と、SRAMインタフェースとなるI/Oピン33と、LCDインタフェースとなるI/Oピン34及びI/Oピン35と、クロック等のインタフェースとなるI/Oピン36を備えている。
また、本例のFPGA14は、例えば8kバイトの3個のDRAM(Dynamic RAM)41、42、43と、フラッシュメモリインタフェース部(FLASH_IF)44と、SRAMインタフェース部(SRAM_IF)45と、同期信号生成回路46と、アドレス制御回路47と、ビジー(_BUSY)回路48と、切替回路49を備えている。
FLASHインタフェースであるI/Oピン32は、フラッシュメモリ12とFLASH_IF44とを接続し、フラッシュメモリ12へFLASH_CSやFLASH_RDやFLASH_ADDRを出力し、フラッシュメモリ12からFLASH_DATAを入力する。FLASH_RDは読み出しに関する制御信号であり、FLASH_CSは他に関する制御信号である。
LCDインタフェースであるI/Oピン34は、LCDモジュール3と同期信号生成回路46とをバス・バッファ16を介して接続し、LCDモジュール3へ垂直同期信号(VSYNC)や水平同期信号(HSYNC)やブランク信号(_BLANK)やクロック信号(CLK)を出力する。
LCDインタフェースであるI/Oピン35は、LCDモジュール3とSRAM_IF45とをD/Aコンバータ15を介して接続し、LCDモジュールへ、赤(RED)に対応した信号(R0〜R5)と、緑(GREEN)に対応した信号(G0〜G5)と、青(BLUE)に対応した信号(B0〜B5)を出力する。
第3のDRAM43は、第1のDRAM41からV_CNTを入力し、アドレス制御回路47からDRAM3_ADDRを入力し、切替回路49からV_CNT(=14)やDRAM3_RDを入力し、また、FLASH_IF44やSRAM_IF45へDRAM3_DATAを出力し、ビジー回路48へビジーの通知信号を出力する。
なお、DRAM1_ADDRやDRAM2_ADDRやDRAM3_ADDRはアドレスに関する情報であり、V_CNTは例えば垂直同期のタイミングに関する制御信号であり、DRAM2_RDやDRAM3_RDは読み出しに関する制御信号であり、DRAM2_DATAやDRAM3_DATAはデータである。
SRAM_IF45は、第2のDRAM42からのDRAM2_DATAや第3のDRAM43からのDRAM3_DATAを入力し、FLASH_IF44からFLASH_DATAを入力し、アドレス制御回路47からSRAM_ADDRを入力し、また、SRAM13との間でI/Oピン33を介して各種の信号を入出力し、また、LCDモジュール3へI/Oピン35を介してRGBの信号を出力する。
アドレス制御回路47は、同期信号生成回路46からVSYNC及びHSYNCを入力し、また、第1のDRAM41へDRAM1_ADDRを出力し、第2のDRAM42へDRAM2_ADDRを出力し、第3のDRAM43へDRAM3_ADDRを出力し、FLASH_IF44へFLASH_ADDRを出力し、SRAM_IF45へSRAM_ADDRを出力する。
ビジー回路48は、第2のDRAM42や第3のDRAM43からビジーの通知信号を入力し、第1のDRAM41へビジー信号を出力する。
切替回路49は、第2のDRAM42へV_CNT(=15)及びDRAM2_RDを出力し、また、第3のDRAM43へV_CNT(=14)及びDRAM3_RDを出力する。
CPU2からキャラデータ、アトリビュート情報、色情報、描画位置の情報を入力し、これらの情報をデータ或いはアドレス(アドレス値によりデータを特定するもの)の形で第1のDRAM41に格納し、これらの情報を第2のDRAM42や第3のDRAM43に展開する。また、第2のDRAM42や第3のDRAM43に展開された情報に基づいてフラッシュメモリ12から文字フォント情報を取得し、取得したキャラデータ(文字フォント情報)をSRAM13にいったん格納した後に読み出して、当該キャラデータを描画するための画像データ(RGB信号)をLCDモジュール3へ出力する。
また、第2のDRAM42と第3のDRAM43は、切替回路49により、例えば1画面分のデータ毎に交互にデータを記憶するように切り替えられる。
また、FLASH_IF44やSRAM_IF45は各外部インタフェースをアクセスするためのタイミングを調整し、また、同期信号生成回路46はLCDモジュール3とのインタフェース及びFPGA14の内部におけるタイミング制御を行い、アドレス制御回路47は各メモリのアドレス制御を行う。
また、ビジー回路48は、第2のDRAM42や第3のDRAM43がビジー状態である場合に、ビジー信号を第1のDRAM41へ出力する。
同期信号生成回路46は、水平同期信号(HSYNC)と垂直同期信号(VSYNC)を用いて、画面表示のためのタイミング制御を行う。画面を水平方向に移動する走査線は、水平同期信号によって次の行の先頭に復帰する。また、垂直方向については、垂直同期信号によって、一番上の行に復帰する。同期信号による走査線の復帰期間以外の期間に画素データをD/Aコンバータ15からLCDモジュール3へ出力することにより、自動的に画面表示を行うことが可能である。
具体的には、表示領域と、水平表示期間幅(HDISP)と、垂直表示期間幅(VDISP)と、左右の水平方向非表示領域と、左側の水平フロントポーチ幅及び右側の水平バックポーチ幅と、上下の垂直方向非表示領域と、上側の垂直フロントポーチ幅及び下側の垂直バックポーチ幅を示してある。
図3に示されるように、実際の画面表示制御では、幾つかの重要なタイミング・パラメータがある。
例えば、水平/垂直同期期間以外にブランク期間(非表示期間)がある。非表示領域の前後にはそれぞれのタイミングを表すためのフロントポーチとバックポーチが必要となる。このような非表示期間は、ブランク信号(BLANK)により示される。本例では、ブランク信号がハイ(High)レベルである期間が画面表示期間となる。
なお、画面制御信号は、全て、1つの基本となるクロック(画素クロック)によって生成される。
図4(a)には、画面表示中である期間を示してある。
図4(b)には、水平同期信号(HSYNC)及びブランク信号(_BLANK)を示してある。また、水平同期間隔(HW)、水平同期信号幅(HPW)、水平表示期間間隔(HDISPW)、水平フロントポーチ幅(HFPW)、水平バックポーチ幅(HBPW)を示してある。
図4(c)には、水平同期信号(HSYNC)を示すとともに、垂直同期信号(VSYNC)及びブランク信号(_BLANK)を示してある。また、垂直同期間隔(VW)、垂直同期信号幅(VPW)、垂直表示期間間隔(VDISPW)、垂直フロントポーチ幅(VFPW)、垂直バックポーチ幅(VBPW)を示してある。
図5には、CPU2からFPGA14に入力されるデータの構成例を示してある。このデータは16個のデータ部分(D0〜D15)から構成されており、D0〜D7にはキャラコード(文字のコード)が格納され、D8〜D11にはアトリビュート情報が格納され、D12〜D14には色情報(カラー情報)が格納される。また、D15は拡張用の領域である。
本例の描画画面では、(0、0)、(423、0)、(423、261)、(0、261)の4点で囲まれる長方形領域が画面全体となっている。また、(0、0)、(319、0)、(319、233)、(0、233)の4点で囲まれる長方形領域が表示領域となっており、他の領域が非表示領域となっている。
なお、X軸方向の1行のアクセスには9.5μsの時間を要し、DRAM42、43の1行のアクセスには1.1385msの時間を要する。
また、各ブロックには、アドレスが割り当てられている。本例では、Y軸値が同一であればX軸値が大きくなるほど(図で、右へ行くほど)アドレス値が大きくなり、また、Y軸値が大きくなるほど(図で、下へ行くほど)アドレス値が大きくなるように割り当てられている。
ここで、第1のDRAM41からデータ転送する際には、同一のアドレス位置にデータの書き込みを行うため、図6に示されるのと同様な第1のDRAM41のメモリマップ上では、横軸方向(X軸方向)に1行アクセスして、第1のDRAM41の1行(23文字)にアクセスし終えたら、第1のDRAM41にアクセスするアドレス値をインクリメントしていく。
また、本例では、第1のDRAM41から第2のDRAM42へのデータ転送が完了したら、次のVSYNCの変化に応じて、第1のDRAM41から第3のDRAM43へのデータ転送を行い、以降も同様に交互にデータ転送を行う。
(第1の効果)第1のDRAM41からのデータ転送用となるDRAM(本例では、第2のDRAM42及び第3のDRAM43)を設けたことにより、CPU2からの同一の番地のアクセスが16ms以上かからないため、CPU2による画面表示処理の負荷を低減することができる。なお、本例では、16msは画面に表示させるためのVSYNCの周期であり、例えば、16ms以上の速度でデータをDRAMに書き込んだとしても人間の目では画面表示されていることを認識することができない。
(第2の効果)図5に示されるようなデータ構成で、CPU2からFPGA14に対して、アドレス信号により描画位置を指定して、データラインによりキャラコードとアトリビュート情報と色情報を書き込むだけで、画面表示が可能となり、CPU2からは自由に書き込みができる。
図7には、FPGA14からフラッシュメモリ12へのアクセスタイミングの一例を示してある。
具体的には、メインのクロック信号(MAIN CLK)と、DRAM_CSと、DRAM_RDと、DRAM_ADDRと、DRAM_DATAと、FLASH_CSと、FLASH_RDと、FLASH_ADDRと、FLASH_DATAを示してある。DRAM_RDは読み出しに関する制御信号であり、DRAM_CSは他に関する制御信号であり、DRAM_ADDRはアドレスに関する情報であり、DRAM_DATAはデータであり、これらは第2のDRAM42或いは第3のDRAM43に関する。
また、図7では、時間軸(図で、横方向)について、15ns毎の区間T1〜T10を示してある。
続いて、区間T4〜T9の間でフラッシュメモリ12ヘの制御信号(FLASH_CS、FLASH_RD、FLASH_ADDR)を生成し、これによりフラッシュメモリ12から出力されたFLASH_DATA(本例では、16ビットの画面描画データ)をFLASH_RDの立ち上がりエッジでラッチする。なお、一般に、フラッシュメモリ12では、アクセス速度が遅いが、本例では、区間T4〜T9の間で制御信号を生成しているため、例えば、90nsのリードアクセスタイムを有するフラッシュメモリを使用することも可能である。
具体的には、本例のアドレス情報は18個の情報部分A0〜A17から構成されており、A0〜A4は水平方向(X軸方向)の位置(例えば、0〜22)を指定し、A5〜A8は垂直方向(Y軸方向)の位置(例えば、0〜10)を指定し、A9〜A17はキャラコード(DRAMからのデータにより決定される)を指定する。
本例では、フラッシュメモリ12の内部のデータ(文字フォントパターン)として、予め、CPU2からのキャラコードに対応させたアドレス位置に対応するデータを格納しておく。そして、FPGA14からフラッシュメモリ12に対して、1文字分のX軸方向値とY軸方向値とキャラコードを合わせてアドレス指定することにより、フラッシュメモリ12の内部に格納されている対応するデータを取り出すことが可能である。
SRAM13は、LCDモジュール3の表示領域と対応させられており、フラッシュメモリ12から読み出されたキャラデータをビットマップフォントとして格納する。SRAM13へのビットマップフォントの展開の際には、CPU2からのアトリビュート情報と色情報を付加する。
FPGA14では、SRAM13に一度格納したデータを再度読み出して、LCDモジュール3に対してデジタルのRGB信号として出力する。このデジタルのRGB信号は、D/Aコンバータ15によりアナログ化されて、LCDモジュール3へ供給される。
具体的には、メインのクロック信号(MAIN CLK)と、DOTのクロック信号(DOT CLK)と、D/Aコンバータ15のクロック信号(D/A CLK)と、SRAM_CSと、SRAM_RDと、SRAM_ADDRと、SRAM_WRと、SRAM_DATAと、アナログRGB信号を示してある。
また、図9では、時間軸(図で、横方向)について、15ns毎の区間T1〜T10を示してある。
また、SRAM13からのリードサイクルでは、LCDモジュール3により描画を行うためのデータ(例えば、8ビットの色情報に対応したデータ)が読み出されて、RGBの信号がLCDモジュール3へ供給される。これにより、LCDモジュール3では、入力されるRGB信号に基づいて、LCDの表示画面に描画を行い、文字をカラー・グラフィック表示する。ここで、SRAM_RDの立ち上がりエッジで、SRAM_DATAがラッチされる。
また、区間T9における最後の7nsでは、ライトエンド(Wite End)のために、データのセットアップ(Data Set−up)が行われる。
また、本例では、アナログ出力遅延(Analog Output Delay)は7.5nsであり、アナログ出力遷移(Analog Output Transition)は15nsである。
具体的には、本例のアドレス情報は18個の情報部分A0〜A17から構成されており、A0〜A8はX軸座標の値を指定し、A9〜A17はY軸座標の値を指定する。
本例では、SRAM13にデータを格納する際には、LCDモジュール3の画面表示位置と、SRAM13のアドレス空間とを対応させる。SRAM13へのデータ展開を行う際には、各DRAM(本例では、第2のDRAM42、第3のDRAM43)に格納されているデータを展開処理するために、垂直同期信号(VSYNC)の信号によって、SRAM13へデータ展開するDRAMを選択する。また、電源投入時には、SRAM(本例では、第2のDRAM42、第3のDRAM43)に対してイニシャル処理を行う。
また、本例のLCDC1では、FPGA14において、第1のDRAM41を用いて入力記憶手段が構成されており、第2のDRAM42や第3のDRAM43を用いて転送記憶手段が構成されており、切替回路49を用いて切替手段が構成されており、同期信号生成回路46を用いて同期信号出力手段が構成されており、アドレス制御回路47を用いてアドレス制御手段が構成されており、I/Oピン31を用いてCPU2とのインタフェース手段が構成されており、I/Oピン32及びFLASH_IF44を用いてフラッシュメモリ12とのインタフェース手段が構成されており、I/Oピン33及びSRAM_IF45を用いてSRAM13とのインタフェース手段が構成されており、I/Oピン34、35を用いてLCDモジュール3とのインタフェース手段が構成されている。
また、本例のLCDC1では、フラッシュメモリ12を用いてフォント記憶手段が構成されており、SRAM13を用いて表示用記憶手段が構成されており、D/Aコンバータ15を用いてD/A変換手段が構成されている。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
また、本発明に係るシステムや装置や回路などにおいて行われる各種の処理としては、例えばプロセッサやメモリ等を備えたハードウエア資源においてプロセッサがROM(Read Only Memory)に格納された制御プログラムを実行することにより制御される構成が用いられてもよく、また、例えば当該処理を実行するための各機能手段が独立したハードウエア回路として構成されてもよい。
また、本発明は上記の制御プログラムを格納したフロッピー(登録商標)ディスクやCD(Compact Disc)−ROM等のコンピュータにより読み取り可能な記録媒体や当該プログラム(自体)として把握することもでき、当該制御プログラムを当該記録媒体からコンピュータに入力してプロセッサに実行させることにより、本発明に係る処理を遂行させることができる。
Claims (1)
- 外部からの入力の内容に基づく信号を表示装置に対して出力して当該表示装置による表示を制御する表示制御装置において、
前記外部からの入力の内容を記憶する入力記憶手段と、
前記入力記憶手段の記憶内容の転送結果を記憶する転送記憶手段と、
フォントパターンを記憶して前記転送記憶手段の記憶内容に対応するフォントパターンを出力するフォント記憶手段と、
前記フォント記憶手段からの出力の内容を表示用に記憶して当該記憶内容に基づく信号を前記表示装置に対して出力する表示用記憶手段と、
を備えたことを特徴とする表示制御装置。
Priority Applications (1)
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