JPH0877366A - 画像処理プロセッサ及びそれを用いたデータ処理システム - Google Patents
画像処理プロセッサ及びそれを用いたデータ処理システムInfo
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- JPH0877366A JPH0877366A JP6209523A JP20952394A JPH0877366A JP H0877366 A JPH0877366 A JP H0877366A JP 6209523 A JP6209523 A JP 6209523A JP 20952394 A JP20952394 A JP 20952394A JP H0877366 A JPH0877366 A JP H0877366A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】グラフィックプロセッサに直結されたグラフィ
ックメモリバスを用いて、低コストで高速な処理を実現
する。 【構成】画像処理に関するグラフィックコマンドを生成
するプロセッサとプログラム，コマンドおよび原画デー
タを保持するメインメモリとを接続するシステムバスに
接続され、上記プロセッサからの上記グラフィックコマ
ンドに基づき上記フレームバッファに描画を行うグラフ
ィックプロセッサであって、上記グラフィックプロセッ
サは、上記グラフィックコマンドおよび原画データを保
持するグラフィックデータメモリを接続する第１のデー
タパスと上記システムバスとを接続するか、上記第１の
データパスと表示データを保持するフレームバッファと
を接続する第２のデータパスとを接続するデータパス切
り替え部を有することにある。
ックメモリバスを用いて、低コストで高速な処理を実現
する。 【構成】画像処理に関するグラフィックコマンドを生成
するプロセッサとプログラム，コマンドおよび原画デー
タを保持するメインメモリとを接続するシステムバスに
接続され、上記プロセッサからの上記グラフィックコマ
ンドに基づき上記フレームバッファに描画を行うグラフ
ィックプロセッサであって、上記グラフィックプロセッ
サは、上記グラフィックコマンドおよび原画データを保
持するグラフィックデータメモリを接続する第１のデー
タパスと上記システムバスとを接続するか、上記第１の
データパスと表示データを保持するフレームバッファと
を接続する第２のデータパスとを接続するデータパス切
り替え部を有することにある。
Description
【０００１】
【産業上の利用分野】本発明はパーソナルコンピュー
タ，ワークステーション，ファクシミリ，プリンタ，グ
ラフィック装置などの情報端末機器分野における、メモ
リ上に割り付けられた画像やテキスト，グラフィックデ
ータを加工する画像データ処理システムにかかわり、特
にクロックに同期して高速にメモリをアクセスする高速
画像データ処理システムに関するものである。
タ，ワークステーション，ファクシミリ，プリンタ，グ
ラフィック装置などの情報端末機器分野における、メモ
リ上に割り付けられた画像やテキスト，グラフィックデ
ータを加工する画像データ処理システムにかかわり、特
にクロックに同期して高速にメモリをアクセスする高速
画像データ処理システムに関するものである。
【０００２】
【従来の技術】従来のグラフィックシステムではプロセ
ッサバスに接続され、プロセッサの指示に基づきフレー
ムバッファに描画し、ＣＲＴに表示するシステムが知ら
れていた。
ッサバスに接続され、プロセッサの指示に基づきフレー
ムバッファに描画し、ＣＲＴに表示するシステムが知ら
れていた。
【０００３】また、従来の高速処理を必要とされるグラ
フィックワークステーションで用いられている画像デー
タ処理システムは、ＰＩＸＥＬ Ｎo.１２９号ｐｐ２６
−３４の「ＩＲＩＳワークステーションのすべて」で示
されるように、多量の処理プロセッサと大容量メモリと
してＶＲＡＭ（シリアルポート付きダイナミックメモ
リ）を使用していた。
フィックワークステーションで用いられている画像デー
タ処理システムは、ＰＩＸＥＬ Ｎo.１２９号ｐｐ２６
−３４の「ＩＲＩＳワークステーションのすべて」で示
されるように、多量の処理プロセッサと大容量メモリと
してＶＲＡＭ（シリアルポート付きダイナミックメモ
リ）を使用していた。
【０００４】また、高価なＶＲＡＭの代替えとしてシン
クロナスＤＲＡＭも開発が進められており、電子技術１
９９３．１０号ｐｐ２４−２８記載のように、低速グラ
フィック装置のシステム例が述べられていた。
クロナスＤＲＡＭも開発が進められており、電子技術１
９９３．１０号ｐｐ２４−２８記載のように、低速グラ
フィック装置のシステム例が述べられていた。
【０００５】また、従来ファクシミリやプリンタ，グラ
フィック装置で用いられている画像処理システムは、特
開昭61−261969号で示されるように、周辺画素を参照す
る局所的な処理用として高速のＳＲＡＭ（スタティック
メモリ），符号データやフォントデータ格納用の大容量
メモリとしてＤＲＡＭ（ダイナミックメモリ）を使用し
ていた。
フィック装置で用いられている画像処理システムは、特
開昭61−261969号で示されるように、周辺画素を参照す
る局所的な処理用として高速のＳＲＡＭ（スタティック
メモリ），符号データやフォントデータ格納用の大容量
メモリとしてＤＲＡＭ（ダイナミックメモリ）を使用し
ていた。
【０００６】
【発明が解決しようとする課題】従来のグラフィックシ
ステムでは、グラフィックプロセッサがプロセッサなど
のシステムバスに接続されているため、３次元表示に必
要なテクスチャーマッピング処理を高速に行うには、バ
ス速度が遅いため実行することができないという問題が
あった。
ステムでは、グラフィックプロセッサがプロセッサなど
のシステムバスに接続されているため、３次元表示に必
要なテクスチャーマッピング処理を高速に行うには、バ
ス速度が遅いため実行することができないという問題が
あった。
【０００７】また、従来の高速画像データ処理システム
では、高性能を維持するためには特殊なメモリを必要と
し、装置を低価格化する上で、大きな問題があった。ま
た従来の画像処理システムでは、装置を小型化し、ＬＳ
Ｉとして集約する上で、この２種類のメモリを統合でき
ないことが装置構成上大きな問題となっていた。
では、高性能を維持するためには特殊なメモリを必要と
し、装置を低価格化する上で、大きな問題があった。ま
た従来の画像処理システムでは、装置を小型化し、ＬＳ
Ｉとして集約する上で、この２種類のメモリを統合でき
ないことが装置構成上大きな問題となっていた。
【０００８】本発明の目的は、メモリに格納された画像
データを高速に加工，描画処理し、これを読み出し表示
するグラフィック処理を低コストに提供することにあ
る。
データを高速に加工，描画処理し、これを読み出し表示
するグラフィック処理を低コストに提供することにあ
る。
【０００９】このためには、プロセッサの構成方式から
メモリ制御方式にいたるアーキテクチャ上の課題を解決
する必要がある。
メモリ制御方式にいたるアーキテクチャ上の課題を解決
する必要がある。
【００１０】プロセッサの構成方式の課題は、最高スル
ープットを最低限のハードウエアで実現するため、処理
の統合化と分散化のトレードオフを行う必要がある。こ
のために、プロセッサとメモリを結合するメモリバスの
配置方法について検討した。また、メモリ制御方式とし
ては、高速処理用メモリと大容量メモリを統合し、低コ
ストに大容量，高速のメモリアクセスを実現する必要が
ある。具体的にはクロックに同期してアドレス，データ
および制御信号をラッチする機能を有するメモリとして
ＳＤＲＡＭ（シンクロナスＤＲＡＭ）を用いてシステム
を用いる構成した場合を検討している。
ープットを最低限のハードウエアで実現するため、処理
の統合化と分散化のトレードオフを行う必要がある。こ
のために、プロセッサとメモリを結合するメモリバスの
配置方法について検討した。また、メモリ制御方式とし
ては、高速処理用メモリと大容量メモリを統合し、低コ
ストに大容量，高速のメモリアクセスを実現する必要が
ある。具体的にはクロックに同期してアドレス，データ
および制御信号をラッチする機能を有するメモリとして
ＳＤＲＡＭ（シンクロナスＤＲＡＭ）を用いてシステム
を用いる構成した場合を検討している。
【００１１】ＳＤＲＡＭを利用することで、メモリにア
クセスしたいアドレスを発行してから、例えばリードデ
ータが出力されるクロックタイミングを指定できるた
め、リード処理を完結する前に、次のアドレスを発行す
ることが可能となる。
クセスしたいアドレスを発行してから、例えばリードデ
ータが出力されるクロックタイミングを指定できるた
め、リード処理を完結する前に、次のアドレスを発行す
ることが可能となる。
【００１２】しかし、続けてアドレスを発行する場合は
同じ行アドレス内に限られており、同じバンクで異なる
行アドレスにアクセスするためには、プリチャージ処理
などのミスヒット処理が必要となる。
同じ行アドレス内に限られており、同じバンクで異なる
行アドレスにアクセスするためには、プリチャージ処理
などのミスヒット処理が必要となる。
【００１３】本発明の他の目的は、このプロセッサの配
置方法およびメモリ制御方法、特にミスヒット処理を低
コストに、高速に実現する構成を提供することにある。
置方法およびメモリ制御方法、特にミスヒット処理を低
コストに、高速に実現する構成を提供することにある。
【００１４】
【課題を解決するための手段】本発明の特徴は、画像処
理に関するグラフィックコマンドを生成するプロセッサ
とプログラム，コマンドおよび原画データを保持するメ
インメモリとを接続するシステムバスに接続され、上記
プロセッサからの上記グラフィックコマンドに基づき上
記フレームバッファに描画を行うグラフィックプロセッ
サであって、上記グラフィックプロセッサは、上記グラ
フィックコマンドおよび原画データを保持するグラフィ
ックデータメモリを接続する第１のデータパスと上記シ
ステムバスとを接続するか、上記第１のデータパスと表
示データを保持するフレームバッファとを接続する第２
のデータパスとを接続するデータパス切り替え部を有す
ることにある。
理に関するグラフィックコマンドを生成するプロセッサ
とプログラム，コマンドおよび原画データを保持するメ
インメモリとを接続するシステムバスに接続され、上記
プロセッサからの上記グラフィックコマンドに基づき上
記フレームバッファに描画を行うグラフィックプロセッ
サであって、上記グラフィックプロセッサは、上記グラ
フィックコマンドおよび原画データを保持するグラフィ
ックデータメモリを接続する第１のデータパスと上記シ
ステムバスとを接続するか、上記第１のデータパスと表
示データを保持するフレームバッファとを接続する第２
のデータパスとを接続するデータパス切り替え部を有す
ることにある。
【００１５】また、他の特徴は、画像処理に関するグラ
フィックコマンドを生成するプロセッサと，プログラ
ム，コマンドおよび原画データを保持するメインメモリ
と，上記プロセッサからの上記グラフィックコマンドに
基づき上記フレームバッファに描画を行うグラフィック
プロセッサと，上記プロセッサと上記メインメモリと上
記グラフィックプロセッサとを接続するシステムバス
と，上記グラフィックプロセッサに接続され、上記グラ
フィックコマンドおよび原画データを保持するグラフィ
ックデータメモリと，表示データを保持するフレームバ
ッファと，上記グラフィックプロセッサと上記グラフィ
ックデータメモリとを接続する第１のデータパスと，上
記グラフィックプロセッサと上記フレームバッファとを
接続する第２のデータパスとを有し、上記グラフィック
プロセッサは、上記第１のデータパスと上記システムバ
スを接続するか上記第１のデータパスと上記第２のデー
タパスを接続するデータパス切り替え部を有することに
ある。
フィックコマンドを生成するプロセッサと，プログラ
ム，コマンドおよび原画データを保持するメインメモリ
と，上記プロセッサからの上記グラフィックコマンドに
基づき上記フレームバッファに描画を行うグラフィック
プロセッサと，上記プロセッサと上記メインメモリと上
記グラフィックプロセッサとを接続するシステムバス
と，上記グラフィックプロセッサに接続され、上記グラ
フィックコマンドおよび原画データを保持するグラフィ
ックデータメモリと，表示データを保持するフレームバ
ッファと，上記グラフィックプロセッサと上記グラフィ
ックデータメモリとを接続する第１のデータパスと，上
記グラフィックプロセッサと上記フレームバッファとを
接続する第２のデータパスとを有し、上記グラフィック
プロセッサは、上記第１のデータパスと上記システムバ
スを接続するか上記第１のデータパスと上記第２のデー
タパスを接続するデータパス切り替え部を有することに
ある。
【００１６】つまり、プロセッサからのコマンドや原画
データを一時的に蓄える、フレームメモリとは異なるロ
ーカルメモリをグラフィクスプロセッサに直結すること
で高速処理を実現するため、プロセッサからコマンドや
原画データをローカルメモリに転送するデータパスと，
このローカルメモリからデータを読み出しながらフレー
ムバッファに描画するデータパスを切り替えるバススイ
ッチを設けた。
データを一時的に蓄える、フレームメモリとは異なるロ
ーカルメモリをグラフィクスプロセッサに直結すること
で高速処理を実現するため、プロセッサからコマンドや
原画データをローカルメモリに転送するデータパスと，
このローカルメモリからデータを読み出しながらフレー
ムバッファに描画するデータパスを切り替えるバススイ
ッチを設けた。
【００１７】またプロセッサの構成は、ＤＭＡ制御によ
るコマンドフェッチ，側辺演算部と直線演算部と画素演
算部の構成とし、データ制御部と側辺演算部と直線演算
部とをパイプライン処理の可能なものとしている。
るコマンドフェッチ，側辺演算部と直線演算部と画素演
算部の構成とし、データ制御部と側辺演算部と直線演算
部とをパイプライン処理の可能なものとしている。
【００１８】また、本発明の実施例では、側辺演算部を
１１個以上の減算を主に行う演算装置ＤＤＡ（デジタル
・ディフェレンシャル・アナライザ）で構成し、直線演
算部を５個以上のＤＤＡで構成した例を示している。
１１個以上の減算を主に行う演算装置ＤＤＡ（デジタル
・ディフェレンシャル・アナライザ）で構成し、直線演
算部を５個以上のＤＤＡで構成した例を示している。
【００１９】また、ＳＤＲＡＭを複数個利用すること
で、コマンドや元絵データを読み込みながら、処理を行
い、描画データを書き込むというパイプライン処理で最
高のスループットを実現可能とし、このため、プロセッ
サとメモリを結合するメモリバスの配置方法は、３つの
独立メモリバスとし、第１のメモリには、コマンドと入
力データを格納し、第２，第３のメモリは交代バッファ
として、描画処理で書き込み中は、異なるメモリを表示
処理で読み出している。
で、コマンドや元絵データを読み込みながら、処理を行
い、描画データを書き込むというパイプライン処理で最
高のスループットを実現可能とし、このため、プロセッ
サとメモリを結合するメモリバスの配置方法は、３つの
独立メモリバスとし、第１のメモリには、コマンドと入
力データを格納し、第２，第３のメモリは交代バッファ
として、描画処理で書き込み中は、異なるメモリを表示
処理で読み出している。
【００２０】また、描画プロセッサと表示プロセッサで
は処理形態が異なるため、メモリアクセスの際にメモリ
から一度に読み出すデータの数であるバーストレングス
を異ならしめ、具体的には描画プロセッサはバーストレ
ングス１で使用し表示プロセッサはバーストレングス８
で使用する。
は処理形態が異なるため、メモリアクセスの際にメモリ
から一度に読み出すデータの数であるバーストレングス
を異ならしめ、具体的には描画プロセッサはバーストレ
ングス１で使用し表示プロセッサはバーストレングス８
で使用する。
【００２１】また、描画プロセッサにおける書き込みア
ドレス，読み出しアドレスのミスヒットを検出する手段
としてアドレス発生手段のアドレスから行アドレスを抽
出する手段と上記行アドレスをメモリアクセス毎に記憶
する手段と上記記憶した行アドレスと現在の行アドレス
を比較する手段と上記比較結果が異なっていた場合バス
制御部にミスヒットを通知する手段とで構成しメモリの
ロウアドレス更新処理即ちプリチャージ処理，ロウアド
レスの活性化処理を行うバス制御部手段を設け、書き込
みアドレスもしくは読み出しアドレスのいずれかのミス
ヒットを検出すると双方ミスヒット処理を実行すること
で、画像処理乗パイプラインを保持する構成としてい
る。
ドレス，読み出しアドレスのミスヒットを検出する手段
としてアドレス発生手段のアドレスから行アドレスを抽
出する手段と上記行アドレスをメモリアクセス毎に記憶
する手段と上記記憶した行アドレスと現在の行アドレス
を比較する手段と上記比較結果が異なっていた場合バス
制御部にミスヒットを通知する手段とで構成しメモリの
ロウアドレス更新処理即ちプリチャージ処理，ロウアド
レスの活性化処理を行うバス制御部手段を設け、書き込
みアドレスもしくは読み出しアドレスのいずれかのミス
ヒットを検出すると双方ミスヒット処理を実行すること
で、画像処理乗パイプラインを保持する構成としてい
る。
【００２２】
【作用】ローカルメモリを設けることで、プロセッサの
システムバスと接続してコマンド転送していた場合に比
べて、描画処理時にローカルメモリから専用バスを用い
て高速読み出しができるため高速処理を実現できる。
システムバスと接続してコマンド転送していた場合に比
べて、描画処理時にローカルメモリから専用バスを用い
て高速読み出しができるため高速処理を実現できる。
【００２３】プロセッサの構成方式として、データ制御
部によるコマンドフェッチ，側辺演算部と直線演算部と
画素演算部の構成とし、データ制御部と側辺演算部と直
線演算部とをパイプライン動作可能とし、側辺演算部を
１１個以上のＤＤＡで構成し、直線演算部を５個以上の
ＤＤＡで構成することで、必要最小限の処理を最大スル
ープットで、最小のハードウエアで実行可能である。
部によるコマンドフェッチ，側辺演算部と直線演算部と
画素演算部の構成とし、データ制御部と側辺演算部と直
線演算部とをパイプライン動作可能とし、側辺演算部を
１１個以上のＤＤＡで構成し、直線演算部を５個以上の
ＤＤＡで構成することで、必要最小限の処理を最大スル
ープットで、最小のハードウエアで実行可能である。
【００２４】また、複数のメモリバスを用いて、データ
をパイプライン処理することで、プロセッサ内部で、バ
ッファメモリを持つことなく、低コストに高速処理を実
現することができる。
をパイプライン処理することで、プロセッサ内部で、バ
ッファメモリを持つことなく、低コストに高速処理を実
現することができる。
【００２５】また、描画処理と表示処理のバーストレン
グスを異ならしめることで、表示のミスヒットを最小化
し、処理時間を短縮し、消費電力の低減に寄与してい
る。
グスを異ならしめることで、表示のミスヒットを最小化
し、処理時間を短縮し、消費電力の低減に寄与してい
る。
【００２６】また、描画の書き込みの際、あらかじめ書
き込みアドレスのミスヒットを検出しておくことで、読
み出しアドレスをミスヒットさせれば、画像処理データ
のパイプラインを、バッファメモリなしで、ハード量を
少なくすることが可能である。
き込みアドレスのミスヒットを検出しておくことで、読
み出しアドレスをミスヒットさせれば、画像処理データ
のパイプラインを、バッファメモリなしで、ハード量を
少なくすることが可能である。
【００２７】
【実施例】本発明の実施例を図を用いて以下に説明す
る。
る。
【００２８】図２１は従来のグラフィックシステムの概
略構成を示している。CPU101は主メモリ１０２内の命
令，データを用いてグラフィックプロセッサ１０３に描
画処理を発行する。グラフィックプロセッサ１０３は、
この指示に基づきフレームバッファ１０４に描画する。
表示部１０５ではフレームバッファ１０４から描画完了
済みのデータを読み出しCRT106に表示する。フレームバ
ッファ１０４に表示用パラレルシリアル変換器付きのＤ
ＲＡＭ(ＶＲＡＭ)を用いていれば描画と表示を同時に実
行可能である。しかし、ＶＲＡＭは高価であるため低コ
ストのシステムではフレームバッファ１０４はＤＲＡＭ
で構成し、グラフィックプロセッサ１０３とフレームバ
ッファ間のバスを用いてタイムシェアリングで描画処理
と表示データの読み出しを実行し、グラフィックプロセ
ッサ１０３からCRT106に表示するシステムが一般的であ
った。
略構成を示している。CPU101は主メモリ１０２内の命
令，データを用いてグラフィックプロセッサ１０３に描
画処理を発行する。グラフィックプロセッサ１０３は、
この指示に基づきフレームバッファ１０４に描画する。
表示部１０５ではフレームバッファ１０４から描画完了
済みのデータを読み出しCRT106に表示する。フレームバ
ッファ１０４に表示用パラレルシリアル変換器付きのＤ
ＲＡＭ(ＶＲＡＭ)を用いていれば描画と表示を同時に実
行可能である。しかし、ＶＲＡＭは高価であるため低コ
ストのシステムではフレームバッファ１０４はＤＲＡＭ
で構成し、グラフィックプロセッサ１０３とフレームバ
ッファ間のバスを用いてタイムシェアリングで描画処理
と表示データの読み出しを実行し、グラフィックプロセ
ッサ１０３からCRT106に表示するシステムが一般的であ
った。
【００２９】しかし、この従来のグラフィックシステム
では、グラフィックプロセッサがＣＰＵなどのシステム
バスに接続されているため、３次元表示に必要なテクス
チャーマッピング処理を高速に行うには、バス速度が遅
いため実行することができないという問題があった。
では、グラフィックプロセッサがＣＰＵなどのシステム
バスに接続されているため、３次元表示に必要なテクス
チャーマッピング処理を高速に行うには、バス速度が遅
いため実行することができないという問題があった。
【００３０】また、従来の高速画像データ処理システム
では、高性能を維持するためには特殊なメモリを必要と
し、装置を低価格化する上で、大きな問題があった。
では、高性能を維持するためには特殊なメモリを必要と
し、装置を低価格化する上で、大きな問題があった。
【００３１】またさらに、従来の画像処理システムで
は、装置を小型化し、ＬＳＩとして集約する上で、この
２種類のメモリを統合できないことが装置構成上大きな
問題となっていた。
は、装置を小型化し、ＬＳＩとして集約する上で、この
２種類のメモリを統合できないことが装置構成上大きな
問題となっていた。
【００３２】図２２は、このような課題を解決するため
の本発明の実施例の概略ブロック図を示している。つま
り、CPU101からのコマンドや原画データを一時的に蓄え
る、フレームバッファ１０４とは異なるローカルメモリ
３をグラフィクスプロセッサ１に直結することで高速処
理を実現した。
の本発明の実施例の概略ブロック図を示している。つま
り、CPU101からのコマンドや原画データを一時的に蓄え
る、フレームバッファ１０４とは異なるローカルメモリ
３をグラフィクスプロセッサ１に直結することで高速処
理を実現した。
【００３３】そのために、CPU101からコマンドや原画デ
ータをローカルメモリ３に転送するデータパスと、この
ローカルメモリ３からデータを読み出しながらフレーム
バッファ１０４に描画するデータパスを切り替えるバス
スイッチ１６２を有するバス制御部１６を設けた。この
ローカルメモリ３を設けることで、CPU101のシステムバ
スと接続してコマンド転送していた場合に比べて、描画
処理時にローカルメモリ３から専用バスを用いて高速読
み出しができるため高速処理を実現できる。
ータをローカルメモリ３に転送するデータパスと、この
ローカルメモリ３からデータを読み出しながらフレーム
バッファ１０４に描画するデータパスを切り替えるバス
スイッチ１６２を有するバス制御部１６を設けた。この
ローカルメモリ３を設けることで、CPU101のシステムバ
スと接続してコマンド転送していた場合に比べて、描画
処理時にローカルメモリ３から専用バスを用いて高速読
み出しができるため高速処理を実現できる。
【００３４】図１を用いて本発明の一実施例のブロック
図をデータフローを中心に説明する。CPU101は、主メモ
リ１０２を用いてグラフィックプロセッサ１への指示を
リスト作成し、システムコントローラ２を用いて、デー
タ制御部１１を経由し、処理すべきコマンドおよび入力
データをシンクロナスＤＲＡＭ３に転送する。システム
コントローラ２はＤＭＡコントローラであり、ＣＰＵの
指示に基づいて主メモリ１０２のデータをグラフィック
プロセッサ１に転送する。その後、システムコントロー
ラ２は、グラフィックプロセッサ１に対し、実行開始コ
マンドを発行する。グラフィックプロセッサ１内のデー
タ制御部１１は、実行開始コマンドにより、シンクロナ
スＤＲＡＭ３からコマンドを取りだし、必要なパラメー
タを側辺演算部１２，直線演算部１３，画素演算部１４
に転送し、側辺演算部１２を起動する。
図をデータフローを中心に説明する。CPU101は、主メモ
リ１０２を用いてグラフィックプロセッサ１への指示を
リスト作成し、システムコントローラ２を用いて、デー
タ制御部１１を経由し、処理すべきコマンドおよび入力
データをシンクロナスＤＲＡＭ３に転送する。システム
コントローラ２はＤＭＡコントローラであり、ＣＰＵの
指示に基づいて主メモリ１０２のデータをグラフィック
プロセッサ１に転送する。その後、システムコントロー
ラ２は、グラフィックプロセッサ１に対し、実行開始コ
マンドを発行する。グラフィックプロセッサ１内のデー
タ制御部１１は、実行開始コマンドにより、シンクロナ
スＤＲＡＭ３からコマンドを取りだし、必要なパラメー
タを側辺演算部１２，直線演算部１３，画素演算部１４
に転送し、側辺演算部１２を起動する。
【００３５】側辺演算部１２では、入力データの格納さ
れている座標および描画座標を端点単位で計算し、直線
演算部１３を起動する。直線演算部１３では、１ドット
単位で、入力データの格納されている座標および描画座
標を演算し、データの加工を行う画素演算部１４に指示
を行う。画素演算部１４では、シンクロナスDRAM3 から
入力データを取りだし、加工後、バス制御部１７，切り
替えスイッチ１９を経由しシンクロナスＤＲＡＭ４もし
くはシンクロナスＤＲＡＭ５のいずれかに描画する。ど
ちらから描画を開始するかは、リセット後の状態で決め
られている。シンクロナスＤＲＡＭ４もしくはシンクロ
ナスＤＲＡＭ５のうち、描画されていないほうのメモリ
は、表示部１５からバス制御部１８，切り替えスイッチ
１９を経由し読み出し処理を行い、表示出力バス６０を
経由し表示合成ＬＳＩ６へデータ転送する。
れている座標および描画座標を端点単位で計算し、直線
演算部１３を起動する。直線演算部１３では、１ドット
単位で、入力データの格納されている座標および描画座
標を演算し、データの加工を行う画素演算部１４に指示
を行う。画素演算部１４では、シンクロナスDRAM3 から
入力データを取りだし、加工後、バス制御部１７，切り
替えスイッチ１９を経由しシンクロナスＤＲＡＭ４もし
くはシンクロナスＤＲＡＭ５のいずれかに描画する。ど
ちらから描画を開始するかは、リセット後の状態で決め
られている。シンクロナスＤＲＡＭ４もしくはシンクロ
ナスＤＲＡＭ５のうち、描画されていないほうのメモリ
は、表示部１５からバス制御部１８，切り替えスイッチ
１９を経由し読み出し処理を行い、表示出力バス６０を
経由し表示合成ＬＳＩ６へデータ転送する。
【００３６】ここで、本実施例ではグラフィックプロセ
ッサ１を単一の半導体基盤上つまり１チップＬＳＩに構
成することで低コスト化を実現した。このＬＳＩは、シ
ステムコントローラ２に接続するバス２０と第１のシン
クロナスＤＲＡＭ３に接続するバス３０と第２のシンク
ロナスＤＲＡＭ４に接続するバス４０と第３のシンクロ
ナスＤＲＡＭ５に接続するバス５０と表示合成ＬＳＩ６
に接続するバス６０を有しているが１６８ピンのフラッ
トパッケージに収納することができた。これは各バス幅
を１６ビットに限定したことに寄るものである。
ッサ１を単一の半導体基盤上つまり１チップＬＳＩに構
成することで低コスト化を実現した。このＬＳＩは、シ
ステムコントローラ２に接続するバス２０と第１のシン
クロナスＤＲＡＭ３に接続するバス３０と第２のシンク
ロナスＤＲＡＭ４に接続するバス４０と第３のシンクロ
ナスＤＲＡＭ５に接続するバス５０と表示合成ＬＳＩ６
に接続するバス６０を有しているが１６８ピンのフラッ
トパッケージに収納することができた。これは各バス幅
を１６ビットに限定したことに寄るものである。
【００３７】図２３は本発明の一実施例のブロック図を
示しており、制御フローを中心に説明する。
示しており、制御フローを中心に説明する。
【００３８】システムコントローラ２からの制御信号を
データ制御部１１を経由し、バス制御部１６に対しアク
セス要求を行う。一方、画素演算部１４からバス制御部
１６に対し画素データの読み出し要求を行う。これらは
バスアービタ１０９を用いて調停される。つまり、デー
タ制御部１１も画素演算部１４もバスアービタ１０９に
対してバス要求を行い、バスアービタ１０９は優先判定
を行い、１つのみに対してバス仕様許可信号を発行す
る。
データ制御部１１を経由し、バス制御部１６に対しアク
セス要求を行う。一方、画素演算部１４からバス制御部
１６に対し画素データの読み出し要求を行う。これらは
バスアービタ１０９を用いて調停される。つまり、デー
タ制御部１１も画素演算部１４もバスアービタ１０９に
対してバス要求を行い、バスアービタ１０９は優先判定
を行い、１つのみに対してバス仕様許可信号を発行す
る。
【００３９】バス制御部１６，１７はデータの連続書き
込みを行うために、行アドレスの更新処理、つまりミス
ヒットなどによりデータにディレーが発生する事を検知
するミスヒット情報を共有する。このことにより、一方
のデータにディレーが起こっても、もう片方を待たせる
ことで、画像処理のパイプラインを崩すことなく実行し
ている。
込みを行うために、行アドレスの更新処理、つまりミス
ヒットなどによりデータにディレーが発生する事を検知
するミスヒット情報を共有する。このことにより、一方
のデータにディレーが起こっても、もう片方を待たせる
ことで、画像処理のパイプラインを崩すことなく実行し
ている。
【００４０】切り替えスイッチ１９の制御は表示部の垂
直同期信号ＶＳＹＮＣ信号を基に作成するが、これはＣ
ＰＵからの指示に基づき切り替えることも可能である。
直同期信号ＶＳＹＮＣ信号を基に作成するが、これはＣ
ＰＵからの指示に基づき切り替えることも可能である。
【００４１】図２４はバス調停の制御をより詳しく説明
したブロック図である。図２３では説明を簡単化するた
めデータ制御部１１を１つのブロックとして説明した
が、実際はデータ制御部１１はＣＰＵインターフェイス
部１１１とグラフィック制御部１１２の２つの機能を有
している。ＣＰＵインターフェイス部１１１は、外部の
システムコントローラ２から入力したコマンドや原画デ
ータを第１のシンクロナスＤＲＡＭ３に書き込む、もし
くは第１のシンクロナスＤＲＡＭ３のデータを読み出
し、システムコントローラ２に転送する機能を実現す
る。グラフィック制御部１１２は、第１のシンクロナス
ＤＲＡＭ３のコマンドを読み出し、画像処理を行う側辺
演算部１２や直線演算部１３や画素演算部１４などの処
理部にパラメータを設定する。このＣＰＵインターフェ
イス部１１１もグラフィック制御部112も、さらに画素
演算部１４も独立してバスアービタ１０９にバス仕様許
可を要求する信号を発行する。これらのうち優先度の高
いのもが１つ選ばれバス制御部１６のスイッチを切り替
えデータパスを確立する。
したブロック図である。図２３では説明を簡単化するた
めデータ制御部１１を１つのブロックとして説明した
が、実際はデータ制御部１１はＣＰＵインターフェイス
部１１１とグラフィック制御部１１２の２つの機能を有
している。ＣＰＵインターフェイス部１１１は、外部の
システムコントローラ２から入力したコマンドや原画デ
ータを第１のシンクロナスＤＲＡＭ３に書き込む、もし
くは第１のシンクロナスＤＲＡＭ３のデータを読み出
し、システムコントローラ２に転送する機能を実現す
る。グラフィック制御部１１２は、第１のシンクロナス
ＤＲＡＭ３のコマンドを読み出し、画像処理を行う側辺
演算部１２や直線演算部１３や画素演算部１４などの処
理部にパラメータを設定する。このＣＰＵインターフェ
イス部１１１もグラフィック制御部112も、さらに画素
演算部１４も独立してバスアービタ１０９にバス仕様許
可を要求する信号を発行する。これらのうち優先度の高
いのもが１つ選ばれバス制御部１６のスイッチを切り替
えデータパスを確立する。
【００４２】図２はシンクロナスＤＲＡＭ３の格納デー
タの例を示している。コマンドエリア３１には、コマン
ドリスト３１１，３１２など複数のコマンドが格納され
ている。コマンドリストの内容は、コマンドコード３１
１２，リンクポインタ3113，モード指定３１１４，テー
ブルポインタ３１１５，入力データポインタ３１１６，
描画座標ポインタ３１１７で構成されている。コマンド
コード３１１２はコマンドの種別を表している。リンク
ポインタ３１１３は、このコマンドが終了したら、どの
コマンドを次に実行するかのコマンド開始アドレスが格
納されている。モード指定３１１４は画素演算部１４
で、どのような画像処理を実行するか属性が記述されて
いる。テーブルポインタ３１１５は、画像処理に用いる
グーロシェーディングやその他の属性を表現するテーブ
ル３３１の先頭アドレスを格納しており、処理を開始す
る前に、シンクロナスＤＲＡＭ３から、内部の処理テー
ブルにロードしておくために用いる。入力データポイン
タ３１１６は、入力データ、つまり加工前の元絵データ
３２１が格納されているアドレスを示している。描画座
標ポインタ３１１７は、加工したデータをどの位置に描
画するか座標値を記述している。
タの例を示している。コマンドエリア３１には、コマン
ドリスト３１１，３１２など複数のコマンドが格納され
ている。コマンドリストの内容は、コマンドコード３１
１２，リンクポインタ3113，モード指定３１１４，テー
ブルポインタ３１１５，入力データポインタ３１１６，
描画座標ポインタ３１１７で構成されている。コマンド
コード３１１２はコマンドの種別を表している。リンク
ポインタ３１１３は、このコマンドが終了したら、どの
コマンドを次に実行するかのコマンド開始アドレスが格
納されている。モード指定３１１４は画素演算部１４
で、どのような画像処理を実行するか属性が記述されて
いる。テーブルポインタ３１１５は、画像処理に用いる
グーロシェーディングやその他の属性を表現するテーブ
ル３３１の先頭アドレスを格納しており、処理を開始す
る前に、シンクロナスＤＲＡＭ３から、内部の処理テー
ブルにロードしておくために用いる。入力データポイン
タ３１１６は、入力データ、つまり加工前の元絵データ
３２１が格納されているアドレスを示している。描画座
標ポインタ３１１７は、加工したデータをどの位置に描
画するか座標値を記述している。
【００４３】図３はシンクロナスＤＲＡＭ４とシンクロ
ナスＤＲＡＭ５の利用法について説明した図である。シ
ンクロナスＤＲＡＭ３から読み出されたデータはバス制
御部１６を経由し画素演算部１４でデータ加工が施され
バス制御部１７を経由し、切り替えスイッチ１９内のス
イッチ１９１でシンクロナスＤＲＡＭ４とシンクロナス
ＤＲＡＭ５のいずれかにアクセスするように切り替えが
行われる。この図ではメモリバス４０を経由しシンクロ
ナスＤＲＡＭ４に接続された例を示している。シンクロ
ナスＤＲＡＭ５には、すでに描画された画像が蓄積され
ており、メモリバス５０，スイッチ１９２，バス制御部
１８を経由し、表示部１５へ読み出しを行う。
ナスＤＲＡＭ５の利用法について説明した図である。シ
ンクロナスＤＲＡＭ３から読み出されたデータはバス制
御部１６を経由し画素演算部１４でデータ加工が施され
バス制御部１７を経由し、切り替えスイッチ１９内のス
イッチ１９１でシンクロナスＤＲＡＭ４とシンクロナス
ＤＲＡＭ５のいずれかにアクセスするように切り替えが
行われる。この図ではメモリバス４０を経由しシンクロ
ナスＤＲＡＭ４に接続された例を示している。シンクロ
ナスＤＲＡＭ５には、すでに描画された画像が蓄積され
ており、メモリバス５０，スイッチ１９２，バス制御部
１８を経由し、表示部１５へ読み出しを行う。
【００４４】図４は描画プロセッサ７のパイプライン動
作を示している。データ制御部１１でコマンドをフェッ
チし、パラメータを設定する。設定終了後、側辺演算部
１２に側辺演算開始信号を送り、ラインコピー処理の端
点座標を計算が開始される。側辺演算部１２はこの信号
を受けて演算を開始する。コマンドの解釈の後、最初の
ラインコピーの側辺演算を行い、直線演算部１３にこれ
らのデータを設定する。最初のラインコピーの側辺演算
終了後、直線演算部１３に直線演算開始信号を送ると共
に、次のラインコピーの側辺演算および側辺演算結果の
格納の演算を開始する。側辺演算部１２は、直線演算部
１３によるラインコピー１回分の演算が終了するまで
に、次のラインコピーの始点終点の演算を行えば良い。
作を示している。データ制御部１１でコマンドをフェッ
チし、パラメータを設定する。設定終了後、側辺演算部
１２に側辺演算開始信号を送り、ラインコピー処理の端
点座標を計算が開始される。側辺演算部１２はこの信号
を受けて演算を開始する。コマンドの解釈の後、最初の
ラインコピーの側辺演算を行い、直線演算部１３にこれ
らのデータを設定する。最初のラインコピーの側辺演算
終了後、直線演算部１３に直線演算開始信号を送ると共
に、次のラインコピーの側辺演算および側辺演算結果の
格納の演算を開始する。側辺演算部１２は、直線演算部
１３によるラインコピー１回分の演算が終了するまで
に、次のラインコピーの始点終点の演算を行えば良い。
【００４５】直線演算部１３は直線演算開始信号を受け
て直線演算を開始し、１サイクルで１画素分の直線演算
を行う。直線演算部１３はＤＤＡ演算の結果である桁上
げ信号を１サイクルごとに画素演算部に出力する。同時
に画素演算部１４にメモリアクセス開始信号を出力す
る。
て直線演算を開始し、１サイクルで１画素分の直線演算
を行う。直線演算部１３はＤＤＡ演算の結果である桁上
げ信号を１サイクルごとに画素演算部に出力する。同時
に画素演算部１４にメモリアクセス開始信号を出力す
る。
【００４６】画素演算部１４はメモリアクセス開始信号
を受けて各シンクロナスＤＲＡＭへのメモリアクセスを
開始する。描画コマンドの最終画素の処理後、データ制
御部１１に最終画素処理終了信号を送り、１つの描画コ
マンドの処理が終了する。描画コマンドフェッチ部は、
この信号により次の描画コマンドのフェッチを開始す
る。
を受けて各シンクロナスＤＲＡＭへのメモリアクセスを
開始する。描画コマンドの最終画素の処理後、データ制
御部１１に最終画素処理終了信号を送り、１つの描画コ
マンドの処理が終了する。描画コマンドフェッチ部は、
この信号により次の描画コマンドのフェッチを開始す
る。
【００４７】以下各ブロックの詳細を述べる前に、テク
スチャマッピングと呼ばれる描画アルゴリズムについて
述べる。
スチャマッピングと呼ばれる描画アルゴリズムについて
述べる。
【００４８】テクスチャマッピングとは、画像の拡大，
縮小，回転を行う画像操作のプリミティブである。通
常、図５（ａ）のように矩形のソース画像ＡＢＣＤを任
意の四角形Ａ′Ｂ′Ｃ′Ｄ′に写像する機能として定義
される。
縮小，回転を行う画像操作のプリミティブである。通
常、図５（ａ）のように矩形のソース画像ＡＢＣＤを任
意の四角形Ａ′Ｂ′Ｃ′Ｄ′に写像する機能として定義
される。
【００４９】本発明のデータ処理プロセッサでは、この
テクスチャマッピングをラインコピーの複数回実行で実
現する方式を用いる。ラインコピーとは、図５（ｂ）の
ようにソース画像の水平な画素列Ｐ０(Ｘp0，Ｙp0)−Ｐ
１(Ｘp1，Ｙp1)をディスティネーション空間上の任意直
線Ｑ０(Ｘq0，Ｙq0)−Ｑ１(Ｘq1，Ｙq1)に写像するとい
う画像操作のプリミティブである。
テクスチャマッピングをラインコピーの複数回実行で実
現する方式を用いる。ラインコピーとは、図５（ｂ）の
ようにソース画像の水平な画素列Ｐ０(Ｘp0，Ｙp0)−Ｐ
１(Ｘp1，Ｙp1)をディスティネーション空間上の任意直
線Ｑ０(Ｘq0，Ｙq0)−Ｑ１(Ｘq1，Ｙq1)に写像するとい
う画像操作のプリミティブである。
【００５０】本発明のデータ処理プロセッサは以上のよ
うなテクスチャマッピングを７個のＤＤＡで実現した。
７個のＤＤＡのうち、ラインコピーの始点Ｑ０と終点Ｑ
１を求めるために５個のＤＤＡを、Ｑ０とＱ１を結ぶ直
線を求めるために２個のDDAを使用している。本発明の
データ処理プロセッサでは前者の演算を側辺演算と定義
し、後者の演算を直線演算と定義する。
うなテクスチャマッピングを７個のＤＤＡで実現した。
７個のＤＤＡのうち、ラインコピーの始点Ｑ０と終点Ｑ
１を求めるために５個のＤＤＡを、Ｑ０とＱ１を結ぶ直
線を求めるために２個のDDAを使用している。本発明の
データ処理プロセッサでは前者の演算を側辺演算と定義
し、後者の演算を直線演算と定義する。
【００５１】以下、図６の例を用いて、７個のＤＤＡの
役割を順に説明する。図６ではディスティネーション画
像がソース画像より大きい場合、すなわち拡大の時を示
している。なお、ディスティネーション画像がソース画
像より小さい場合は、縮小と定義する。
役割を順に説明する。図６ではディスティネーション画
像がソース画像より大きい場合、すなわち拡大の時を示
している。なお、ディスティネーション画像がソース画
像より小さい場合は、縮小と定義する。
【００５２】第一のＤＤＡは側辺演算のためのＤＤＡで
あり、ソース画像のＹ方向の画素間距離Ｓｙと、ディス
ティネーション画像の左右の側辺のＸ方向成分Ｄrx，Ｄ
lxまたはＹ方向成分Ｄry，Ｄlyのうち最大の画素間距離
を持つ成分MAXEDGE （図６ではＤry）とのＤＤＡであ
る。このＤＤＡは、両者の画素間距離のうち長いほう
（図６ではＤry）を基準として演算を行う。
あり、ソース画像のＹ方向の画素間距離Ｓｙと、ディス
ティネーション画像の左右の側辺のＸ方向成分Ｄrx，Ｄ
lxまたはＹ方向成分Ｄry，Ｄlyのうち最大の画素間距離
を持つ成分MAXEDGE （図６ではＤry）とのＤＤＡであ
る。このＤＤＡは、両者の画素間距離のうち長いほう
（図６ではＤry）を基準として演算を行う。
【００５３】第二のＤＤＡは側辺演算のためのＤＤＡで
あり、MAXEDGE と、ディスティネーション画像の右側辺
の最大の画素間距離を持つＸ方向成分ＤrxまたはＹ方向
成分Ｄry（図６ではＤry）とのＤＤＡである。このＤＤ
ＡはMAXEDGE を基準として演算を行う。
あり、MAXEDGE と、ディスティネーション画像の右側辺
の最大の画素間距離を持つＸ方向成分ＤrxまたはＹ方向
成分Ｄry（図６ではＤry）とのＤＤＡである。このＤＤ
ＡはMAXEDGE を基準として演算を行う。
【００５４】第三のＤＤＡは側辺演算のためのＤＤＡで
あり、MAXEDGE と、ディスティネーション画像の左側辺
の最大の画素間距離を持つＸ方向成分Ｄ1xまたはＹ方向
成分Ｄ1y（図６ではＤ1y）とのＤＤＡである。このＤＤ
ＡはMAXEDGE を基準として演算を行う。
あり、MAXEDGE と、ディスティネーション画像の左側辺
の最大の画素間距離を持つＸ方向成分Ｄ1xまたはＹ方向
成分Ｄ1y（図６ではＤ1y）とのＤＤＡである。このＤＤ
ＡはMAXEDGE を基準として演算を行う。
【００５５】第四のＤＤＡは８連結画素法を用いて右側
辺演算を行うためのＤＤＡであり、ディスティネーショ
ン画像の右側辺のＸ方向成分ＤrxとＹ方向成分ＤryのＤ
ＤＡである。このＤＤＡは両者の画素間距離のうち長い
ほう（図６ではＤry）を基準として演算を行う。
辺演算を行うためのＤＤＡであり、ディスティネーショ
ン画像の右側辺のＸ方向成分ＤrxとＹ方向成分ＤryのＤ
ＤＡである。このＤＤＡは両者の画素間距離のうち長い
ほう（図６ではＤry）を基準として演算を行う。
【００５６】第五のＤＤＡは８連結画素法を用いて左側
辺演算を行うためのＤＤＡであり、ディスティネーショ
ン画像の左側辺のＸ方向成分Ｄ1xとＹ方向成分Ｄ1yのＤ
ＤＡである。このＤＤＡは両者の画素間距離のうち長い
ほう（図６ではＤ1y）を基準として演算を行う。
辺演算を行うためのＤＤＡであり、ディスティネーショ
ン画像の左側辺のＸ方向成分Ｄ1xとＹ方向成分Ｄ1yのＤ
ＤＡである。このＤＤＡは両者の画素間距離のうち長い
ほう（図６ではＤ1y）を基準として演算を行う。
【００５７】第六のＤＤＡは直線演算のためのＤＤＡで
あり、ソース画像のＸ方向の画素間距離Ｓｘと、側辺演
算で求めたディスティネーション画像の始点Ｑ０と終点
Ｑ１からなる直線のＸ方向成分ＬｘまたはＹ方向成分Ｌ
ｙのうち最大の画素間距離を持つ成分MAXLINE （図６で
はＬｘ）とのＤＤＡである。このＤＤＡは両者の画素間
距離のうち長いほう（図６ではＬｘ）を基準として演算
を行う。
あり、ソース画像のＸ方向の画素間距離Ｓｘと、側辺演
算で求めたディスティネーション画像の始点Ｑ０と終点
Ｑ１からなる直線のＸ方向成分ＬｘまたはＹ方向成分Ｌ
ｙのうち最大の画素間距離を持つ成分MAXLINE （図６で
はＬｘ）とのＤＤＡである。このＤＤＡは両者の画素間
距離のうち長いほう（図６ではＬｘ）を基準として演算
を行う。
【００５８】第七のＤＤＡは４連結画素法を用いて直線
演算を行うためのＤＤＡであり、始点Ｑ０と終点Ｑ１か
らなる直線のＸ方向成分ＬｘとＹ方向成分ＬｙとのＤＤ
Ａである。このＤＤＡは両者の画素間距離のうち長いほ
う（図６ではＬｘ）を基準として演算を行う。
演算を行うためのＤＤＡであり、始点Ｑ０と終点Ｑ１か
らなる直線のＸ方向成分ＬｘとＹ方向成分ＬｙとのＤＤ
Ａである。このＤＤＡは両者の画素間距離のうち長いほ
う（図６ではＬｘ）を基準として演算を行う。
【００５９】ここでデジタル微分解析法ＤＤＡとは２つ
の変数ａ，ｂで構成される直線の座標を整数演算で求め
る方法の１つである。今、２つの変数ａ，ｂがあり、そ
れぞれの変位量をｎ，ｍとし、ｎ＜ｍとする。また、ｂ
の変位に対するａの真の変位ｄｎ（実数）とａの変位の
誤差をエラー値ｅとする。この時ｂが１変位する時のｄ
ｎは０≦ｄｎ＜１となる。ｅはｂが１変位するたび毎に
ｄｎだけ加算される。いずれｅ＞１となり、桁上げが生
ずる。この時、ａに１変位があったとみなされる。ＤＤ
Ａはこのような演算を繰り返し、ｂの変位に対するａの
変位を検出する。
の変数ａ，ｂで構成される直線の座標を整数演算で求め
る方法の１つである。今、２つの変数ａ，ｂがあり、そ
れぞれの変位量をｎ，ｍとし、ｎ＜ｍとする。また、ｂ
の変位に対するａの真の変位ｄｎ（実数）とａの変位の
誤差をエラー値ｅとする。この時ｂが１変位する時のｄ
ｎは０≦ｄｎ＜１となる。ｅはｂが１変位するたび毎に
ｄｎだけ加算される。いずれｅ＞１となり、桁上げが生
ずる。この時、ａに１変位があったとみなされる。ＤＤ
Ａはこのような演算を繰り返し、ｂの変位に対するａの
変位を検出する。
【００６０】次に本発明のデータ処理プロセッサのテク
スチャマッピング描画アルゴリズムの構造について述べ
る。
スチャマッピング描画アルゴリズムの構造について述べ
る。
【００６１】本発明のデータ処理プロセッサでは、テク
スチャマッピング描画アルゴリズムを機能別に分けてい
る。それらは、側辺演算アルゴリズム，直線演算アルゴ
リズム，画素コピーアルゴリズムの３つである。
スチャマッピング描画アルゴリズムを機能別に分けてい
る。それらは、側辺演算アルゴリズム，直線演算アルゴ
リズム，画素コピーアルゴリズムの３つである。
【００６２】側辺演算アルゴリズムは、ディスティネー
ションの左側辺および右側辺の座標を演算するためのア
ルゴリズムである。これは図７に示すフローチャートに
したがって、上記第一から第五までのＤＤＡを実行し、
ラインコピーの始点Ｑ０，終点Ｑ１の座標を求めるもの
である。
ションの左側辺および右側辺の座標を演算するためのア
ルゴリズムである。これは図７に示すフローチャートに
したがって、上記第一から第五までのＤＤＡを実行し、
ラインコピーの始点Ｑ０，終点Ｑ１の座標を求めるもの
である。
【００６３】直線演算アルゴリズムは、ディスティネー
ションの左側辺上のある点とそれに対応する右側辺のあ
る点を結ぶ直線の座標を演算するためのアルゴリズムで
ある。これは図８に示すフローチャートにしたがって、
上記第六と第七のＤＤＡを実行し、側辺演算によって求
められた始点終点にしたがってラインコピーの座標を求
めるものである。
ションの左側辺上のある点とそれに対応する右側辺のあ
る点を結ぶ直線の座標を演算するためのアルゴリズムで
ある。これは図８に示すフローチャートにしたがって、
上記第六と第七のＤＤＡを実行し、側辺演算によって求
められた始点終点にしたがってラインコピーの座標を求
めるものである。
【００６４】画素コピーアルゴリズムは、ソース画像の
ある１画素をディスティネーションのある１画素にコピ
ーするためのアルゴリズムである。これは図９に示すフ
ローチャートにしたがって、側辺演算および直線演算で
求められた１組のソース１画素とディスティネーション
１画素に対するメモリアクセスを実行するものである。
ある１画素をディスティネーションのある１画素にコピ
ーするためのアルゴリズムである。これは図９に示すフ
ローチャートにしたがって、側辺演算および直線演算で
求められた１組のソース１画素とディスティネーション
１画素に対するメモリアクセスを実行するものである。
【００６５】図１０に本発明のデータ処理プロセッサの
テクスチャマッピング描画アルゴリズムを実行した時の
軌跡を示す。拡大の時はソース画像の１画素を拡大に応
じて数回コピーし、縮小の時はソース画像を縮小に応じ
て間引いてコピーする。
テクスチャマッピング描画アルゴリズムを実行した時の
軌跡を示す。拡大の時はソース画像の１画素を拡大に応
じて数回コピーし、縮小の時はソース画像を縮小に応じ
て間引いてコピーする。
【００６６】シェーディングは、画像の簡易立体表現の
１手法であり、画像の色相および輝度をなめらかに変化
させる画像操作のプリミティブである。本発明のデータ
処理プロセッサでは色相をなめらかに変化させる機能と
して定義している。
１手法であり、画像の色相および輝度をなめらかに変化
させる画像操作のプリミティブである。本発明のデータ
処理プロセッサでは色相をなめらかに変化させる機能と
して定義している。
【００６７】本発明のデータ処理プロセッサのシェーデ
ィングは、ディスティネーションの各画素の色(Ｒ，
Ｇ，Ｂ)に、シェーディング色(ΔＲ，ΔＧ，ΔＢ)を色
成分別に加え、新たにディスティネーションの各画素の
色を（Ｒ＋ΔＲ，Ｇ＋ΔＧ，Ｂ＋ΔＢ）とする色演算を
行う方式である。本発明のデータ処理プロセッサはこの
シェーディングをテクスチャマッピング実行時に、テク
スチャマッピングの結果であるディスティネーション任
意四角形に対して実行する方式とした。任意四角形中の
各画素のシェーディング色はディスティネーション上の
任意四角形ＡＢＣＤの４頂点に指定するシェーディング
色(Ｒａ，Ｇａ，Ｂａ)，(Ｒｂ，Ｇｂ，Ｂｂ)，(Ｒｃ，
Ｇｃ，Ｂｃ)，(Ｒｄ，Ｇｄ，Ｂｄ)に基づいて演算す
る。
ィングは、ディスティネーションの各画素の色(Ｒ，
Ｇ，Ｂ)に、シェーディング色(ΔＲ，ΔＧ，ΔＢ)を色
成分別に加え、新たにディスティネーションの各画素の
色を（Ｒ＋ΔＲ，Ｇ＋ΔＧ，Ｂ＋ΔＢ）とする色演算を
行う方式である。本発明のデータ処理プロセッサはこの
シェーディングをテクスチャマッピング実行時に、テク
スチャマッピングの結果であるディスティネーション任
意四角形に対して実行する方式とした。任意四角形中の
各画素のシェーディング色はディスティネーション上の
任意四角形ＡＢＣＤの４頂点に指定するシェーディング
色(Ｒａ，Ｇａ，Ｂａ)，(Ｒｂ，Ｇｂ，Ｂｂ)，(Ｒｃ，
Ｇｃ，Ｂｃ)，(Ｒｄ，Ｇｄ，Ｂｄ)に基づいて演算す
る。
【００６８】本シェーディングはテクスチャマッピング
実行と同時に行うことが前提である。ディスティネーシ
ョンの左右側辺の各画素のシェーディング色は側辺演算
時に、ラインコピーの各画素のシェーディング色は直線
演算時に求める。ディスティネーションの各画素と以上
で求めたシェーディング色との加算は、画素コピー時に
行う。
実行と同時に行うことが前提である。ディスティネーシ
ョンの左右側辺の各画素のシェーディング色は側辺演算
時に、ラインコピーの各画素のシェーディング色は直線
演算時に求める。ディスティネーションの各画素と以上
で求めたシェーディング色との加算は、画素コピー時に
行う。
【００６９】ここで、色データは赤緑青の各色成分の絶
対値であるとする。
対値であるとする。
【００７０】本発明のデータ処理プロセッサは以上のよ
うなシェーディングを９個のＤＤＡで実現した。９個の
ＤＤＡのうち、ラインコピーの始点Ｑ０と終点Ｑ１のシ
ェーディング色を求めるために６個のＤＤＡを、Ｑ０と
Ｑ１を結ぶ直線のシェーディング色を求めるために３個
のＤＤＡを使用している。本発明のデータ処理プロセッ
サでは前者の演算を側辺シェーディング色演算と定義
し、後者の演算を直線シェーディング色演算と定義す
る。
うなシェーディングを９個のＤＤＡで実現した。９個の
ＤＤＡのうち、ラインコピーの始点Ｑ０と終点Ｑ１のシ
ェーディング色を求めるために６個のＤＤＡを、Ｑ０と
Ｑ１を結ぶ直線のシェーディング色を求めるために３個
のＤＤＡを使用している。本発明のデータ処理プロセッ
サでは前者の演算を側辺シェーディング色演算と定義
し、後者の演算を直線シェーディング色演算と定義す
る。
【００７１】以下、図１１を用いて９個のＤＤＡの役割
を順に説明する。
を順に説明する。
【００７２】第八のＤＤＡは右側辺シェーディング赤色
演算のためのＤＤＡであり、頂点Ｂと頂点Ｃのシェーデ
ィング赤色差ΔＲｒと、ディスティネーション画像の右
側辺のＸ方向成分またはＹ方向成分のうち最大の画素間
距離を持つ成分MAXEDGERとのＤＤＡである。このＤＤＡ
はΔＲｒとMAXEDGERの画素間距離のうち大きいほうを基
準として演算を行う。
演算のためのＤＤＡであり、頂点Ｂと頂点Ｃのシェーデ
ィング赤色差ΔＲｒと、ディスティネーション画像の右
側辺のＸ方向成分またはＹ方向成分のうち最大の画素間
距離を持つ成分MAXEDGERとのＤＤＡである。このＤＤＡ
はΔＲｒとMAXEDGERの画素間距離のうち大きいほうを基
準として演算を行う。
【００７３】第九のＤＤＡは右側辺シェーディング緑色
演算のためのＤＤＡであり、頂点Ｂと頂点Ｃのシェーデ
ィング緑色差ΔＧｒと、MAXEDGERとのＤＤＡである。こ
のＤＤＡはΔＧｒとMAXEDGERの画素間距離のうち大きい
ほうを基準として演算を行う。
演算のためのＤＤＡであり、頂点Ｂと頂点Ｃのシェーデ
ィング緑色差ΔＧｒと、MAXEDGERとのＤＤＡである。こ
のＤＤＡはΔＧｒとMAXEDGERの画素間距離のうち大きい
ほうを基準として演算を行う。
【００７４】第十のＤＤＡは右側辺シェーディング青色
演算のためのＤＤＡであり、頂点Ｂと頂点Ｃのシェーデ
ィング青色差ΔＢｒと、MAXEDGERとのＤＤＡである。こ
のＤＤＡはΔＢｒとMAXEDGERの画素間距離のうち大きい
ほうを基準として演算を行う。
演算のためのＤＤＡであり、頂点Ｂと頂点Ｃのシェーデ
ィング青色差ΔＢｒと、MAXEDGERとのＤＤＡである。こ
のＤＤＡはΔＢｒとMAXEDGERの画素間距離のうち大きい
ほうを基準として演算を行う。
【００７５】第十一のＤＤＡは左側辺シェーディング赤
色演算のためのＤＤＡであり、頂点Ａと頂点Ｄのシェー
ディング赤色差ΔＲｌと、ディスティネーション画像の
左側辺のＸ方向成分またはＹ方向成分のうち最大の画素
間距離を持つ成分MAXEDGELとのＤＤＡである。このＤＤ
ＡはΔＲｌとMAXEDGELの画素間距離のうち大きいほうを
基準として演算を行う。
色演算のためのＤＤＡであり、頂点Ａと頂点Ｄのシェー
ディング赤色差ΔＲｌと、ディスティネーション画像の
左側辺のＸ方向成分またはＹ方向成分のうち最大の画素
間距離を持つ成分MAXEDGELとのＤＤＡである。このＤＤ
ＡはΔＲｌとMAXEDGELの画素間距離のうち大きいほうを
基準として演算を行う。
【００７６】第十二のＤＤＡは左側辺シェーディング緑
色演算のためのＤＤＡであり、頂点Ａと頂点Ｄのシェー
ディング緑色差ΔＧｌと、MAXEDGELとのＤＤＡである。
このＤＤＡはΔＧｌとMAXEDGELの画素間距離のうち大き
いほうを基準として演算を行う。
色演算のためのＤＤＡであり、頂点Ａと頂点Ｄのシェー
ディング緑色差ΔＧｌと、MAXEDGELとのＤＤＡである。
このＤＤＡはΔＧｌとMAXEDGELの画素間距離のうち大き
いほうを基準として演算を行う。
【００７７】第十三のＤＤＡは左側辺シェーディング青
色演算のためのＤＤＡであり、頂点Ａと頂点Ｄのシェー
ディング青色差ΔＢｌと、MAXEDGELとのＤＤＡである。
このＤＤＡはΔＢｌとMAXEDGELの画素間距離のうち大き
いほうを基準として演算を行う。
色演算のためのＤＤＡであり、頂点Ａと頂点Ｄのシェー
ディング青色差ΔＢｌと、MAXEDGELとのＤＤＡである。
このＤＤＡはΔＢｌとMAXEDGELの画素間距離のうち大き
いほうを基準として演算を行う。
【００７８】第十四のＤＤＡは直線シェーディング赤色
演算のためのＤＤＡであり、側辺演算で求めたディステ
ィネーション画像の始点Ｑ０と終点Ｑ１のシェーディン
グ赤色の差であるシェーディング赤色差ΔＲｑと、始点
Ｑ０と終点Ｑ１からなる直線のＸ方向成分またはＹ方向
成分のうち最大の画素間距離を持つ成分MAXLINE とのＤ
ＤＡである。このＤＤＡは、ΔＲｑとMAXLINE のうち長
いほうを基準として演算を行う。
演算のためのＤＤＡであり、側辺演算で求めたディステ
ィネーション画像の始点Ｑ０と終点Ｑ１のシェーディン
グ赤色の差であるシェーディング赤色差ΔＲｑと、始点
Ｑ０と終点Ｑ１からなる直線のＸ方向成分またはＹ方向
成分のうち最大の画素間距離を持つ成分MAXLINE とのＤ
ＤＡである。このＤＤＡは、ΔＲｑとMAXLINE のうち長
いほうを基準として演算を行う。
【００７９】第十五のＤＤＡは直線シェーディング緑色
演算のためのＤＤＡであり、始点Ｑ０と終点Ｑ１のシェ
ーディング緑色差ΔＧｑとMAXLINE とのＤＤＡである。
このＤＤＡはΔＧｑとMAXLINE のうち長いほうを基準と
して演算を行う。
演算のためのＤＤＡであり、始点Ｑ０と終点Ｑ１のシェ
ーディング緑色差ΔＧｑとMAXLINE とのＤＤＡである。
このＤＤＡはΔＧｑとMAXLINE のうち長いほうを基準と
して演算を行う。
【００８０】第十六のＤＤＡは直線シェーディング青色
演算のためのＤＤＡであり、始点Ｑ０と終点Ｑ１のシェ
ーディング青色差ΔＢｑとMAXLINE とのＤＤＡである。
このＤＤＡはΔＢｑとMAXLINE のうち長いほうを基準と
して演算を行う。
演算のためのＤＤＡであり、始点Ｑ０と終点Ｑ１のシェ
ーディング青色差ΔＢｑとMAXLINE とのＤＤＡである。
このＤＤＡはΔＢｑとMAXLINE のうち長いほうを基準と
して演算を行う。
【００８１】次に本発明のデータ処理プロセッサのシェ
ーディング描画アルゴリズムの構造について述べる。
ーディング描画アルゴリズムの構造について述べる。
【００８２】本発明のデータ処理プロセッサではシェー
ディング描画アルゴリズムを機能別に３つに分けてい
る。それらは、側辺シェーディング色演算アルゴリズ
ム，直線シェーディング色演算アルゴリズム，シェーデ
ィング色加算アルゴリズムである。
ディング描画アルゴリズムを機能別に３つに分けてい
る。それらは、側辺シェーディング色演算アルゴリズ
ム，直線シェーディング色演算アルゴリズム，シェーデ
ィング色加算アルゴリズムである。
【００８３】側辺シェーディング色演算アルゴリズム
は、ディスティネーションの左側辺および、右側辺のシ
ェーディング色を演算するためのアルゴリズムである。
これは、図１２に示すフローチャートにしたがって、上
記第八から第十三までのＤＤＡを実行し、ラインコピー
の始点Ｑ０，終点Ｑ１のシェーディング色を求めるもの
である。
は、ディスティネーションの左側辺および、右側辺のシ
ェーディング色を演算するためのアルゴリズムである。
これは、図１２に示すフローチャートにしたがって、上
記第八から第十三までのＤＤＡを実行し、ラインコピー
の始点Ｑ０，終点Ｑ１のシェーディング色を求めるもの
である。
【００８４】直線シェーディング色演算アルゴリズム
は、ディスティネーションの左側辺上のある点とそれに
対応する右側辺のある点を結ぶ直線のシェーディング色
を演算するためのアルゴリズムである。これは、図１３
に示すフローチャートにしたがって、上記第十四から第
十六までのＤＤＡを実行し、側辺演算によって求められ
た始点Ｑ０，終点Ｑ１にしたがってラインコピーの各画
素のシェーディング色を求めるものである。
は、ディスティネーションの左側辺上のある点とそれに
対応する右側辺のある点を結ぶ直線のシェーディング色
を演算するためのアルゴリズムである。これは、図１３
に示すフローチャートにしたがって、上記第十四から第
十六までのＤＤＡを実行し、側辺演算によって求められ
た始点Ｑ０，終点Ｑ１にしたがってラインコピーの各画
素のシェーディング色を求めるものである。
【００８５】シェーディング色加算アルゴリズムは、以
上で求めたシェーディング色を各画素に加算するための
アルゴリズムである。これは、図９に示すフローチャー
トに示すようなディスティネーションに対するシェーデ
ィング色の加算を実行するものである。
上で求めたシェーディング色を各画素に加算するための
アルゴリズムである。これは、図９に示すフローチャー
トに示すようなディスティネーションに対するシェーデ
ィング色の加算を実行するものである。
【００８６】さて、上記のテクスチャーマッピング描画
アルゴリズムを実現する各ユニットの説明にはいる。描
画プロセッサ７は、データ制御部１１，側辺演算部１
２，直線演算部１３，画素演算部１４で構成される。
アルゴリズムを実現する各ユニットの説明にはいる。描
画プロセッサ７は、データ制御部１１，側辺演算部１
２，直線演算部１３，画素演算部１４で構成される。
【００８７】データ制御部１１は描画ソースデータ・描
画コマンド用ＳＤＲＡＭより描画コマンドと描画パラメ
ータのフェッチを実行するモジュールである。側辺演算
部１２および画素演算部１４内にある内部レジスタにフ
ェッチしたコマンドおよびパラメータを格納する。
画コマンド用ＳＤＲＡＭより描画コマンドと描画パラメ
ータのフェッチを実行するモジュールである。側辺演算
部１２および画素演算部１４内にある内部レジスタにフ
ェッチしたコマンドおよびパラメータを格納する。
【００８８】側辺演算部１２は側辺描画アルゴリズムを
実行するモジュールである。描画コマンドの解釈，描画
パラメータにしたがった側辺演算の実行，直線演算部１
３内にある内部レジスタへの側辺演算結果の格納を行
う。このうち側辺演算は、第一から第五，第八から第十
三の合計１１個のＤＤＡを実行し、ソース座標Ｐ０とＰ
１，ディスティネーション座標Ｑ０とＱ１，ディスティ
ネーション座標Ｑ０とＱ１のシェーディング色（Ｒ０，
Ｇ０，Ｂ０)，(Ｒ１，Ｇ１，Ｂ１）を求める演算であ
る。
実行するモジュールである。描画コマンドの解釈，描画
パラメータにしたがった側辺演算の実行，直線演算部１
３内にある内部レジスタへの側辺演算結果の格納を行
う。このうち側辺演算は、第一から第五，第八から第十
三の合計１１個のＤＤＡを実行し、ソース座標Ｐ０とＰ
１，ディスティネーション座標Ｑ０とＱ１，ディスティ
ネーション座標Ｑ０とＱ１のシェーディング色（Ｒ０，
Ｇ０，Ｂ０)，(Ｒ１，Ｇ１，Ｂ１）を求める演算であ
る。
【００８９】側辺演算部１２は、図１４に示すように、
専用のリード，ライトバスを持つ１３ビットＡＵ２個と
両ＡＵ共通の１３ビットレジスタと各ＡＵ専用の１３ビ
ットレジスタで構成される。２つのＡＵをそれぞれＡＵ
ａ，ＡＵｂとする。両ＡＵを効率よく使用するため、両
ＡＵの動作状態には同期動作と独立動作の２つがある。
専用のリード，ライトバスを持つ１３ビットＡＵ２個と
両ＡＵ共通の１３ビットレジスタと各ＡＵ専用の１３ビ
ットレジスタで構成される。２つのＡＵをそれぞれＡＵ
ａ，ＡＵｂとする。両ＡＵを効率よく使用するため、両
ＡＵの動作状態には同期動作と独立動作の２つがある。
【００９０】同期動作は両ＡＵが同一のシーケンサによ
って制御される動作である。両ＡＵは共通のレジスタを
持っており、ＡＵａの演算結果を後にＡＵｂで、ＡＵｂ
の演算結果をＡＵａで使用することができる。描画コマ
ンドの解釈と第一から第三のＤＤＡはこの動作状態で演
算している。
って制御される動作である。両ＡＵは共通のレジスタを
持っており、ＡＵａの演算結果を後にＡＵｂで、ＡＵｂ
の演算結果をＡＵａで使用することができる。描画コマ
ンドの解釈と第一から第三のＤＤＡはこの動作状態で演
算している。
【００９１】独立動作は両ＡＵが別々のシーケンサによ
って制御される動作である。両ＡＵはそれぞれ専用のレ
ジスタを持っており、ＡＵａの演算結果を後にＡＵｂ
で、ＡＵｂの演算結果をＡＵａで使用することはできな
い。第四と第五，第八から第十三のＤＤＡはこの動作状
態で演算している。第四と第八から第十のＤＤＡと，第
五と第十一から第十三のＤＤＡをそれぞれＡＵａとＡＵ
ｂで並列演算している。
って制御される動作である。両ＡＵはそれぞれ専用のレ
ジスタを持っており、ＡＵａの演算結果を後にＡＵｂ
で、ＡＵｂの演算結果をＡＵａで使用することはできな
い。第四と第五，第八から第十三のＤＤＡはこの動作状
態で演算している。第四と第八から第十のＤＤＡと，第
五と第十一から第十三のＤＤＡをそれぞれＡＵａとＡＵ
ｂで並列演算している。
【００９２】直線演算部１３は直線描画アルゴリズムを
実行するモジュールである。側辺演算部１２によって格
納された側辺演算結果にしたがって直線演算を実行す
る。直線演算は第六と第七，第十四から第十六の合計５
個のＤＤＡ演算である。ＤＤＡ演算の結果は画素演算部
での画素演算時のインクリメント信号として使用され
る。
実行するモジュールである。側辺演算部１２によって格
納された側辺演算結果にしたがって直線演算を実行す
る。直線演算は第六と第七，第十四から第十六の合計５
個のＤＤＡ演算である。ＤＤＡ演算の結果は画素演算部
での画素演算時のインクリメント信号として使用され
る。
【００９３】直線演算部１３は、図１５に示すように、
１サイクルでＤＤＡ演算を行うDDAハード５個と１３ビ
ットレジスタ群で構成される。１３ビットレジスタ群
は、側辺演算部から引き渡されたラインコピーの始点終
点のパラメータを記憶している。５個のＤＤＡハード
は、このパラメータに基づき、第六と第七，第十四から
第十六のＤＤＡ演算を行う。これらは並列に動作し、１
サイクルで１画素分のDDA演算を行う。
１サイクルでＤＤＡ演算を行うDDAハード５個と１３ビ
ットレジスタ群で構成される。１３ビットレジスタ群
は、側辺演算部から引き渡されたラインコピーの始点終
点のパラメータを記憶している。５個のＤＤＡハード
は、このパラメータに基づき、第六と第七，第十四から
第十六のＤＤＡ演算を行う。これらは並列に動作し、１
サイクルで１画素分のDDA演算を行う。
【００９４】画素演算部１４は画素コピーアルゴリズム
を実行するモジュールである。直線演算結果にしたがっ
て各ＳＤＲＡＭに対するアドレス，データの画素演算を
行い、描画ソースデータ・描画コマンド用ＳＤＲＡＭへ
のソースデータのリードアクセス，画素演算，画素演算
結果のフレームバッファＳＤＲＡＭへのライトアクセス
を実行する。画素演算は、ラインコピー上のある画素の
ソース座標Ｐ，ディスティネーション座標Ｑ，ディステ
ィネーション座標Ｑのシェーディング色（Ｒ，Ｇ，Ｂ）
を求める演算であり、初期値からのインクリメントで求
められる。
を実行するモジュールである。直線演算結果にしたがっ
て各ＳＤＲＡＭに対するアドレス，データの画素演算を
行い、描画ソースデータ・描画コマンド用ＳＤＲＡＭへ
のソースデータのリードアクセス，画素演算，画素演算
結果のフレームバッファＳＤＲＡＭへのライトアクセス
を実行する。画素演算は、ラインコピー上のある画素の
ソース座標Ｐ，ディスティネーション座標Ｑ，ディステ
ィネーション座標Ｑのシェーディング色（Ｒ，Ｇ，Ｂ）
を求める演算であり、初期値からのインクリメントで求
められる。
【００９５】画素演算部１４は、図１６に示すように、
ソースメモリアドレスカウンタ144,ディスティネーショ
ンメモリアドレスカウンタ１４５，シェーディング赤
色，緑色，青色に対応した５ビットカウンタ１４１，１
４２，１４３，専用のリード，ライトバスを持つ５ビッ
トＡＵ１４６，１４７，１４８で構成される。ソースメ
モリアドレスカウンタ１４４およびディスティネーショ
ンメモリアドレスカウンタ１４５はそれぞれ、第六，第
七のＤＤＡに対応し、これらのＤＤＡ演算の結果、桁上
げが生じたときアドレスのカウントアップを行う。５ビ
ットカウンタ３個はそれぞれ第十四から第十六のＤＤＡ
に対応し、これらのＤＤＡ演算の結果、桁上げが生じた
ときシェーディング色データのカウントアップを行う。
５ビットＡＵ３個は、それぞれソースデータ赤色，緑
色，青色に５ビットカウンタで生成されたシェーディン
グ赤色，緑色，青色の加算を行う。
ソースメモリアドレスカウンタ144,ディスティネーショ
ンメモリアドレスカウンタ１４５，シェーディング赤
色，緑色，青色に対応した５ビットカウンタ１４１，１
４２，１４３，専用のリード，ライトバスを持つ５ビッ
トＡＵ１４６，１４７，１４８で構成される。ソースメ
モリアドレスカウンタ１４４およびディスティネーショ
ンメモリアドレスカウンタ１４５はそれぞれ、第六，第
七のＤＤＡに対応し、これらのＤＤＡ演算の結果、桁上
げが生じたときアドレスのカウントアップを行う。５ビ
ットカウンタ３個はそれぞれ第十四から第十六のＤＤＡ
に対応し、これらのＤＤＡ演算の結果、桁上げが生じた
ときシェーディング色データのカウントアップを行う。
５ビットＡＵ３個は、それぞれソースデータ赤色，緑
色，青色に５ビットカウンタで生成されたシェーディン
グ赤色，緑色，青色の加算を行う。
【００９６】図１７はバス制御部のタイミングチャート
を示す。図１７（ａ）は読み出し時にミスヒットする例
を示している。画素演算部１４からＴ１で発行された読
み出しアドレスＲＤＡＤＲはバス制御部１６に送られ、
バス制御部１６は、シーケンサのステータスＲＤＢＳＴ
をＴ２に第一データ読み込みＲ１に変更する。これによ
りシンクロナスＤＲＡＭ３からＴ３にデータＤＲ１を入
力する。ＤＲ１は、画素演算部１４で加工処理され書き
込みデータＤＷ１となる。書き込みアドレスＷＲＡＤＲ
は、図示しないディレーなどで遅延されＷＲＡＤＲ３と
なり、バス制御部１７のシーケンサのステータスＷＲＢ
ＳＴをＴ４に第一データ書き込みＷ１に変更する。
を示す。図１７（ａ）は読み出し時にミスヒットする例
を示している。画素演算部１４からＴ１で発行された読
み出しアドレスＲＤＡＤＲはバス制御部１６に送られ、
バス制御部１６は、シーケンサのステータスＲＤＢＳＴ
をＴ２に第一データ読み込みＲ１に変更する。これによ
りシンクロナスＤＲＡＭ３からＴ３にデータＤＲ１を入
力する。ＤＲ１は、画素演算部１４で加工処理され書き
込みデータＤＷ１となる。書き込みアドレスＷＲＡＤＲ
は、図示しないディレーなどで遅延されＷＲＡＤＲ３と
なり、バス制御部１７のシーケンサのステータスＷＲＢ
ＳＴをＴ４に第一データ書き込みＷ１に変更する。
【００９７】ここで次に読み出す読み出しアドレスＲＤ
ＡＤＲのＲ２がＲ１の行アドレスと異なっていた場合、
再度行アドレスのプリチャージ，行アドレスの活性化処
理を行うミスヒット処理が必要となる。Ｔ２ステートで
ＲＤＡＤＲとしてＲ２が発行されると、バス制御部１６
内の図示しないミスヒット検出部で、Ｒ１の行アドレス
と比較処理が行われ、異なることが判明するとミスヒッ
ト信号ＲＤＭＨＴを発行する。これに基づきＴ４からＴ
６の期間はＲＤＡＤＲ，ＷＲＡＤＲ，WRADR3などの各ア
ドレスの更新は停止し前アドレスの保持を行い、画素演
算部１４も停止する。読み出しにてミスヒットした場合
は、書き込みデータには有効データが途切れるため、書
き込みバス制御部ではＴ５からＴ７の期間アイドルす
る。
ＡＤＲのＲ２がＲ１の行アドレスと異なっていた場合、
再度行アドレスのプリチャージ，行アドレスの活性化処
理を行うミスヒット処理が必要となる。Ｔ２ステートで
ＲＤＡＤＲとしてＲ２が発行されると、バス制御部１６
内の図示しないミスヒット検出部で、Ｒ１の行アドレス
と比較処理が行われ、異なることが判明するとミスヒッ
ト信号ＲＤＭＨＴを発行する。これに基づきＴ４からＴ
６の期間はＲＤＡＤＲ，ＷＲＡＤＲ，WRADR3などの各ア
ドレスの更新は停止し前アドレスの保持を行い、画素演
算部１４も停止する。読み出しにてミスヒットした場合
は、書き込みデータには有効データが途切れるため、書
き込みバス制御部ではＴ５からＴ７の期間アイドルす
る。
【００９８】図１７（ｂ）は書き込み時にミスヒットす
る例を示している。画素演算部１４からＴ２で発行され
た書き込みアドレスＷＲＡＤＲがミスヒットすると考え
る。もし、書き込みアドレスのミスヒットをデータ書き
込み時点で検知したとすると、ミスヒットが判明するの
はＴ４ステートであり、Ｔ５ステートからアドレスを停
止しても、書き込みアドレス，データがつぎつぎに送ら
れてくるためデータの消失が起こってしまう。このた
め、書き込みアドレスも読み出しアドレスと同じタイミ
ングでミスヒット検出し、読み出し処理時にアイドルさ
せることで書き込みミスヒットの処理時間を確保してい
る。
る例を示している。画素演算部１４からＴ２で発行され
た書き込みアドレスＷＲＡＤＲがミスヒットすると考え
る。もし、書き込みアドレスのミスヒットをデータ書き
込み時点で検知したとすると、ミスヒットが判明するの
はＴ４ステートであり、Ｔ５ステートからアドレスを停
止しても、書き込みアドレス，データがつぎつぎに送ら
れてくるためデータの消失が起こってしまう。このた
め、書き込みアドレスも読み出しアドレスと同じタイミ
ングでミスヒット検出し、読み出し処理時にアイドルさ
せることで書き込みミスヒットの処理時間を確保してい
る。
【００９９】図１８はバス制御部１６の内部ブロック図
を示している。データ制御部１１からのデータバスＳ
Ｄ，アドレスバスＳＡと画素演算部１４からのデータバ
スＭＤ，アドレスバスＲＤＡＤＲを切り替え器１６２，
１６３で切り替えシンクロナスＤＲＡＭ３へのデータバ
スＶＤＡＴ，アドレスバスＶＡＤＲを作成する。切り替
え器１６２，１６３の制御はメモリ制御部１６４で実施
する。メモリ制御部１６４はシーケンサ１６６，ラッチ
１６５，１６７で構成する。シーケンサ１６６の制御は
表示部１５からのメモリ制御信号ＭＣＴＲなどを参照し
て実施する。シーケンサ１６６の出力はラッチ１６７を
経由しメモリ制御信号ＶＣＮＴとしてシンクロナスＤＲ
ＡＭ３に供給する。バス制御部１７，１８も、入力バス
の本数や入出力の方向が異なるだけで同等の構成である
ので説明は省略する。
を示している。データ制御部１１からのデータバスＳ
Ｄ，アドレスバスＳＡと画素演算部１４からのデータバ
スＭＤ，アドレスバスＲＤＡＤＲを切り替え器１６２，
１６３で切り替えシンクロナスＤＲＡＭ３へのデータバ
スＶＤＡＴ，アドレスバスＶＡＤＲを作成する。切り替
え器１６２，１６３の制御はメモリ制御部１６４で実施
する。メモリ制御部１６４はシーケンサ１６６，ラッチ
１６５，１６７で構成する。シーケンサ１６６の制御は
表示部１５からのメモリ制御信号ＭＣＴＲなどを参照し
て実施する。シーケンサ１６６の出力はラッチ１６７を
経由しメモリ制御信号ＶＣＮＴとしてシンクロナスＤＲ
ＡＭ３に供給する。バス制御部１７，１８も、入力バス
の本数や入出力の方向が異なるだけで同等の構成である
ので説明は省略する。
【０１００】図１９は切り替えスイッチ１９の構成を示
す。バス制御部１７の出力１７９とバス制御部１８の出
力１８９をスイッチブロック１９１内のスイッチ１９
２，１９３で切り替える。この制御は表示部１５からの
メモリ切り替え信号ＭＳＹＮＣで実行する。メモリ切り
替え信号ＭＳＹＮＣは、表示部の垂直同期信号ＶＳＹＮ
Ｃを基に作成する。これは１フレーム毎に、描画メモリ
と表示メモリを切り替えて利用することで最大のスルー
プットを実現できる。
す。バス制御部１７の出力１７９とバス制御部１８の出
力１８９をスイッチブロック１９１内のスイッチ１９
２，１９３で切り替える。この制御は表示部１５からの
メモリ切り替え信号ＭＳＹＮＣで実行する。メモリ切り
替え信号ＭＳＹＮＣは、表示部の垂直同期信号ＶＳＹＮ
Ｃを基に作成する。これは１フレーム毎に、描画メモリ
と表示メモリを切り替えて利用することで最大のスルー
プットを実現できる。
【０１０１】図２０は表示部のブロック図を示す。制御
部１５４はシーケンサ１５６とラッチ１５５，１５７で
構成し、シーケンサ１５６は外部信号の垂直同期信号VS
YNCなどを参照し、制御信号を発生する。これにはメモ
リ切り替え信号ＭＳＹＮＣも含む。切り替えスイッチ１
９で選択したシンクロナスＤＲＡＭ４もしくは５から読
み出したデータ１８１は、データ変換部１５１にてモー
ドに対応して加工され外部の表示合成ＬＳＩ６にバス６
０を通して転送する。
部１５４はシーケンサ１５６とラッチ１５５，１５７で
構成し、シーケンサ１５６は外部信号の垂直同期信号VS
YNCなどを参照し、制御信号を発生する。これにはメモ
リ切り替え信号ＭＳＹＮＣも含む。切り替えスイッチ１
９で選択したシンクロナスＤＲＡＭ４もしくは５から読
み出したデータ１８１は、データ変換部１５１にてモー
ドに対応して加工され外部の表示合成ＬＳＩ６にバス６
０を通して転送する。
【０１０２】
【発明の効果】このようにシンクロナスＤＲＡＭ複数個
利用することで、コマンドや元絵データを読み込みなが
ら、処理を行い、描画データを書き込むというパイプラ
イン処理で最高のスループットを実現することにより、
低コストで高性能なデータ処理システムを提供できた。
利用することで、コマンドや元絵データを読み込みなが
ら、処理を行い、描画データを書き込むというパイプラ
イン処理で最高のスループットを実現することにより、
低コストで高性能なデータ処理システムを提供できた。
【図１】本発明の実施例のブロック図。
【図２】シンクロナスＤＲＡＭのメモリマップ。
【図３】シンクロナスＤＲＡＭ間のデータフロー。
【図４】描画プロセッサのパイプライン動作チャート。
【図５】テクスチャーマッピングの概念図。
【図６】テクスチャーマッピングのパラメータ定義。
【図７】側辺演算アルゴリズム。
【図８】直線演算アルゴリズム。
【図９】画素演算アルゴリズム。
【図１０】テクスチャーマッピングの実例。
【図１１】シェーディング処理の概念図。
【図１２】側辺シェーディングアルゴリズム。
【図１３】直線シェーディングアルゴリズム。
【図１４】側辺演算部のブロック図。
【図１５】直線演算部のブロック図。
【図１６】画素演算部のブロック図。
【図１７】ミスヒット処理のタイミングチャート。
【図１８】バス制御部のブロック図。
【図１９】バススイッチのブロック図。
【図２０】表示部のブロック図。
【図２１】従来のグラフィックシステムの概念ブロック
図。
図。
【図２２】本発明のグラフィックシステムの概念ブロッ
ク図。
ク図。
【図２３】本発明の実施例のブロック図。
【図２４】バス調停制御のブロック図。
１…グラフィックプロセッサ、２…システムコントロー
ラ、３，４，５…シンクロナスＤＲＡＭなどのローカル
メモリ、１１…データ制御部、１２…側辺演算部、１３
…直線演算部、１４…画素演算部、１５…表示部、１
６，１７，１８…バス制御部、２０…ＣＰＵバス。
ラ、３，４，５…シンクロナスＤＲＡＭなどのローカル
メモリ、１１…データ制御部、１２…側辺演算部、１３
…直線演算部、１４…画素演算部、１５…表示部、１
６，１７，１８…バス制御部、２０…ＣＰＵバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 崇 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大村 賢一郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 桂 晃洋 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 渡部 満 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (12)
- 【請求項１】画像処理に関するグラフィックコマンドを
生成するプロセッサとプログラム，コマンドおよび原画
データを保持するメインメモリとを接続するシステムバ
スに接続され、上記プロセッサからの上記グラフィック
コマンドに基づき上記フレームバッファに描画を行うグ
ラフィックプロセッサであって、 上記グラフィックプロセッサは、上記グラフィックコマ
ンドおよび原画データを保持するグラフィックデータメ
モリを接続する第１のデータパスと上記システムバスと
を接続するか、上記第１のデータパスと表示データを保
持するフレームバッファとを接続する第２のデータパス
とを接続するデータパス切り替え部を有することを特徴
とする画像処理プロセッサ。 - 【請求項２】請求項１において、 上記データパス切り替え部は、上記グラフィックコマン
ドまたは上記原画データを上記メインメモリから上記グ
ラフィックデータメモリへ転送するには上記第１のパス
と上記システムバスとを接続し、上記グラフィックプロ
セッサと上記フレームバッファとの間でデータのアクセ
スを行うには上記第１のパスと上記第２のパスとを接続
するように切り替えることを特徴とする画像処理プロセ
ッサ。 - 【請求項３】請求項１または２において、 上記グラフィックメモリはクロック信号に同期してアド
レスを入力し、データの入出力を行い、制御信号を入力
するシンクロナスメモリであることを特徴とする画像処
理プロセッサ。 - 【請求項４】請求項１から３のいずれか１項において、 上記フレームバッファは描画のための書き込み処理と表
示のための読み出し処理を交互に行う第１のフレームバ
ッファと第２のフレームバッファとからなり、上記グラ
フィックプロセッサによってそれぞれの描画書き込み処
理と表示処理とを切り替えることを特徴とする画像処理
プロセッサ。 - 【請求項５】画像処理に関するグラフィックコマンドを
生成するプロセッサと、 プログラム，コマンドおよび原画データを保持するメイ
ンメモリと、 上記プロセッサからの上記グラフィックコマンドに基づ
き上記フレームバッファに描画を行うグラフィックプロ
セッサと、 上記プロセッサと上記メインメモリと上記グラフィック
プロセッサとを接続するシステムバスと、 上記グラフィックプロセッサに接続され、上記グラフィ
ックコマンドおよび原画データを保持するグラフィック
データメモリと、 表示データを保持するフレームバッファと、 上記グラフィックプロセッサと上記グラフィックデータ
メモリとを接続する第１のデータパスと、 上記グラフィックプロセッサと上記フレームバッファと
を接続する第２のデータパスとを有し、 上記グラフィックプロセッサは、上記第１のデータパス
と上記システムバスを接続するか上記第１のデータパス
と上記第２のデータパスを接続するデータパス切り替え
部を有することを特徴とするデータ処理システム。 - 【請求項６】請求項５において、 上記データパス切り替え部は、上記グラフィックコマン
ドまたは上記原画データを上記メインメモリから上記グ
ラフィックデータメモリへ転送するには上記第１のパス
と上記システムバスとを接続し、上記グラフィックプロ
セッサと上記フレームバッファとの間でデータのアクセ
スを行うには上記第１のパスと上記第２のパスとを接続
するように切り替えることを特徴とするデータ処理シス
テム。 - 【請求項７】請求項５または６において、 上記グラフィックプロセッサと上記グラフィックデータ
メモリとを単一の半導体基板上に構成したことを特徴と
するデータ処理システム。 - 【請求項８】請求項５から７のいずれか１項において、 上記グラフィックメモリはクロック信号に同期してアド
レスを入力し、データの入出力を行い、制御信号を入力
するシンクロナスメモリであることを特徴とするデータ
処理システム。 - 【請求項９】請求項５から８のいずれか１項において、 上記フレームバッファは描画のための書き込み処理と表
示のための読み出し処理を交互に行う第１のフレームバ
ッファと第２のフレームバッファとからなり、上記グラ
フィックプロセッサによってそれぞれの描画書き込み処
理と表示処理とを切り替えることを特徴とするデータ処
理システム。 - 【請求項１０】ロウアドレスをラッチし、上記ラッチさ
れたロウアドレスと同一のロウアドレスのアクセスはカ
ラムアドレスの更新によって連続的にアクセスされると
共に、クロック信号に同期してアドレス入力，データ入
出力および制御信号入力が可能にされる第１および第２
および第３のメモリと、 上記第１および第２および第３のメモリに個別的に割り
当てられたメモリバスと、 上記それぞれのメモリバスに割り当てられたバス制御手
段と、 上記バス制御手段に結合される第１および第２のデータ
処理モジュールとを有し、 上記第１のデータ処理モジュールと上記第２のデータ処
理モジュールのバーストレングスを異なって動作させる
ことを特徴とするデータ処理システム。 - 【請求項１１】請求項１０において、 上記第１のデータ処理モジュールのバーストレングスを
１とし、上記第２のデータ処理モジュールのバーストレ
ングスを８として動作させることを特徴とするデータ処
理システム。 - 【請求項１２】ロウアドレスをラッチし、上記ラッチさ
れたロウアドレスと同一のロウアドレスのアクセスはカ
ラムアドレスの更新によって連続的にアクセスされると
共に、クロック信号に同期してアドレス入力，データ入
出力および制御信号入力が可能にされる第１および第２
および第３のメモリと、 上記第１および第２および第３のメモリに個別的に割り
当てられたメモリバスと、 上記メモリバスに各別に割り当てられたバス制御手段
と、 上記バス制御手段に結合され第１および第２，第３のメ
モリをアクセスするためのデータおよびアドレスを生成
するものであって、第１のメモリから読み出したデータ
に対してデータ処理を行いデータ処理結果を第２もしく
は第３のメモリに格納するための上記第１および第２も
しくは第３のメモリのアクセスアドレスを生成する第１
のデータ処理モジュールと、 上記第１のデータ処理モジュールで格納したデータを第
２もしくは第３のメモリから読み出すためのメモリのア
クセスアドレスを生成する第２のデータ処理モジュール
と、 上記第１のデータ処理モジュールから上記第１のメモリ
に向けて出力されるロウアドレスが前回供給されたロウ
アドレスと異なれば、上記第１のメモリのロウアドレス
を更新する処理を実行する手段と、 上記第１のデータ処理モジュールから上記第２もしくは
第３のメモリに向けて出力されるロウアドレスが前回供
給されたロウアドレスと異なれば、上記第２もしくは第
３のメモリのロウアドレスを更新する処理を実行する手
段とを有し、 上記第１のメモリのロウアドレスを更新する処理期間中
は、第１のメモリからデータを読み出してから上記第２
もしくは第３のメモリへ格納する遅延時間で、上記第２
もしくは第３のメモリをノーオペレーションもしくはロ
ウアドレスを更新する処理を実行し、上記第２もしくは
第３のメモリのロウアドレスを更新する処理期間中の、
第１のメモリからデータを読み出してから上記第２もし
くは第３のメモリへ格納する遅延時間分前のタイミング
で、上記第１のメモリをノーオペレーションもしくはロ
ウアドレスを更新する処理を実行させることを特徴とす
るデータ処理システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06209523A JP3106872B2 (ja) | 1994-09-02 | 1994-09-02 | 画像処理プロセッサ及びそれを用いたデータ処理システム |
| TW084108255A TW473692B (en) | 1994-09-02 | 1995-08-08 | Processor for image processing and data processing system using the processor |
| KR1019950027088A KR960011658A (ko) | 1994-09-02 | 1995-08-29 | 화상처리프로세서 및 그것을 사용한 데이타처리시스템 |
| CN95115915A CN1132121C (zh) | 1994-09-02 | 1995-09-01 | 图形处理器和应用该处理器的数据处理系统 |
| US08/523,509 US6091863A (en) | 1994-09-02 | 1995-09-01 | Image processor and data processing system using the same processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06209523A JP3106872B2 (ja) | 1994-09-02 | 1994-09-02 | 画像処理プロセッサ及びそれを用いたデータ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877366A true JPH0877366A (ja) | 1996-03-22 |
| JP3106872B2 JP3106872B2 (ja) | 2000-11-06 |
Family
ID=16574206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06209523A Expired - Lifetime JP3106872B2 (ja) | 1994-09-02 | 1994-09-02 | 画像処理プロセッサ及びそれを用いたデータ処理システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6091863A (ja) |
| JP (1) | JP3106872B2 (ja) |
| KR (1) | KR960011658A (ja) |
| CN (1) | CN1132121C (ja) |
| TW (1) | TW473692B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002543489A (ja) * | 1999-04-26 | 2002-12-17 | メディアキュー， インコーポレイテッド | グラフィックスエンジンマスターモード動作の改良 |
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-
1995
- 1995-08-08 TW TW084108255A patent/TW473692B/zh not_active IP Right Cessation
- 1995-08-29 KR KR1019950027088A patent/KR960011658A/ko not_active Application Discontinuation
- 1995-09-01 CN CN95115915A patent/CN1132121C/zh not_active Expired - Fee Related
- 1995-09-01 US US08/523,509 patent/US6091863A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1147117A (zh) | 1997-04-09 |
| US6091863A (en) | 2000-07-18 |
| KR960011658A (ko) | 1996-04-20 |
| TW473692B (en) | 2002-01-21 |
| CN1132121C (zh) | 2003-12-24 |
| JP3106872B2 (ja) | 2000-11-06 |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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