JP2006527403A - ディスプレイ装置とプロセッサとの間に改良ディスプレイ装置インターフェースを適合するための方法及び装置 - Google Patents

Abstract

本発明は、ディスプレイ装置インターフェースを通じてディスプレイ装置を制御するプロセッサへの改良されたインテリジェント・ディスプレイ装置インターフェースの接続に関する。本発明による装置は、ディスプレイ装置（３０３）、ディスプレイ装置のインテリジェント接続インターフェース（３０２）及びディスプレイ装置を制御するプロセッサ（３０１）を含む。さらに、この装置は、プロセッサ（３０１）とディスプレイ装置接続インターフェース（３０２）との間の信号送受を実現するためにプロセッサ（３０１）に接続されたメモリ・バス（３０４）およびメモリ・バス（４０１、５１０）とディスプレイ接続インターフェース（４０４、５４０）との間で信号を適合するためのアダプタ回路（４０２）を含む。

Description

本発明は、ディスプレイ装置インターフェースを通じてディスプレイ装置を制御するプロセッサと改良インテリジェント・ディスプレイ装置インターフェースとの間の適合に関する。

ディスプレイ装置の機能は、インターフェースを通じてプロセッサのコマンドによって制御される。典型的な先行技術の解決法は図１に示される通りであり、図には、ディスプレイ装置１０３、プロセッサ１０１及びその間に配備される接続インターフェース１０２が示されている。一般に使用されるディスプレイ装置はＬＣＤ１０３（液晶ディスプレイ）である。プロセッサ１０１は、装置の全てのコンポーネント及び対象となるディスプレイ装置の機能を制御する。ディスプレイ１０３の機能を制御するために、接続インターフェース１０２、すなわちプロセッサのコマンドをディスプレイ１０３まで適切に導く回路が必要とされる。接続インターフェース１０２（ＬＣＤＩＦ、液晶ディスプレイ・インターフェース）によって、外部ディスプレイ装置１０３のドライバがリセットされ、プロセッサ１０１から得られるコマンドがディスプレイ装置１０３によって要求される形式に変換され、ディスプレイ装置１０３のために要求されたプロトコルが生成され、連続的に更新が行われる。上記の液晶ディスプレイ接続インターフェースなど一般に知られるディスプレイ接続インターフェースは、接続インターフェースによって定義されるプロトコルによって実現できる機能を少数しか持たない。一般的に、中央装置が別個のディスプレイ・ドライバを持つことが要求される。

装置の品質は、常に改良され続けており、同時に装置に組み込まれる機能がどんどん多くなっている。その結果、ユーザーにとって持っても基本的で最も重要なインターフェースであるディスプレイ装置に対する要求もさらに高くなる。先端的接続インターフェース２０２、２０４の一例が図２に示されている。図の改良接続インターフェース２０２、２０４は、プロセッサ２０１からディスプレイ装置２０３への電気信号用のバスとして機能する。ディスプレイ装置は、一般に上述の液晶ディスプレイ（ＬＣＤ）である。接続インターフェース２０２はプロトコルを含み、これによってディスプレイ装置２０３はこれに接続される接続インターフェース２０４によって制御される。インテリジェント接続インターフェースによってある一定のリフレッシュ速度を定義でき、これによって、ディスプレイまたはその一部だけが更新されるので、これまでのようにディスプレイを連続的に走査する必要はない。連続的更新は不要のものであり、例えばデータ伝送または処理のために利用できるはずの資源を使い果たしてしまう。連続更新が必要ない場合、電力消費量は伝統的な接続インターフェースを使用する場合より基本的に低下する。

プロセッサとディスプレイ装置との間の通信を実現するために進歩的なインテリジェント接続インターフェースが使用される。一般に、この種の装置において、プロセッサとディスプレイ装置との間に使用されるバスは、常に物理的接続インターフェースとして機能する所定の用途用に設計される特殊な回路である。一般に回路内部には、各カスタマ用の常設の物理的接続インターフェースが構成される。この種の特殊な構造回路は、一般的に入手できる市販のプロセッサよりかなり高価である。さらに、各カスタマ用に個別に統合的な固定の物理的インターフェースが必要とされる場合、ディスプレイのインテリジェント接続インターフェースの使用は、製造段階で既に物理的接続インターフェースが組み込まれているこれらの特定のプロセッサのみに制限される。

本発明の目的は、ディスプレイ装置と制御プロセッサとの間の通信がインテリジェント接続インターフェースを通じて単純に行われるように、ディスプレイ装置と制御プロセッサとを適合させることである。

この目的は、メモリ・バスにインテリジェント接続インターフェースを配置することによって、メモリ・バスを通じてディスプレイ装置とプロセッサとの間にバスが形成されるようにして達成される。

本発明は、独立クレームの特徴部の記載により特徴づけられる。本発明の実施形態は、従属クレームにおいて記載されている。

本発明の実施形態によれば、インテリジェント接続インターフェースはディスプレイ装置の一部として接続される。本発明の実施形態によれば、インテリジェント接続インターフェースを備えるディスプレイ装置は、一般的に使用される既存のメモリ・バスを通じて、ディスプレイ装置を制御するプロセッサに接続される。メモリ・ユニットとプロセッサとの間の通常のメモリ・バスとは別に、メモリ・バスはプロセッサとディスプレイのインテリジェント接続インターフェースとの間のバスとしても機能する。本発明の実施形態によるインテリジェント接続インターフェースを備えるディスプレイ装置は、一般に使用されるメモリ・バスを通じてどのような市販のプロセッサにも単純にかつ確実に接続することができる。

本発明の実施形態によれば、メモリ・バスとインテリジェント接続インターフェースが、特にタイミングの点でバス及びバス両端に配置されるセグメントによって要求されるよう機能するように、メモリ・バスとインテリジェント接続インターフェースとの間に、メモリ・バスと接続インターフェースとの間の信号を適合させるアダプタ回路が置かれる。この場合にはディスプレイ装置及びプロセッサである２つのセグメントは、セグメントに機能的ユニットを構成させるために応用されるいわゆる接着剤論理によって一緒に接続することができる。本発明によるアダプタ回路は、多様な方法で実現することができる。一般には、アダプタ回路は、信号を同期化した後これを正確な順序で正確な時に受信側セグメントに送信する単純な回路である。アダプタ回路から送られる信号は、信号がディスプレイ装置の接続インターフェースに達する前に電気干渉を防ぐために干渉から保護される。

電気通信または高速ネットワークなど高周波範囲が必要とされる用途においては、本発明による物理層接続は最も弱いリンクとなる場合が多い。この種の接続は、たとえば９００ＭＨｚ ＧＭＳパルス（ＧＭＳ−グローバル・システム・フォー・モバイル・コミュニケーションズ）の周辺において円滑に機能しなければならない。本発明によるインテリジェント・ディスプレイ接続インターフェースにおいては、簡単にインストールできる一連のコマンド及びプロトコルがあり、本発明の実施形態による単純なアダプタ回路によって様々なターゲットにおいてこれを応用することができる。よって、いくつかの異なるディスプレイ制御プロセッサと適合するので、インテリジェント・インターフェースの汎用性、低電力消費及びその他の特徴を利用することができる。さらに、回路構造及びバスを様々なタイプのプロセッサに応用できれば、各応用への固々の特定の回路として生産される場合よりずっとコスト効率を良くすることができる。

本発明は、添付図面を参照しながら下にさらに詳細に説明される。

図１及び２については、先行技術について説明する節において既に詳細に説明した。次に、図３−６を参照しながら本発明のいくつかの実施形態について検討する。図に示される実施形態は例であり、本発明の範囲を詳述される装置のみに限定するものではない。

図３は、本発明の実施形態による機能的接続バスがプロセッサ３０１とディスプレイ装置３０３との間にどのように作られるかを示すブロック図である。本発明によれば、プロセッサ３０１とディスプレイ装置接続インターフェース３０２との間の信号送受がプロセッサ３０１に接続されるメモリ・バス３０４を通じて実現されるように、ディスプレイ装置３０３には、ディスプレイ装置を制御するプロセッサに接続されるインテリジェント接続インターフェース３０２が組み込まれる。メモリ・バス３０４とディスプレイ装置接続インターフェース３０２との間の信号は、本発明によるアダプタ回路によって互換性が与えられる。

この装置は、ディスプレイ装置３０３、ディスプレイ装置のインテリジェント接続インターフェース３０２及びディスプレイ装置を制御するプロセッサ３０１を含む。プロセッサ３０１から、例えば不揮発性フラッシュ・メモリを含むメモリ・ユニット３０３までメモリ・バス３０４が配置される。本発明の実施形態によれば、プロセッサ３０１に接続されるメモリ・バス３０４は、プロセッサ３０１とディスプレイ装置接続インターフェース３０２との間の信号送受を実現するためのバスとしても機能する。本発明によれば、装置は、メモリ・バス３０４とディスプレイ装置接続インターフェース３０２との間の信号を適合させるためにアダプタ回路（図３には示されていない）も含む。プロセッサ３０１及びディスプレイ装置３０３は、単純なアダプタ回路によってメモリ・バス３０４を通じて接続される本発明の実施形態による機能的セグメントを構成する。

本発明の実施形態による接続インターフェース３０２は、例えば、Ｎｏｋｉａ Ｏｙｊ社（Ｋｅｉｌａｌａｈｄｅｎｔｉｅ，Ｈｅｌｓｉｎｋｉ，Ｆｉｎｌａｎｄ）が開発したインテリジェントＭｅＳＳＩ（中速スクリーン・インターフェース）接続インターフェースとすることができ、これにより、ディスプレイ機能はより効果的にかつ多目的になる。ＭｅＳＳＩは、プロセッサから一般的には液晶ディスプレイであるディスプレイ装置への電気信号用のバスとして機能する。さらに、ＭｅＳＳＩは、ディスプレイ装置をコントロールする際に従うプロトコルを含む。ＭｅＳＳＩによって、ディスプレイまたはその一部のみを更新する際の特定のリフレッシュ速度を定義することもできる。この場合、もっと単純な先行技術のディスプレイ接続インターフェースの場合のようにディスプレイを連続的に走査する必要はない。ディスプレイの連続的更新が要求されない場合、より多くのプロセッサ資源をより効果的に他の機能のために利用できる。ＭｅＳＳＩを用いて得られる最も重要な利点の１つは、ＭｅＳＳＩを通じてディスプレイが受動モードにあり最小限の電力量しか消費しないいわゆるアイドル状態を定義することができるので、伝統的な接続インターフェースを使用する場合と比べて電力消費量が基本的に減少することである。ディスプレイがアクティブではない場合、ディスプレイは受動アイドル・モードに設定され、この間更新は必要なく、バスは他の用途に自由に利用できる。このようにして、ディスプレイの電力消費をミリアンペアの位からマイクロアンペアの位まで減少することができる。この場合、プロセッサからディスプレイ装置までのバスに連続的トラフィックはない。

プロセッサとディスプレイ装置との間の通信を実現するために、例えば前記のインテリジェントＭｅＳＳＩ接続インターフェースまたは同様の改良された特性を有するその他のインテリジェント接続インターフェースを使用することができる。本発明の実施形態によれば、プロセッサとディスプレイ装置は、既存のメモリ・バスを通じて物理的に接続され、カスタマ固有の接続インターフェースを必要としない。よって、インテリジェント・インターフェースを単純なアダプタ回路を用いて様々な市販のプロセッサに接続することができる。

本発明の実施形態によれば、使用されるバスが既存のメモリ・バス３０４であるように、プロセッサ３０１から得られる信号をディスプレイ接続インターフェース３０２まで導くことができる。この場合、特別な固有のバスを確立する必要はない。この実施形態においては、ディスプレイ装置３０３には、インテリジェント接続インターフェース３０２例えばＭｅＳＳＩが組み込まれる。プロセッサ３０１は、メモリ・バス３０４を通じてメモリ・ユニット３０３と接続される。メモリ・ユニット３０３は、例えば不揮発性フラッシュ・メモリである。本発明の実施形態によれば、データ及び制御信号も、プロセッサ３０１とディスプレイ装置３０３との間のこの双方向メモリ・バスに沿って進む。インテリジェント接続インターフェース３０２のバスには連続的トラフィックはなく、通信は状況に応じて行われる。１本のメモリ・バス３０４が、通常のメモリ・バスとして機能するのと同時に、プロセッサ３０１からディスプレイ接続インターフェース３０２へのバスとしても機能する。本発明の実施形態によれば、プロセッサとディスプレイの間に使用されるバスは、一般的などのようなメモリ・バスでもよい。バスはディスプレイ・セグメントとプロセッサとの間で信号を送信するための物理層である。本発明の実施形態によれば、全てのディスプレイ機能はメモリ・バスを通じて実行される。プロセッサからディスプレイまでのバスに沿って、ディスプレイ・コンテント及び動作を制御するために使用されるコマンドが送られる。ディスプレイからプロセッサまで、ディスプレイのモードに関する情報が送られる。プロセッサとディスプレイとの間では、必要な場合にのみ、すなわち機能あるいはディスプレイに変化が生じた場合にのみデータが伝送される。本発明の実施形態によれば、プロセッサは別個のディスプレイ・ドライバを必要としない。接続インターフェース３０２の論理は、プロセッサ３０１に応じて変化する。プロセッサとディスプレイとの間のバス３０４上のトラフィックは、データ及び制御信号が、受信側セグメントによって要求される位相及び順序で受信側セグメントに到着するように設けられる。

本発明の実施形態によれば、メモリ・バスのデータ・バスはインテリジェント・ディスプレイ・ドライバ回路のデータ・バスに接続される。ディスプレイ・ドライバ回路の読取り及び書込み信号は、メモリ・バスの読取り及び書込みラインに接続される。ディスプレイ・ドライバのその他の制御信号は、それぞれ対応するメモリ・バス・ラインに接続される。本発明の実施形態によれば、メモリ・バスにおいて、プロセッサ、メモリ・ユニット及びディスプレイ・ドライバ回路が接続される。例えば、プロセッサがディスプレイに書き込みを行いたい場合、プロセッサは、まずバスのためにアドレス及び制御信号を設定することによって書込みサイクルを開始する。個々のアドレスによって、受信側セグメントは、このセグメントがバス上の信号を受信すべきであることを検知する。アドレスからチップセレクト信号（ＣＳ、チップセレクト）が構成され、これによって、使用されるチップが個々に選択される。本発明の実施形態によれば、チップセレクト論理は、プロセッサに組み込まれる。本発明の別の実施形態によれば、チップセレクト論理は、別個のコンポーネントを用いて実現することができる。プロセッサがディスプレイにデータを送ると、ディスプレイに書き込まれるべき伝送データはその宛先に到着して、受信されると言うのが、基本前提である。プロセッサは、ディスプレイ状態レジスタから少なくとも特定のコマンドが無事に送信されたことを確認できる。

図４には、メモリ・バス４０１が本発明の実施形態によるアダプタ回路４０２によって接続インターフェース４０４にどのように適合化されるかがさらに詳細に示されている。メモリ・バス４０１上でデータ信号及び制御信号が送信される。メモリ・バス４０１上の信号、より一般的に言えば接続インターフェース４０４に送信される全てのコマンドは、問題のプロセッサにより変化する。プロセッサがどのような信号またはコマンドをどのプロトコルによってディスプレイ接続インターフェースに送信することができるかを知っていると言うのが、基本前提である。プロトコル・コマンド・ベースによって、例えば、ディスプレイ上のテキスト及びグラフィックを印刷し、ディスプレイ情報を照会し更新し、ディスプレイのコントラスト及び背景光を調節することができる。本発明の実施形態によるアダプタ回路４０２の細部及び論理は、使用されるプロセッサに応じて設計され、実現される。図４の実施形態において、アダプタ回路４０２は、いくつかの信号が結合されかつ（または）減速されるように、数個のゲートによって実現される。アダプタ回路４０２は、メモリ・バスから入手されディスプレイ接続インターフェース４０４へ導かれる信号が接続インターフェース４０４によって要求されさらにディスプレイ装置によって要求される順序で適合化されるように信号を同期化し、接続インターフェース４０４からプロセッサに送信される信号はそれぞれメモリ・バス及びプロセッサに適するように同期化される。

図４において、メモリ・バス４０１には、例としてメモリ・バスからディスプレイ接続インターフェースへ導かれる多少の信号しか示されていない。ＦＬＡＳＨ．ＯＥは、ディスプレイからの読取りのための信号を表し、ＦＬＡＳＨ．ＷＲはディスプレイへの書込みのための信号を表す。アダプタ論理においてこれらの信号にＦＬＡＳＨ．ＣＳが結合される。この信号によって、読取りまたは書込み動作中に、ある特定のディスプレイがアクティブになるように設定される。ＦＬＡＳＨ．Ａ（２）信号は、問題の信号がディスプレイに送られるデータを表すかまたは制御信号であるかを定義する。ＦＬＡＳＨ．Ｄ（７：０）は、一般に８つのデータ・ラインを含む双方向データ・バスである。ＡＲＭＩＯ２信号は情報を受け取ることができ、この情報に基づいて、重なり画像（いわゆるティアリング効果（ｔｉｅｒｉｎｇ ｅｆｆｅｃｔ）を生じないように、ディスプレイ書込みが同期化される。

アダプタ回路４０２によって信号が同期化され、ディスプレイ接続インターフェース４０４によって要求される順序で信号が準備されるとき、考え得る電気干渉を防止するために、信号は一般的に言って干渉からも保護される。図４において、干渉保護は、ブロック４０３において既知の通りに行われる。次に適合化され干渉から保護された信号は接続インターフェースへ導かれる。接続インターフェース４０４の信号のうち、例として、ディスプレイの読取りモードを示す読取り信号ＲＤ、ディスプレイの書込みモードを指示する書込み信号ＷＲ、メモリ・バス・データ信号に対応する８ライン・データ・バスを構成するデータ信号Ｄ（７：０）、及びこれを通じて装置の初期設定が管理されるリセット信号ＲＥＳＥＴが示されている。図４には、信号がデータであるか制御信号であるかを示すアドレス信号Ｄ_Ｃ、ディスプレイがアクティブであるか否かを定義するＣＳ及びディスプレイ書込みの同期化に接続されるＴＥも示されている。

データ信号Ｄ（７：０）は、双方向バス上を前進する。よって、データ信号をディスプレイに書き込むために送信するか、ディスプレイから読み取られたデータ信号をプロセッサの方向に送信することができる。メモリ・バス４０１からディスプレイ接続インターフェース４０４に向かう一方向信号バスには、書込み信号（ＷＲ）、ディスプレイがアクティブであるか否かを指示する信号（ＣＳ）、アドレス信号（Ｄ_Ｃ）、読取り信号（ＲＤ）及び装置リセット信号（ＲＥＳＥＴ）がある。ＴＥ信号バスには接続インターフェースからの一方向出力が１つだけ配置され、ＴＥ信号バス上でホスト・セグメントへの読取りポインタのロケーションが伝送される。ＴＥ信号は、デジタルＩ/Ｏ（出入力）バスに沿ってプロセッサまたはＤＭＡ（ダイレクト・メモリ・アクセス）コントローラまで進む。

本発明の実施形態によれば、ディスプレイの要求される部分のみが更新される。例えば、ディスプレイのあるポイントでテキストを書き込まなければならない場合、テキスト・ロケーション・データ及びテキスト・コンテントがディスプレイに伝送される。これに基づいて、テキスト・コンテント部分がディスプレイの希望のロケーションに書き込まれるが、残りのビューは同じままである。プロセッサによって送られるコマンドの典型的なフレーム構造は、ターゲット・デバイスのアドレス、読取り/書込みビット、データ伝送の方向を定義する値、コマンド識別子及びデータ自体を含む。さらに、フレーム構造は、受信側セグメントが伝送の正確さ及び成功をチェックできるようにするチェックサムを含むことができる。

図５には、例として一般的に使用されるプロセッサから発する外部メモリ・バス５１０の信号をディスプレイのＭｅＳＳＩ接続インターフェース５４０と適合させるためのアダプタ回路が示されている。ディスプレイ読取り信号ＦＬＡＳＨ．ＯＥ５１１及びアクティブ・チップセレクト信号ＦＬＡＳＨ．ＣＳ５１２はＯＲゲート５１に送られる。ＯＲゲート５１は、ＦＬＡＳＨ．ＯＥ５１１及びＦＬＡＳＨ．ＣＳ５１２がゼロ（０）になる場合のみディスプレイのＲＤ信号がアクティブになることを確かにする。抵抗器５２及びコンデンサ５３は、ディスプレイに適するようにＲＤタイミングを同期化する遅延回路を構成する。遅延回路の出力は、ゲート５４によってバッファに記憶される。バッファ５４の出力は、別の遅延回路を通じてＮＡＮＤ回路５７の入力に接続される。この実施形態において、この別の遅延回路は、抵抗器５５及びコンデンサ５６を含む。前記の結合によって、Ｄ_Ｃライン５４２のタイミングは、読取りサイクルにおける遅延に適するように修正される。

ディスプレイのＷＲ信号はＯＲ回路５８によって構成され、ＯＲ回路の入力にＦＬＡＳＨ．ＣＳ５１２及びＦＬＡＳＨ．ＷＲ５１４信号が接続される。ＷＲ信号は、ＦＬＡＳＨ．ＷＲ５１４及びＦＬＡＳＨ．ＣＳ５１２がゼロ（０）になる場合のみアクティブになる。ＦＬＡＳＨ．Ａ（２）５１３は問題のサイクルがコマンドであるかデータ書込みサイクルであるかを示す。データ自体は、８ライン・データ・バスに沿ってメモリ・バスのデータ・バスＦＬＡＳＨ．Ｄ（７：０）とＭｅＳＳＩのデータ・バスＤ（７：０）との間を進む。アダプタ回路とディスプレイの間で、信号は、干渉保護セグメントを通り抜ける。

初期状態にリセットするリセット信号ＲＥＳＥＴ５４５は、信号方向を示すバッファ５９を通ってＭｅＳＳＩ５４０へ導かれる。いわゆるＰＵＲＸ信号はＬＣＤディスプレイ・ユニットの装置のリセット信号である。ＰＵＲＸ信号は、ＵＥＭ（ユニバーサル・エナジー・マネージメント）に由来するものであり、ＵＰＰ（ユニバーサル・フォン・プロセッサ）用のリセットＲＥＳＥＴ信号としても機能する。ＵＥＭ及びＵＰＰは、共に、特定用途向け回路（ＡＳＩＣ、特定用途向け集積回路）である。

ＴＥ信号５４７は、ディスプレイ・パネルが２つの異なるルートから画像データを入手し、前記の画像データの両方により同時に画像を形成するときディスプレイ上に映像として検出されるいわゆるティアリング効果に接続される。この現象は、メモリ・ユニットとディスプレイ装置の両方が同じディスプレイ・メモリ・ユニットにアクセスでき、メモリ・ユニットの書込みポインタとディスプレイ装置の読取りポインタが適切に同期化されない場合に生じる。このような場合、ディスプレイは、受信した画像データに基づいて異なるフレームにおいて更新されることが起き得る。このような現象は、ディスプレイがホスト・ユニットに読取りポインタのロケーション・データを送ることによって回避される。この実施形態においては、ＴＥ信号５４７はゲート６１を通じてＩ/Ｏバス（入出力）に送信される。ディスプレイの１．８ボルト論理層は、２．８ボルト・レベルのアダプタによって、プロセッサのＡＲＭＩＯ２信号５１６によって要求されるボルト・レベルに適合化される。プロセッサとディスプレイが同じ論理層を使用する実施形態においては、適合化は必要ない。メモリ・バス５１０の受信ＡＲＭＩＯ２信号５１６は、受信した信号に基づいて例えば中断を定義したりＤＭＡ（ダイレクト・メモリ・アクセス）要求を送ったりできるソフトウェアによって構成することができる。ＴＥ信号の使用は必要ではないが、ディスプレイ・インターフェースにおいて利用される。

図６は、本発明の実施形態によるアダプタ回路における読取りサイクルの同期化の例を示している。メモリ・バスのＦＬＡＳＨ．ＯＥ信号６０３は、ディスプレイ装置のタイミング要件に対応するように減速される。一般に、これはソフトウェアによって行われる。まず、読取り信号の待機モードの最大数が設定される。その後、最低クロック周波数ＦＣＬＫ（最低フラッシュ・クロック）６０１がリセットされる。Ｄ_Ｃ信号６０２は、問題の信号がデータ信号であることを示す。Ｄ_Ｃ信号６０２は、読取り動作前は常に状態“１”になる。ＲＤ読取り信号６０４の状態は、読取り動作を指示するＦＬＡＳＨ．ＯＥ信号６０３の状態に対応するように変化する。図６から、ＦＬＡＳＨ．ＯＥ信号６０３のサイクルがＲＤ読取り信号６０４においてどのように反復されるかがはっきりと分かる。読取りディスプレイ・データはデータ・バスＤ（７：０）６０５上を進む。一般的に言って、信号を同期化する際、例えばゲート遅延、リセットタイム、モード変更/シフト持続時間及びパルス幅など、使用されるコンポーネントの特性を考慮に入れる必要がある。

この実施形態によるアダプタ回路は、プロセッサ・バスの継続として回路板に設置することができる。プロセッサは、ディスプレイの接続インターフェースへのコマンドを生成することができる。プロセッサのコマンドは、メモリ・バスに沿ってアダプタ回路を経由して正しい順序で送られ、ディスプレイ装置の接続インターフェースに同期化される。同期化された信号がディスプレイ装置の接続インターフェースに到着する前に、信号は干渉から保護される。接続インターフェースへ通じるバスに設置されるアダプタ回路の論理は、採用されるプロセッサにより変化する。アダプタ回路は、ディスプレイの接続インターフェースのために信号を電気的に適合化し、これを同期化する。採用されるバスは、非同期化メモリ・バスである。本発明によるアダプタ回路によって、ディスプレイ装置を制御するプロセッサとディスプレイ装置の接続インターフェースとの間の信号送受は、プロセッサとディスプレイ装置の接続インターフェースとの間の信号送受がプロセッサに接続されるメモリを通じて実現されるように実行される。この場合、アダプタ回路は、ディスプレイ装置接続インターフェースとメモリ・バスを相互に電気的に整合させる。アダプタ回路は、ディスプレイ装置接続インターフェースとメモリ・バスとの間の信号の同期化を適合させ、かつ均一なバスを構成するために接続インターフェースとメモリ・バスを物理的に接続するためのゲートを備える。

最も一般的に使用されるディスプレイ装置は、液晶ディスプレイである。しかし、ディスプレイ装置のタイプは、本発明の応用を限定するものではなく、本発明による装置は、たとえば背景光の使用を必要としない自己照明ディスプレイ（ＯＬＥＤ、有機発光ダイオード）など他のタイプのディスプレイにおいても使用できる。また、メモリ・バスを通じてディスプレイ装置のそれぞれのインテリジェント接続インターフェースをプロセッサに接続することも、本発明の範囲内で実現することができる。

先行技術による装置を示す図である。 先行技術による装置を示す図である。 本発明の一実施形態による装置を示す図である。 本発明の一実施形態による装置を示す図である。 本発明の一実施形態による装置を示す図である。 本発明の一実施形態による装置を示す図である。

Claims (13)

1. ディスプレイ装置（３０３）及び前記ディスプレイ装置を制御するプロセッサ（３０１）を含む装置であって、
   −前記ディスプレイ装置に組み込まれるインテリジェント・ディスプレイ装置接続インターフェース（３０２）と、
   −前記プロセッサ（３０１）と前記ディスプレイ装置接続インターフェース（３０２）との間の信号送受を実現するために前記プロセッサ（３０１）に接続されるメモリ・バス（３０４）と、
   −前記メモリ・バス（４０１、５１０）と前記ディスプレイ装置接続インターフェース（４０４、５４０）との間の信号を適合させるためのアダプタ回路（４０２）と、
   を含むことを特徴とする装置。
2. 前記ディスプレイ装置の前記インテリジェント接続インターフェースがＮｏｋｉａ Ｏｙｊ社が製造するＭｅＳＳＩ（中速スクリーン・インターフェース）（３０２）であることを特徴とする、請求項１に記載の装置。
3. 前記プロセッサ（３０１）に接続される前記メモリ・バス（３０４）が非同期化メモリ・バスであることを特徴とする、請求項１に記載の装置。
4. 前記装置が、前記プロセッサ（３０１）と前記ディスプレイ装置接続インターフェース（３０２）との間と同様前記プロセッサ（３０１）と前記メモリ・ユニット（３０３）との間の信号送受を実現するためのメモリ・バス（３０４）を含むことを特徴とする、請求項１に記載の装置。
5. 前記アダプタ回路（４０２）が前記ディスプレイ装置によって要求される順序で前記メモリ・バス（４０１、５１０）の信号（５１１、５１２、５１３、５１４、５１５、５１６）を同期化するための手段を含むことを特徴とする、請求項１に記載の装置。
6. 前記アダプタ回路（４０２）が前記メモリ・バス（４０１、５１０）と前記接続インターフェース（４０４、５４０）との間の信号（６０３、６０４）を適合させるためにゲート（５１、５４、５７、５８、５９、６１）を備えることを特徴とする、請求項１に記載の装置。
7. 前記装置が電気干渉を防止するために干渉保護セグメント（４０３、５３０）も含むことを特徴とする、請求項１に記載の装置。
8. ディスプレイ装置（３０３）と前記ディスプレイ装置を制御するプロセッサ（３０１）とを接続するための方法であって、
   −前記ディスプレイ装置（３０３）にインテリジェント接続インターフェース（３０２）が組み込まれ、
   −前記プロセッサ（３０１）と前記ディスプレイ装置接続インターフェース（３０２）との間の信号送受が前記プロセッサ（３０１）に接続されるメモリ・バス（３０４）を通じて実現され、かつ
   −前記メモリ・バス（４０１、５１０）と前記ディスプレイ装置接続インターフェース（４０４、５４０）との間の信号がアダプタ回路（４０２）によって互換性を持つように適合される、
   ことを特徴とする方法。
9. 前記プロセッサ（３０１）に接続される前記メモリ・バス（３０４）が前記プロセッサ（３０１）と前記メモリ・ユニット（３０３）との間のバスとして、並びに前記プロセッサ（３０１）と前記ディスプレイ装置（３０３）との間のバスとして機能するように設けられることを特徴とする、請求項８に記載の方法。
10. 前記アダプタ回路（４０２）は、前記メモリ・バス（４０１，５１０）と前記ディスプレイ装置接続インターフェース（４０４、５４０）との間の信号が互換性を持つように該信号を同期化するために使用されることを特徴とする、請求項８に記載の方法。
11. 前記メモリ・バス（４０１）と前記ディスプレイ装置接続インターフェース（４０４）がその間の通信を可能にするために接着剤論理によって接続されることを特徴とする、請求項８に記載の方法。
12. 前記制御プロセッサ（３０１）と前記ディスプレイ装置（３０３）との間の信号送受を行うためのアダプタ回路ディスプレイ装置であって、
    前記プロセッサ（３０１）と前記ディスプレイ装置接続インターフェース（３０２、４０４、５４０）との間の信号送受が前記プロセッサ（３０１）に接続されるメモリ・バス（３０４、４０１、５１０）を通じて実現され、かつ該アダプタ回路（４０２）が前記ディスプレイ接続インターフェース（４０４、５４０）と前記メモリ・バス（４０１、５１０）を電気的に適合させる、
    ことを特徴とするアダプタ回路。
13. 前記アダプタ回路（４０２）が前記ディスプレイ装置接続インターフェース（４０４、５４０）と前記メモリ・バス（４０１、５１０）との間の信号（６０３、６０４）のタイミングを同期化するため、かつ前記接続インターフェース（４０４、５４０）と前記メモリ・バス（４０１、５１０）を物理的に均一なバスとして結合するためにゲート（５１、５４、５７、５８、５９、６１）を備えることを特徴とする、請求項１２に記載のアダプタ回路。

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