JP3786121B2 - データ転送制御装置及び電子機器 - Google Patents

Description

本発明は、データ転送制御装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。このような高速シリアル転送のインターフェースとしてはＤＶＩ（Digital Visual Interface）などが知られている。

さて、一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、メインＬＣＤ（Liquid Crystal Display）やサブＬＣＤやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。この場合に、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

しかしながら、このような接続部分でのデータ転送をシリアル転送で行う場合に、シリアル転送制御を行うホスト側データ転送制御装置やターゲット側データ転送制御装置の消費電力は、なるべく少ないことが望ましい。またシリアルバスを介して転送されるデータ量も、なるべく少ないことが望ましい。更に、ホスト側データ転送制御装置にアクセスして各種設定を行うシステムデバイス（ＣＰＵ、表示コントローラ等）の処理負荷も、なるべく低減できることが望ましい。

またシステムデバイスがホスト側データ転送制御装置に対して、ＲＧＢインターフェースの同期信号を出力した場合に、ターゲット側データ転送制御装置が、この同期信号を簡素な処理で再生して、インターフェースバスに接続されるデバイスに対して出力できることが望ましい。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、同期信号を簡素な処理で再生可能にするデータ転送制御装置及びこれを含む電子機器を提供することにある。

本発明は、データ転送を制御するデータ転送制御装置であって、シリアルバスを介してホスト側データ転送制御装置から受信したパケットを解析するリンクコントローラと、インターフェース信号を生成して、インターフェースバスに出力するインターフェース回路とを含み、シリアルバスを介してホスト側データ転送制御装置から転送されるパケットが、同期信号コードを設定するための同期信号コードフィールドを含み、前記インターフェース回路が、パケットに設定された前記同期信号コードに基づいて、インターフェース信号に含まれる同期信号を生成するデータ転送制御装置に関係する。

本発明によれば、パケットの同期信号コードフィールドに同期信号が設定されたパケットが、シリアルバスを介してホスト側データ転送制御装置から転送される。そして、このパケットに設定される同期信号コードに基づいて、インターフェース信号に含まれる同期信号が生成される。このようにすれば、パケットに同期信号コードを設定するだけで、同期信号を生成できるようになり、同期信号を簡素な処理で再生することが可能になる。

また本発明では、前記リンクコントローラが、表示期間では、データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置から受信し、非表示期間では、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置から受信するようにしてもよい。

このようにすれば、非表示期間においては、データフィールドにデータが設定されていない少ないデータ量のパケットが、シリアルバスを介して転送されるようになり、データ転送を効率化できる。

また本発明では、前記リンクコントローラが、データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置から受信した場合には、パケットに設定された前記同期信号コードを含むヘッダと、パケットに設定されたデータとを前記インターフェース回路に出力し、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置から受信した場合には、パケットに設定された前記同期信号コードを含むヘッダを前記インターフェース回路に出力するようにしてもよい。

また本発明は、データ転送を制御するデータ転送制御装置であって、システムデバイスとのインターフェース処理を行うインターフェース回路と、シリアルバスを介してターゲット側データ転送制御装置に送信するパケットを生成するリンクコントローラとを含み、前記インターフェース回路が、前記システムデバイスから同期信号を受け、前記リンクコントローラが、前記システムデバイスから受けた同期信号に対応した同期信号コードを、パケットの同期信号コードフィールドに設定し、前記同期信号コードが設定されたパケットをターゲット側データ転送制御装置に送信するデータ転送制御装置に関係する。

本発明によれば、システムデバイスからの同期信号を受けると、その同期信号に対応した同期信号コードが、パケットの同期信号コードフィールドに設定される。そしてそのパケットが、シリアルバスを介してターゲット側データ転送制御装置に転送される。これにより、ターゲット側データ転送制御装置は、パケットに含まれる同期信号コードに基づいて、インターフェース信号に含まれる同期信号を生成できるようになり、同期信号を簡素な処理で再生することが可能になる。

また本発明では、前記リンクコントローラが、表示期間においては、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定された表示期間用のパケットを生成し、非表示期間においては、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定されていない非表示期間用のパケットを生成するようにしてもよい。

このようにすれば、非表示期間においては、データフィールドにデータが設定されていない少ないデータ量のパケットが、シリアルバスを介して転送されるようになり、データ転送を効率化できる。

また本発明では、前記インターフェース回路が、前記システムデバイスからの垂直同期信号のエッジを検出して、第１のエッジ検出信号を出力する第１のエッジディテクタと、
前記システムデバイスからの水平同期信号のエッジを検出して、第２のエッジ検出信号を出力する第２のエッジディテクタと、前記第１、第２のエッジ検出信号を所与のクロック信号に基づいてサンプリングする処理を行って、パケットに設定される前記同期信号コードを決定するサンプリング回路とを含むようにしてもよい。

このようにすれば、周波数がそれほど高くないクロック信号に基づいてサンプリング処理を行うことが可能になるため、データ転送制御装置の低消費電力化を図れる。

また本発明では、前記サンプリング回路が、前記第１、第２のエッジ検出信号に基づいてカウント処理を行うカウンタを含み、前記カウンタでのカウント結果に基づいて、表示期間と非表示時間の判定処理を行うようにしてもよい。

このようにすれば、表示期間と非表示期間の判定を簡素な処理で実現できる。

また本発明は、上記のいずれかに記載のターゲット側データ転送制御装置と、前記ターゲット側データ転送制御装置にシリアルバスを介して接続されるホスト側データ転送制御装置と、前記ターゲット側データ転送制御装置にインターフェースバスを介して接続される１又は複数のデバイスとを含む電子機器に関係する。

また本発明は、上記のいずれかに記載のホスト側データ転送制御装置と、前記ホスト側データ転送制御装置にシリアルバスを介して接続されるターゲット側データ転送制御装置と、前記ターゲット側データ転送制御装置にインターフェースバスを介して接続される１又は複数のデバイスとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．データ転送制御装置の構成例
図１にホスト側、ターゲット側のデータ転送制御装置１０、３０の構成例を示す。本実施形態ではこれらのホスト側、ターゲット側のデータ転送制御装置１０、３０を用いることで、いわゆるシステムバス、インターフェースバス間のブリッジ機能を実現している。なおデータ転送制御装置１０、３０は図１の構成に限定されず、図１の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図１とは異なる回路ブロックを追加してもよい。例えばホスト側データ転送制御装置１０においてトランシーバ２０の構成を省略したり、ターゲット側データ転送制御装置３０においてトランシーバ４０の構成を省略してもよい。

ホスト（ＴＸ）側データ転送制御装置１０とターゲット（ＲＸ）側データ転送制御装置３０は、差動信号(differntial signals）のシリアルバスを介してパケット転送を行う。より具体的には、シリアルバスの差動信号線（differntial signal lines）を電流駆動（或いは電圧駆動）することによりパケットの送受信を行う。

ホスト側データ転送制御装置１０は、ＣＰＵや表示コントローラ等のシステムデバイス５との間のインターフェース処理を行うインターフェース回路９２を含む。そしてシステムデバイス５とインターフェース回路９２とを接続するシステムバスは、チップセレクト信号ＣＳ１、ＣＳ２を含む。またＨＳＹＮＣ／ＲＤ、ＶＳＹＮＣ／ＷＲ、ＣＬＫ／Ａ０、Ｄ［１７：０］の信号を含む。これらの信号はＲＧＢインターフェースバス又はＭＰＵ(Micro Processor Unit）インターフェースバスとして用いられる。

例えばＲＧＢインターフェースバスとして用いる場合には、ＨＳＹＮＣ／ＲＤ、ＶＳＹＮＣ／ＷＲ、ＣＬＫ／Ａ０、Ｄ［１７：０］は、各々、水平同期信号、垂直同期信号、クロック信号、データ信号として用いられる。なおＤ［１７：０］のうちの例えばＤ［５：０］、Ｄ［１１：６］、Ｄ［１７：１２］は、各々、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のデータ信号として用いられる。一方、ＭＰＵインターフェースバスとして用いる場合には、ＨＳＹＮＣ／ＲＤ、ＶＳＹＮＣ／ＷＲ、ＣＬＫ／Ａ０、Ｄ［１７：０］は、各々、リード信号、ライト信号、アドレス０信号（コマンド／パラメータ識別信号）、データ信号として用いられる。

またシステムバスはＳＣＳ、ＳＲ／Ｗ、ＳＡ０、ＳＩＯ、ＳＣＫの信号を含む。これらの信号はシリアルインターフェース信号として用いられる。具体的には、ＳＣＳ、ＳＲ／Ｗ、ＳＡ０、ＳＩＯ、ＳＣＫは、各々、シリアルインターフェース用のチップセレクト信号、リード／ライト信号、アドレス０信号、データ信号、クロック信号として用いられる。なお５ピン形式のシリアルインターフェースでは、これらの全ての信号ＳＣＳ、ＳＲ／Ｗ、ＳＡ０、ＳＩＯ、ＳＣＫが用いられる。一方、４ピン形式のシリアルインターフェースではＳＲ／Ｗが用いられず、３ピン形式のシリアルインターフェースではＳＲ／ＷとＳＡ０が用いられない。

信号ＩＮＴはホスト側データ転送制御装置１０からシステムデバイス５への割り込み信号である。また端子ＣＮＦ［２：０］は、システムデバイス５とホスト側データ転送制御装置１０との間のインターフェース形式を決定するための端子である。ＣＮＦ［２：０］の設定により、システムデバイス５とホスト側データ転送制御装置１０との間のインターフェースを、ＲＧＢインターフェースとタイプ８０のＭＰＵインターフェースの両方に設定したり、ＲＧＢインターフェースとタイプ６８のＭＰＵインターフェースの両方に設定したり、タイプ８０のＭＰＵインターフェースのみに設定したり、タイプ６８のＭＰＵインターフェースのみに設定したり、シリアルインターフェースのみに設定したりすることができる。

ホスト側データ転送制御装置１０は、リンク層の処理を行うリンクコントローラ９０（リンク層回路）を含む。このリンクコントローラ９０は、シリアルバス（ＬＶＤＳ）を介してターゲット側データ転送制御装置３０に転送されるパケット（リクエストパケット、ストリームパケット等）を生成し、生成したパケットを送信する処理を行う。具体的には、送信トランザクションを起動して、生成したパケットの送信をトランシーバ２０に指示する。

ホスト側データ転送制御装置１０は、物理層の処理等を行うトランシーバ２０（ＰＨＹ）を含む。このトランシーバ２０は、リンクコントローラ９０により指示されたパケットを、シリアルバスを介してターゲット側データ転送制御装置３０に送信する。なおトランシーバ２０はターゲット側データ転送制御装置３０からのパケットの受信も行う。この場合にはリンクコントローラ９０が、受信したパケットを解析して、リンク層（トランザクション層）の処理を行う。

ホスト側データ転送制御装置１０は内部レジスタ２５０を含む。この内部レジスタ２５０は例えばポートアクセスレジスタ、コンフィギュレーションレジスタ、ＬＶＤＳレジスタ、割り込み制御レジスタ、ターゲット（ＲＸ）用レジスタなどを含む。システムデバイス５は、システムバスを介して内部レジスタ２５０にアドレス（コマンド）やデータ（パラメータ）を書き込んだり、内部レジスタ２５０からリードデータやステータス情報などを読み込む。また内部レジスタ２５０のうちのターゲット用レジスタの内容は、ターゲット側データ転送制御装置３０の内部レジスタ３５０に転送される。即ちターゲット側の内部レジスタ３５０は、ホスト側の内部レジスタ２５０のサブセット（シャドウレジスタ）になっている。

ターゲット側データ転送制御装置３０は、物理層の処理等を行うトランシーバ４０（ＰＨＹ）を含む。このトランシーバ４０は、シリアルバスを介してホスト側データ転送制御装置１０からのパケットを受信する。なおトランシーバ４０はホスト側データ転送制御装置１０へのパケットの送信も行う。この場合にはリンクコントローラ１００が、送信するパケットを生成し、生成したパケットの送信を指示する。

ターゲット側データ転送制御装置３０はリンクコントローラ１００（リンク層回路）を含む。このリンクコントローラ１００は、ホスト側データ転送制御装置１０からのパケットの受信処理を行い、受信したパケットを解析するリンク層（トランザクション層）の処理を行う。なお信号ＴＧＩＮＴはターゲット側データ転送制御装置３０からホスト側データ転送制御装置１０への割り込み信号である。

ターゲット側データ転送制御装置３０は、ＬＣＤ１、ＬＣＤ２、ジェネラルデバイスＧＤ（広義には第１〜第Ｎのデバイス）等との間のインターフェース処理を行うインターフェース回路１１０を含む。このインターフェース回路１１０は、各種のインターフェース信号（第１〜第Ｎのインターフェース信号）を生成して、インターフェースバスに出力する。具体的にはインターフェース回路１１０は、ＲＧＢインターフェース回路３１０、ＭＰＵインターフェース回路３２０、シリアルインターフェース回路３３０（広義には第１〜第Ｎのインターフェース回路）を含む。そしてＲＧＢインターフェース回路３１０、ＭＰＵインターフェース回路３２０、シリアルインターフェース回路３３０は、各々、ＲＧＢ、ＭＰＵ、シリアル用のインターフェース信号を生成して出力する。なおＬＣＤ１、ＬＣＤ２は、表示パネルや表示パネルを駆動する表示ドライバの総称である。

インターフェースバスは、ＦＰＣＳ１、ＦＰＣＳ２、ＦＰＣＳ３、ＶＣＩＮ１、ＶＣＩＮ２、ＷＡＩＴなどの信号や、ＲＧＢ／ＭＰＵ、ＳＥＲＩＡＬ、Ｉ２Ｃ（Inter Integrated Circuit）などのバスを含む。ＦＰＣＳ１、ＦＰＣＳ２、ＦＰＣＳ３はチップセレクト信号である。ＶＣＩＮ１、ＶＣＩＮ２は１画面の書き終わりを知らせる信号であり、ＷＡＩＴはウェイト要求信号である。ＲＧＢ／ＭＰＵバスは、ＲＧＢ又はＭＰＵ用のインターフェースバスである。このＲＧＢ／ＭＰＵバスは、システムバス側と同様に、水平同期信号（リード信号）、垂直同期信号（ライト信号）、クロック信号、アドレス０信号、データ信号などを含む。またＳＥＲＩＡＬバスは、シリアル用のインターフェースバスであり、シリアル転送用のリード／ライト信号、アドレス０信号、データ信号、クロック信号などを含む。なおＩ２Ｃバスは、２本の信号線（クロック信号、データ信号）を用いて比較的近い場所でシリアル転送を行うためのバスである。

ターゲット側データ転送制御装置３０は内部レジスタ３５０を含む。この内部レジスタ３５０は、インターフェース回路１１０から出力されるインターフェース信号の信号形式（出力フォーマット）を規定するためのインターフェース情報などを記憶する。具体的には内部レジスタ３５０は、インターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報などを記憶する。この場合、ホスト側の内部レジスタ２５０に記憶される情報のうちターゲット側に必要な情報が、シリアルバス（差動信号線）を介してターゲット側に転送されて、ターゲット側の内部レジスタ３５０に書き込まれる。

なお以下では説明の簡素化のために、ホスト側のデータ転送制御装置１０がターゲット側のデータ転送制御装置３０にパケットを送信する場合の本実施形態の構成及び動作を主に説明するが、ターゲット側のデータ転送制御装置３０がホスト側のデータ転送制御装置１０にパケットを送信する場合の構成及び動作も同様である。

２．同期信号コードに基づく同期信号の生成
本実施形態では、例えば差動信号（シングルエンド伝送でもよい）のシリアルバスを介してホスト側からターゲット側に転送されるパケットに、同期信号コードフィールドを設けられる。そしてこの同期信号コードフィールドに設定された同期信号コードに基づいて、ターゲット側のインターフェース回路が同期信号を生成してインターフェースバスに出力する。

例えば図２に、システムデバイス５が出力するインターフェース信号の例を示す。図２において、ＶＳＹＮＣは垂直同期信号であり、ＨＳＹＮＣは垂直同期信号である。またＤ［１７：０］はデータ信号（ＲＧＢデータ信号、画素データ信号）である。

図３（Ａ）に示すように、ホスト側のインターフェース回路９２は、システムデバイス５（ＣＰＵ、表示コントローラ等）から、図２に示すような同期信号ＶＳＹＮＣ、ＨＳＹＮＣを受ける。またシステムデバイス５からデータ信号Ｄ［１７：０］も受ける。

システムデバイス５からＶＳＹＮＣ、ＨＳＹＮＣを受けたホスト側のインターフェース回路９２は、ＶＳＹＮＣ、ＨＳＹＮＣの検出処理を行う。そしてホスト側のリンクコントローラ９０は、この検出結果に基づいて、システムデバイス５から受けた同期信号ＶＳＹＮＣ、ＨＳＹＮＣに対応した同期信号コードを、図３（Ａ）に示すようにパケット（ヘッダ）の同期信号コードフィールドに設定する。例えばＶＳＹＮＣが検出された場合には、ＶＳＹＮＣが検出されたことを示す同期信号コードをパケットに設定する。またＨＳＹＮＣが検出された場合には、ＨＳＹＮＣが検出されたことを示す同期信号コードをパケットに設定する。またＶＳＹＮＣ、ＨＳＹＮＣの両方が検出された場合には、ＶＳＹＮＣ、ＨＳＹＮＣの両方が検出されたことを示す同期信号コードをパケットに設定する。更に、データ信号Ｄ［１７：０］が存在する表示期間においては、パケットのデータフィールドにＤ［１７：０］に対応したデータを設定する。そしてこのようにして生成されたパケットを、差動信号のシリアルバスを介してターゲット側データ転送制御装置３０に送信する。

ターゲット側のリンクコントローラ１００は、ホスト側から受信したパケットを解析し、パケットに設定された同期信号コードを検出する。そしてターゲット側のインターフェース回路１１０は、パケットに設定された同期信号コードが検出されると、検出された同期信号コードに基づいて、同期信号ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥを生成してインターフェースバスに出力する。なおＦＰＦＲＡＭＥ、ＦＰＬＩＮＥは、各々、垂直同期信号、水平同期信号に相当する。またインターフェース回路１１０は、パケットのデータフィールドに設定されたデータに対応したデータ信号ＦＰＤＡＴ［１７：０］を、インターフェースバスに出力する。このようにパケットに含まれる同期信号コードを利用して同期信号を生成すれば、同期信号を簡素な処理で再生することが可能になる。

また本実施形態では図３（Ａ）に示すように表示期間においては、ホスト側のリンクコントローラ９０が、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定された表示期間用のパケットを生成する。一方、図３（Ｂ）に示すように非表示期間においては、ホスト側のリンクコントローラ９０が、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定されていない非表示期間用のパケットを生成する。

そしてターゲット側のリンクコントローラ１００は、図３（Ａ）の表示期間では、データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置１０から受信する。一方、図３（Ｂ）の非表示期間では、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置１０から受信する。

このようにすることで非表示期間においてシリアルバスを介して転送されるデータの量を減らすことができ、データ転送を効率化できる。

３．タイミング情報に基づくインターフェース信号の生成
さて本実施形態では、ターゲット（ＲＸ）側のインターフェース回路１１０が、予め設定されたタイミング情報に基づいて、インターフェース信号（インターフェース制御信号、データ信号）を自動生成することができる。具体的にはターゲット側の内部レジスタ３５０には、インターフェース信号の信号レベルの変化タイミングを特定するためのタイミング情報が設定されている。インターフェース回路１１０は、このタイミング情報を内部レジスタ３５０から読み出す。そして読み出されたタイミング情報に基づいて、タイミング情報に従ったタイミングで信号レベルが変化するインターフェース信号を生成して出力する。このタイミング情報に従ったインターフェース信号の生成は、具体的には例えば図１のＲＧＢインターフェース回路３１０が行う。

なお、内部レジスタ３５０のタイミング情報は、シリアルバス（ＬＶＤＳ）を介してホスト側データ転送制御装置１０から受信したパケットに基づいて設定される。即ちシステムデバイス５は、データ転送に先だって、初期設定としてインターフェース信号のタイミング情報をホスト側の内部レジスタ２５０に設定する。そしてシステムデバイス５は、内部レジスタ２５０に含まれるレジスタ転送スタートレジスタを用いて、レジスタ転送のスタートを指示する。すると、内部レジスタ２５０に書き込まれたインターフェース信号のタイミング情報が、シリアルバスを介してホスト側データ転送制御装置１０からターゲット側データ転送制御装置３０にパケット転送される。具体的には例えばパケットのデータフィールドにタイミング情報が設定されてパケット転送される。そして転送されたタイミング情報は、ターゲット側の内部レジスタ３５０に書き込まれる。

このような初期設定の後、システムデバイス５は、内部レジスタ２５０のポートライトレジスタにデータ（コマンド、パラメータ）を書き込む。すると、シリアルバスを介してホスト側データ転送制御装置１０からターゲット側データ転送制御装置３０に、データフィールドにデータが設定されたパケットが送信される。すると、インターフェース回路１１０は、内部レジスタ３５０に設定されたタイミング情報に従ったタイミングで、パケットに設定されたデータの信号を含むインターフェース信号をインターフェースバスに出力する。具体的には、インターフェース信号を構成するインターフェース制御信号（垂直同期信号、水平同期信号等）とデータ信号が、ＲＧＢバスを介してＬＣＤ１のＲＧＢポートに出力される。これによりＬＣＤ１は、ＲＧＢデータに基づく表示動作が可能になる。

例えば一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分（第１のシェル）と、メインディスプレイやサブディスプレイやカメラなどが設けられる第２の機器部分（第２のシェル）と、第１、第２の機器部分を接続する接続部分（ヒンジ部分）により構成される。この場合、システムデバイス５は第１の機器部分に設けられ、メインディスプレイとなるＬＣＤ１やサブディスプレイとなるＬＣＤ２は第２の機器部分に設けられる。

ところが従来では、システムデバイス５が、図２に示すような垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データ信号Ｄ［１７：０］などを直接にＬＣＤ１に対して出力していた。このため、第１、第２の機器部分の接続部分を通る配線の本数が非常に多くなり、接続部分の設計が困難になっていた。またＥＭＩノイズ発生のおそれもあった。

これに対して本実施形態では、タイミング情報やデータが、差動信号のシリアルバスを介してホスト側からターゲット側に転送される。従って本実施形態によれば、シリアルバスの配線部分を第１、第２の機器部分の接続部分に設けることで、この接続部分を通る配線の本数を格段に減らすことができ、接続部分の設計を容易化できる。またＥＭＩノイズの発生も低減できる。

また例えば比較例として次のような手法も考えられる。即ち、図２に示すようなシステムデバイス５からのインターフェース信号ＶＳＹＮＣ、ＨＳＹＮＣ、Ｄ［１７：０］を、ホスト側データ転送制御装置１０が、高い周波数（例えばピクセルクロックの２倍の周波数）のサンプリングクロックでサンプリングし、サンプリング結果情報をシリアルバスを介してターゲット側データ転送制御装置３０に送信する。そして、サンプリング結果情報をターゲット側データ転送制御装置３０が再生することで、システムデバイス５が出力した図２のインターフェース信号ＶＳＹＮＣ、ＨＳＹＮＣ、Ｄ［１７：０］と同様のインターフェース信号をＬＣＤ１に出力する。

しかしながら、この比較例の手法によると、ホスト側データ転送制御装置１０でのサンプリングクロックの周波数が高くなるため、消費電力が大きくなってしまう。またシリアルバスを介して転送されるデータの量（トラフィック量）も多くなってしまい、効率的なデータ転送を実現できない。

これに対して本実施形態では、データ転送に先立ってタイミング情報を予め転送しておき、このタイミング情報に基づいてインターフェース回路１１０（ＲＧＢインターフェース回路３１０）がインターフェース信号を自動生成する。従って、ホスト側データ転送制御装置１０は、システムデバイス５からのインターフェース信号ＶＳＹＮＣ、ＨＳＹＮＣ、Ｄ［１７：０］を高い周波数のサンプリングクロックでサンプリングする必要が無くなるため、低消費電力化を図れる。また、ホスト側からターゲット側にインターフェース信号に関する詳細な情報を逐次転送しなくても、適正なタイミングで信号レベルが変化するインターフェース信号を生成できる。従って、シリアルバスを介して転送されるデータの量も少なくでき、効率的なデータ転送を実現できる。

４．インターフェース信号の信号波形
図４（Ａ）（Ｂ）に、インターフェース回路１１０のＲＧＢインターフェース回路３１０により生成されるＲＧＢインターフェース信号の信号波形例を示す。図４（Ａ）（Ｂ）において、ＦＰＦＲＡＭＥは垂直同期信号、ＦＰＬＩＮＥは水平同期信号、ＦＰＤＡＴ［１７：０］はＲＧＢデータ信号、ＦＰＤＲＤＹはデータレディ信号、ＦＰＳＨＩＦＴはクロック信号（ピクセルクロック）である。これらの信号はＲＧＢバスのインターフェース信号である。

図４（Ａ）に示すように、信号ＦＰＦＲＡＭＥがアクティブになり、信号ＦＰＬＩＮＥが所与の回数だけアクティブになると、非表示期間（フロントポーチ）から表示期間に切り替わり、１ライン（１走査ライン）目のデータ信号ＦＰＤＡＴ［１７：０］が出力される。そして全てのラインのデータ信号が出力されると、表示期間から非表示期間（バックポーチ）に切り替わる。

図４（Ｂ）は、１ライン分のデータ信号が転送される様子を拡大して示した信号波形図である。１ライン分のデータ信号ＦＰＤＡＴＡ［１７：０］の各ビットは、信号ＦＰＤＲＤＹがアクティブになった後、クロック信号ＦＰＳＨＩＦＴの例えば立ち上がりエッジに同期して出力される。

本実施形態では、図４（Ａ）におけるｔ１＝ＶＴ、ｔ２＝ＶＰＷ、ｔ３＝ＶＤＰＳ、ｔ４＝ＶＤＰが、タイミング情報としてターゲット側の内部レジスタ３５０に設定される。また図４（Ｂ）におけるｔ２＝ＨＴ、ｔ３＝ＨＰＷ、ｔ４＝ＨＤＰＳ、ｔ５＝ＨＤＰが、タイミング情報として内部レジスタ３５０に設定される。

ここで図５に示すように、ＨＴ（Horizontal Total）は水平同期期間の長さである。ＨＤＰ（Horizontal Display Period）は水平同期期間における表示期間の長さである。ＨＤＰＳ（Horizontal Display Period Start positon）は水平同期期間における表示期間の開始ポジションである。ＨＰＷ（Horizontal Pulse Width）は水平同期信号のパルス幅である。ＶＴ（Vertical Total）は垂直同期期間の長さである。ＶＤＰ（Vertical Display Period）は垂直同期期間における表示期間の長さである。ＶＤＰＳ（Vertical Display Period Start positon）は垂直同期期間における表示期間の開始ポジションである。ＶＰＷ（Vertical Pulse Width）は垂直同期信号のパルス幅である。

本実施形態ではこれらのタイミング情報（ＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷ）が、初期設定時に、システムデバイス５によりホスト側の内部レジスタ２５０に書き込まれる。その後、これらのタイミング情報がシリアルバスを介してターゲット側に送信され、ターゲット側の内部レジスタ３５０に書き込まれる。このようなタイミング情報を用いれば、図４（Ａ）（Ｂ）に示すようなＲＧＢインターフェース信号の自動生成を容易に実現できる。ここでＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷの全てを、任意な値に設定可能なタイミング情報として内部レジスタ３５０に記憶しておく必要はなく、これらの一部を固定値にしてもよい。例えばＨＰＷやＶＰＷを固定値にして、タイミング情報として内部レジスタ３５０に記憶しないようにしてもよい。

５．パケット構成
図６（Ａ）（Ｂ）に、シリアルバス（ＬＶＤＳ）を介して転送されるパケットのフォーマット例を示す。なお、各パケットのフィールド構成やフィールド配置は図６（Ａ）（Ｂ）の例に限定されず、種々の変形実施が可能である。

図６（Ａ）のリクエストパケット（ライトリクエストパケット、リードリクエストパケット）は、データ（パラメータ）等のライトやリードを要求するためのパケットである。このリクエストパケットは、応答要求、パケットタイプ、ラベル、リトライ、アドレスサイズ、データレングス、アドレス（コマンド）、コンティニュアス、アドレス自動更新、更新回数、ポート番号、データ（パラメータ）、ＣＲＣ（Cyclic Redundancy Check）のフィールドを有する。なおリードリクエストパケットの場合はデータフィールドを有しない。

ここで応答要求フィールドは、アクノリッジパケットによるハンドシェークを行うか否かを通知するためのフィールドである。パケットタイプフィールドは、パケットの種類を通知するためのフィールドである。本実施形態ではパケットの種類としてライトリクエストパケット、リードリクエストパケット、レスポンスパケット、アクノリッジパケット、ストリームパケットなどがある。ラベルフィールドは、現在のトランザクションを他のトランザクションと識別するためのラベルを設定するためのフィールドである。リトライフィールドは、現在のトランザクションがリトライを行っているか否かを示すためのフィールドである。アドレスサイズフィールドは、パケットのアドレスフィールドに設定されるアドレスのサイズを通知するためのフィールドである。データレングスフィールドは、ライトデータやリードデータの長さを通知するためのフィールドである。アドレス（コマンド）フィールドは、データのアクセス先（ライト先、リード先）のアドレスを通知するためのフィールドである。アドレス自動更新フィールドはアドレス自動更新モードを設定するためのフィールドであり、更新回数フィールドはアドレスの自動更新回数を設定するためのフィールドである。ポート番号フィールドはポート番号を設定するためのフィールドである。データ（パラメータ）フィールドはパケットにより転送されるデータを設定するためのフィールドである。ＣＲＣフィールドは、パケットのヘッダやデータのエラーチェックのためのフィールドである。

図６（Ｂ）のストリームパケットは、データ（パラメータ）のストリーム転送を行うためのパケットである。このストリーム転送は、送信側と受信側とで等時性を保ちつつ、高速且つ連続した転送を実現するデータ転送である。このストリームパケットは、パケットタイプ、ラベル、データレングス、アドレス（コマンド）、同期信号コード、ポート番号、データ（パラメータ）、ＣＲＣのフィールドを有する。

６．同期信号コード
図７にパケットの同期信号コードフィールドに設定される同期信号コードの例を示す。「０」（ＶＳ＝０、ＨＳ＝０）の同期信号コードは、パケットが同期信号を含まないことを意味している。即ちホスト側において同期信号（垂直同期信号、水平同期信号）が検出されていないため、ターゲット側において同期信号を出力する必要が無いことを示している。「１」（ＶＳ＝１、ＨＳ＝０）の同期信号コードは、パケットが垂直同期信号を含むことを意味している。即ちホスト側において垂直同期信号が検出されたため、ターゲット側において垂直同期信号を出力する必要があることを示している。「２」（ＶＳ＝０、ＨＳ＝１）の同期信号コードは、パケットが水平同期信号を含むことを意味している。即ちホスト側において水平同期信号が検出されたため、ターゲット側において水平同期信号を出力する必要があることを示している。「３」（ＶＳ＝１、ＨＳ＝１）の同期信号コードは、パケットが垂直同期信号と水平同期信号の両方を含むことを意味している。即ちホスト側において垂直同期信号と水平同期信号が検出されたため、ターゲット側において垂直同期信号と水平同期信号を出力する必要があることを示している。

図６（Ｂ）に示すように本実施形態では、シリアルバス（ＬＶＤＳ）を介してホスト側データ転送制御装置１０から転送されるパケットが、同期信号コードを設定するための同期信号コードフィールドを含む。そして本実施形態ではインターフェース回路１１０（ＲＧＢインターフェース回路３１０）が、パケットに設定された同期信号コードに基づいて同期信号（垂直同期信号、水平同期信号）を生成する。より具体的には、内部レジスタ３５０（タイミング情報レジスタ）に設定されたタイミング情報（ＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷ）と、パケットに設定された同期信号コードに基づいて同期信号を生成する。

例えばシステムデバイス５がホスト側データ転送制御装置１０に対して図２に示すようなＲＧＢインターフェース信号ＶＳＹＮＣ、ＨＳＹＮＣ、Ｄ［１７：０］を出力したとする。この場合にはホスト側データ転送制御装置１０は、入力された垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣを検出する。そして例えばＶＳＹＮＣが検出された場合には、図７に示すように同期信号コードがＶＳ＝１、ＨＳ＝０に設定されたパケットを生成して、ターゲット側データ転送制御装置３０に送信する。同様に、ＨＳＹＮＣが検出された場合には、同期信号コードがＶＳ＝０、ＨＳ＝１に設定されたパケットを生成して、ターゲット側データ転送制御装置３０に送信する。またＶＳＹＮＣ、ＨＳＹＮＣの両方が検出された場合には、同期信号コードがＶＳ＝１、ＨＳ＝１に設定されたパケットを生成して、ターゲット側データ転送制御装置３０に送信する。

そしてターゲット側データ転送制御装置３０のリンクコントローラ１００は、ホスト側データ転送制御装置１０から受信したパケットに含まれる同期信号コードを解析する。そしてインターフェース回路１１０のＲＧＢインターフェース回路３１０は、パケットに含まれる同期信号コードに基づいて、図８に示すように信号ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥを生成する。これらの信号ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥは、図２の垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣに相当する。

具体的には図８のＡ１、Ａ２で受信したパケットＰＫ１、ＰＫ２やＰＫ１２、ＰＫ１３に含まれる同期信号コードはＶＳ＝１、ＨＳ＝１になっている。従ってこの場合にはＡ３、Ａ４に示すように信号ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥを共にアクティブにして出力する。またＡ５で受信したパケットＰＫ３〜ＰＫ１１に含まれる同期信号コードはＶＳ＝０、ＨＳ＝１になっている。従ってこの場合にはＡ６に示すように、信号ＦＰＬＩＮＥだけを、パケットを受信する毎にアクティブにして出力する。

そして本実施形態では、ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥ、ＦＰＤＡＴの信号レベルの正確な変化タイミングについては、内部レジスタ３５０に設定されるタイミング情報（ＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷ）に基づいて調整する。即ちホスト側データ転送制御装置１０から、どの同期信号が変化したかを知らせる情報（同期信号コード）だけを受信し、同期信号やデータ信号を変化させる実際のタイミングについては、データ転送に先立って送られてきたタイミング情報に基づいて微調整する。

例えばＶＳ＝１、ＨＳ＝１のパケットＰＫ１を受信すると、図８のＢ１に示すようにＦＰＦＲＡＭＥをアクティブ（ローレベル）にした後、所定期間（図４（Ｂ）のｔ１）の経過後にＢ２に示すようにＦＰＬＩＮＥをアクティブ（ローレベル）にする。その後、タイミング情報ＨＰＷの期間（図４（Ｂ）のｔ３）が経過すると、Ｂ３に示すようにＦＰＬＩＮＥを非アクティブ（ハイレベル）にする。

次に、ＶＳ＝１、ＨＳ＝１のパケットＰＫ２を受信し、タイミング情報ＨＴの期間（図４（Ｂ）のｔ２）が経過すると、Ｂ４に示すようにＦＰＬＩＮＥをアクティブにする。その後、タイミング情報ＨＰＷの期間が経過すると、Ｂ５に示すようにＦＰＬＩＮＥを非アクティブにする。

次に、ＶＳ＝０、ＨＳ＝１のパケットＰＫ３を受信し、Ｂ１のタイミングからタイミング情報ＶＰＷの期間（図４（Ａ）のｔ２）が経過すると、Ｂ６に示すようにＦＰＦＲＡＭＥを非アクティブ（ハイレベル）にする。またＢ２のタイミングからタイミング情報ＶＤＰＳの期間（図４（Ａ）のｔ３）が経過すると、Ｂ７に示すようにＦＰＬＩＮＥをアクティブにする。次に、Ｂ７のタイミングからタイミング情報ＨＰＷの期間が経過すると、Ｂ８に示すようにＦＰＬＩＮＥを非アクティブにする。またＢ７のタイミングからタイミング情報ＨＤＰＳ（図４（Ｂ）のｔ４）の期間が経過すると、Ｂ９に示すように１ライン目のデータ信号ＦＰＤＡＴの出力を開始する。

以上のように本実施形態では、データ転送に先立ってタイミング情報をホスト側からターゲット側に転送して内部レジスタ３５０に設定する。その後、同期信号コードを含むパケットをホスト側からターゲット側に転送する。すると、ターゲット側のインターフェース回路１１０は、内部レジスタ３５０に設定されたタイミング情報に基づき出力タイミングを微調整しながら、同期信号コードにより出力が指示される同期信号をインターフェースバスに出力する。このようにすれば、ホスト側において、システムデバイス５からのインターフェース信号を高い周波数のクロックでサンプリングする必要がなくなるため、低消費電力化を図れる。またシリアルバスを介してホスト側からターゲット側に転送されるデータの量を減らすことができるため、データ転送を効率化できる。

７．非表示期間用パケット
本実施形態では図８に示すように、非表示期間ＶＮＤＰにおいても同期信号コードを含むパケットをホスト側からターゲット側に転送する必要がある。しかしながら、データの信号ＦＰＤＡＴは表示期間ＶＤＰにおいてのみ出力されるものであり、非表示期間ＶＮＤＰでは必要としないものである。

そこで本実施形態では、表示期間ＶＤＰでは、データフィールドにデータが設定された表示期間用のパケット（ストリームパケット）をホスト側からターゲット側に転送する一方で、非表示期間ＶＮＤＰにおいては、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側からターゲット側に転送するようにしている。具体的には、ホスト側データ転送制御装置１０のリンクコントローラ９０は、表示期間ＶＤＰにおいては、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定された表示期間用のパケットを生成して、ターゲット側データ転送装置３０に送信する。一方、非表示期間ＶＮＤＰにおいては、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定されていない非表示期間用のパケットを生成して、ターゲット側データ転送装置３０に送信する。

そしてターゲット側データ転送制御装置３０のリンクコントローラ１００は、表示期間ＶＤＰにおいては、データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置１０から受信する。一方、非表示期間ＶＮＤＰでは、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置１０から受信する。具体的にはリンクコントローラ１００は、データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置１０から受信した場合には、パケットに設定された同期信号コードを含むヘッダと、パケットに設定されたデータとをインターフェース回路１１０（ＲＧＢインターフェース回路３１０）に出力する。一方、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置１０から受信した場合には、パケットに設定された同期信号コードを含むヘッダだけをインターフェース回路１１０に出力し、データについては出力しないようにする。

このようにすれば、非表示期間ＶＮＤＰにおいては、データフィールドにデータが設定されていないパケットがシリアルバスを介してホスト側からターゲット側に転送されるようになる。そしてこのようなデータフィールドにデータが設定されていないパケットは、そのビット数（バイト数）が少ないため、非表示期間ＶＮＤＰでのシリアルバスのデータ転送効率を向上できる。従って、図８のように非表示期間ＶＮＤＰにおいても同期信号コードを含むパケットを転送する手法を採用した場合にも、データ転送効率の低下を最小限に抑えることができる。

８．処理の詳細例
次に本実施形態の処理の詳細例を図９のフローチャートを用いて説明する。まず図１のＣＮＦ端子［２：０］を用いて、システムデバイス５とホスト側データ転送制御装置１０との間のインターフェースを決定する（ステップＳ１）。次にシステムデバイス５がホスト側の内部レジスタ２５０にアクセスして、ターゲット側のインターフェース回路１１０のインターフェース信号の信号形式（出力フォーマット）を設定する（ステップＳ２）。そしてホスト側の内部レジスタ２５０の情報のうちターゲット側に必要な情報（インターフェース情報、タイミング情報）をターゲット側の内部レジスタ３５０にシリアルバスを介して転送する（ステップＳ３）。

次に、システムデバイス５がホスト側の内部レジスタ２５０にアクセスして、データの送付先であるポート番号を設定する（ステップＳ４）。そしてシステムデバイス５がホスト側の内部レジスタ２５０にデータを書き込む（ステップＳ５）。するとホスト側のリンクコントローラ９０がそのデータを含むパケットを生成し（ステップＳ６）、ホスト側がターゲット側にシリアルバスを介してパケットを送信する（ステップＳ７）。

次に、ターゲット側のリンクコントローラ１００が受信したパケットを解析する（ステップＳ８）。そしてターゲット側のインターフェース回路１１０が、ターゲット側の内部レジスタ３５０に設定されたインターフェース情報（タイミング情報）に従ったインターフェース信号（データ信号、インターフェース制御信号）を生成して、ポート番号により選択されたポートに出力する（ステップＳ９）。

以上のように本実施形態では、ホスト側の内部レジスタ２５０に対して、ターゲット側のインターフェース回路１１０から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報（狭義にはインターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報）が、システムデバイス５により設定される。そしてホスト側のリンクコントローラ９０は、ホスト側の内部レジスタ２５０に設定されたインターフェース情報（タイミング情報）を含むパケットを生成し、生成されたパケットを、差動信号のシリアルバスを介してターゲット側データ転送制御装置３０に送信する。具体的には、内部レジスタ２５０が含むレジスタ転送スタートレジスタに対してシステムデバイス５が転送スタートを指示した場合に、リンクコントローラ９０は、インターフェース情報（タイミング情報）を含むパケットの生成と、その送信（送信の指示）を行う。そしてホスト側のリンクコントローラ９０は、インターフェース情報（タイミング情報）を含むパケットが送信された後に、データフィールドにデータが設定されたパケットを生成し、ターゲット側データ転送制御装置３０に送信する。このようにすることで、インターフェース情報（タイミング情報）を利用したインターフェース信号の効率的な生成が可能になる。

９．差動信号によるシリアル転送手法
次に、図１０を用いて本実施形態のシリアル転送手法とトランシーバ２０、４０の構成例を説明する。

図１０においてＤＴＯ＋、ＤＴＯ−はホスト側（データ転送制御装置１０）がターゲット側（データ転送制御装置３０）に出力するデータ（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側がターゲット側に供給するクロックである。ホスト側はＣＬＫ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１０では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ（Phase Locked Loop）回路１２は（広義にはクロック生成回路）はホスト側に設けられ、ターゲット側には設けられていない。

ＤＴＩ＋、ＤＴＩ−はターゲット側がホスト側に出力するデータ（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側がホスト側に供給するストローブ（広義にはクロック）である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。

ＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−の各々は、トランスミッタ回路（ドライバ回路）がこれらの各々に対応する差動信号線（Differential Signal Lines）を例えば電流駆動することにより送信される。なお、より高速な転送を実現するためには、ＤＴＯ＋／−、ＤＴＩ＋／−の各差動信号線を２ペア以上設ければよい。

ホスト側のトランシーバ２０は、ＯＵＴ転送用（広義にはデータ転送用）、クロック転送用のトランスミッタ回路２２、２４や、ＩＮ転送用（広義にはデータ転送用）、ストローブ転送用（広義にはクロック転送用）のレシーバ回路２６、２８を含む。ターゲット側のトランシーバ４０は、ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４や、ＩＮ転送用、ストローブ転送用のトランスミッタ回路４６、４８を含む。なおこれらの回路ブロックの一部を含まない構成としてもよい。

ＯＵＴ転送用、クロック転送用のトランスミッタ回路２２、２４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線を電流駆動することでＤＴＯ＋／−、ＣＬＫ＋／−を送信する。ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＯ＋／−、ＣＬＫ＋／−を受信する。

ＩＮ転送用、クロック転送用のトランスミッタ回路４６、４８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線を電流駆動することでＤＴＩ＋／−、ＳＴＢ＋／−を送信する。ＩＮ転送用、ストローブ転送用のレシーバ回路２６、２８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＩ＋／−、ＳＴＢ＋／−を受信する。

なおトランシーバ２０、４０は、図１０に示す回路ブロック以外にも、パラレル／シリアル変換回路や、シリアル／パラレル変換回路や、符号（例えば８Ｂ／１０Ｂ符号）のエンコード回路や、符号のデコード回路や、コード付加回路や、エラー信号生成回路や、分周回路などを含むことができる。なおこれらの回路の一部をリンクコントローラ９０や１００に含ませてもよい。

１０．リンクコントローラ、インターフェース回路の構成例
図１１、図１２に、ホスト側のリンクコントローラ９０、インターフェース回路９２と、ターゲット側のリンクコントローラ１００、インターフェース回路１１０の構成例を示す。なお本実施形態のリンクコントローラ、インターフェース回路は図１１、図１２の構成に限定されず、図１１、図１２の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図１１、図１２とは異なる回路ブロックを追加してもよい。

図１１はホスト側のリンクコントローラ９０、インターフェース回路９２の構成例である。リンクコントローラ９０はトランザクションコントローラ２００とパケット生成＆解析回路２０２を含む。なおこれらの一部を省略する構成としてもよい。

トランザクションコントローラ２００は、データ転送のトランザクション層に関する処理を行う。具体的には、リクエストパケット、ストリームパケット、アクノリッジパケット等のパケットの転送制御を行い、複数のパケットにより構成されるトランザクションを制御する。

パケット生成＆解析回路２０２は、トランザクションコントローラ２００により転送指示されたパケットを生成する処理や、ターゲット側から受信したパケットを解析する処理を行う。具体的にはパケット生成＆解析回路２０２は、インターフェース回路９２からヘッダやデータの情報を受け、ヘッダとデータを結合してパケットを組み立てる。またターゲット側から受信したパケットを、ヘッダとデータに分離し、受信パケットの解析処理を行う。

パケット生成＆解析回路２０２は、ＲＧＢ用エラスティックバッファ２０４、パケットバッファ２０６、マルチプレクサ（デマルチプレクサ）２０８を含む。インターフェース回路９２から受けたＲＧＢインターフェース信号の情報は、ＦＩＦＯとして機能するＲＧＢ用エラスティックバッファ２０４に入力され、マルチプレクサ２０８を介してトランシーバ２０に転送される。インターフェース回路９２から受けたパケット情報（ヘッダ、データ情報）は、ＦＩＦＯとして機能するパケットバッファ２０６に入力され、マルチプレクサ２０８を介してトランシーバ２０に転送される。なおトランシーバ２０から受けたパケット情報は、マルチプレクサ２０８、パケットバッファ２０６を介してインターフェース回路９２に転送される。

インターフェース回路９２は、ＲＧＢインターフェース回路２１０、ＭＰＵインターフェース回路２２０、シリアルインターフェース回路２３０、マルチプレクサ（デマルチプレクサ）２３２、ライト＆リードＦＩＦＯ２４０、転送コントローラ２４２、２４４を含む。なおこれらの一部を省略する構成としてもよい。ここでＲＧＢインターフェース回路２１０、ＭＰＵインターフェース回路２２０、シリアルインターフェース回路２３０は、各々、システムデバイス５との間のＲＧＢ、ＭＰＵ、シリアルのインターフェース処理を行うための回路である。

端子ＣＮＦ［２：０］によりＲＧＢインターフェースが選択された場合には、ＲＧＢインターフェース回路２１０の動作がイネーブルになる。そしてシステムデバイス５から受けた水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、クロック信号ＣＬＫ、ＲＧＢデータ信号Ｄ［１７：０］などのＲＧＢインターフェース信号は、マルチプレクサ２３２を介してＲＧＢインターフェース回路２１０に入力される。そしてＲＧＢデータは、ＦＩＦＯとして機能するエラスティックバッファ２１２に一時的に格納される。また信号ディテクタ２１４により、水平同期信号や垂直同期信号のエッジ検出処理や、エッジ検出信号やＲＧＢデータ信号のサンプリング処理が行われる。

端子ＣＮＦ［２：０］によりＭＰＵインターフェースが選択された場合には、ＭＰＵインターフェース回路２２０の動作がイネーブルになる。そしてシステムデバイス５から受けたリード信号ＲＤ、ライト信号ＷＲ、アドレス０信号Ａ０、データ信号Ｄ［１７：０］などのＭＰＵインターフェース信号は、マルチプレクサ２３２を介してＭＰＵインターフェース回路２２０に入力される。なおリード時においては、ＭＰＵインターフェース回路２２０からのリードデータ信号が、マルチプレクサ２３２を介してＤ［１７：０］としてシステムバスに出力される。

端子ＣＮＦ［２：０］によりシリアルインターフェースが選択された場合には、シリアルインターフェース回路２３０の動作がイネーブルになる。そしてシステムデバイス５から受けたチップセレクト信号ＳＣＳ、リード／ライト信号ＳＲ／Ｗ、アドレス０信号ＳＡ０、データ信号ＳＩＯ、クロック信号ＳＣＫなどのシリアルインターフェース信号は、シリアルインターフェース回路２３０に入力される。なおリード時においては、シリアルインターフェース回路２３０からのリードデータ信号がＳＩＯとしてシステムバスに出力される。

システムデバイス５は、ＭＰＵインターフェース回路２２０やシリアルインターフェース回路２３０を介して内部レジスタ２５０にアクセスし、各種情報を内部レジスタ２５０に設定する。またライト＆リードＦＩＦＯ２４０や内部レジスタ２５０に記憶された情報は、転送コントローラ２４２、２４４を介してリンクコントローラ９０に転送される。例えばホスト側の内部レジスタ２５０のインターフェース情報（タイミング情報）は、転送コントローラ２４４を介してリンクコントローラ９０に転送されて、ターゲット側に送信される。なおリンクコントローラ９０から受けた情報は、転送コントローラ２４２、２４４を介して、ライト＆リードＦＩＦＯ２４０や内部レジスタ２５０に書き込まれる。

図１２はターゲット側のリンクコントローラ１００、インターフェース回路１１０の構成例である。リンクコントローラ１００はトランザクションコントローラ３００とパケット生成＆解析回路３０２を含む。なおこれらの一部を省略する構成としてもよい。

トランザクションコントローラ３００は、データ転送のトランザクション層に関する処理を行う。パケット生成＆解析回路３０２は、トランザクションコントローラ３００により転送指示されたパケットを生成する処理や、ホスト側から受信したパケットを解析する処理を行う。具体的にはパケット生成＆解析回路３０２は、インターフェース回路１１０からヘッダやデータの情報を受け、ヘッダとデータを結合してパケットを組み立てる。またホスト側から受信したパケットを、ヘッダとデータに分離し、受信パケットの解析処理を行う。

パケット生成＆解析回路３０２は、ＲＧＢ用エラスティックバッファ３０４、受信用パケットバッファ３０６、送信用パケットバッファ３０７、マルチプレクサ（デマルチプレクサ）３０８を含む。トランシーバ４０からマルチプレクサ３０８を介して受けたパケットの情報のうちＲＧＢインターフェース信号の情報は、ＦＩＦＯとして機能するＲＧＢ用エラスティックバッファ３０４に入力され、インターフェース回路１１０（ＲＧＢインターフェース回路３１０）に転送される。トランシーバ４０からマルチプレクサ３０８を介して受けたパケットの情報は、ＦＩＦＯとして機能するパケットバッファ３０６に入力され、インターフェース回路１１０に転送される。なおインターフェース回路１１０から受けたパケットの情報は、パケットバッファ３０７に入力され、マルチプレクサ３０８を介してトランシーバ４０に転送される。

インターフェース回路１１０は、ＲＧＢインターフェース回路３１０、ＭＰＵインターフェース回路３２０、シリアルインターフェース回路３３０、内部レジスタインターフェース回路３４０、マルチプレクサ（デマルチプレクサ）３４２、３４４を含む。なおこれらの一部を省略する構成としてもよい。

ＲＧＢインターフェース回路３１０、ＭＰＵインターフェース回路３２０、シリアルインターフェース回路３３０は、各々、インターフェースバスに接続されるＬＣＤ１、ＬＣＤ２、ＧＤなどのデバイスとの間で、ＲＧＢ、ＭＰＵ、シリアルのインターフェース処理を行うための回路である。また内部レジスタインターフェース回路３４０は、ホスト側から転送されてきた情報（インターフェース情報、タイミング情報）を内部レジスタ３５０に書き込む処理を行うための回路である。

リンクコントローラ１００から受けたＲＧＢインターフェース信号の情報（ＲＧＢデータ、同期信号コード）は、ＲＧＢインターフェース回路３１０に入力される。そしてＲＧＢデータは、ＦＩＦＯとして機能するエラスティックバッファ３１２に一時的に格納される。また信号ジェネレータ３１４により、垂直同期信号、水平同期信号、レディ信号、クロック信号、データ信号などのＲＧＢインターフェース信号が生成されて、マルチプレクサ３４２を介してＦＰＦＲＡＭＥ、ＦＰＬＩＮＥ、ＦＰＤＲＤＹ、ＦＰＳＨＩＦＴ、ＦＰＤＡＴ［１７：０］として出力される。

リンクコントローラ１００から受けたＭＰＵインターフェース信号の情報（ＭＰＵデータ）は、ＭＰＵインターフェース回路３２０に入力される。そして信号ジェネレータ３２２により、ライト（リード）信号、データ信号、アドレス０信号などのＭＰＵインターフェース信号が生成されて、マルチプレクサ３４２を介してＦＰＦＲＡＭＥ（ＦＰＬＩＮＥ）、ＦＰＤＡＴ［１７：０］、ＦＰＡ０として出力される。なおチップセレクト信号ＦＰＣＳ等はＣＳジェネレータ３２４により生成される。またインターフェースバスに接続されるデバイスからのリードデータ信号は、マルチプレクサ３４２、ＭＰＵインターフェース回路３２０を介してリンクコントローラ１００に転送される。

リンクコントローラ１００から受けたシリアルインターフェース信号の情報（シリアルデータ）は、シリアルインターフェース回路３３０に入力される。そして信号ジェネレータ３３２により、アドレス０信号、ライト／リード信号、データ信号、クロック信号などのシリアルインターフェース信号が生成されて、マルチプレクサ３４４、３４２を介してＦＰＡ０、ＦＰＲ／Ｗ、ＦＰＳＩＯ、ＦＰＳＣＫとして出力される。なおＩ２Ｃインターフェース回路３３４はＩ２Ｃのインターフェース信号を生成して出力する。またホスト側からのスルーのＳＥＲＩＡＬバス信号は、マルチプレクサ３４４、３４２を介してＦＰＡ０、ＦＰＲ／Ｗ、ＦＰＳＩＯ、ＦＰＳＣＫとしてインターフェースバスに出力される。

リンクコントローラ１００からのターゲット用レジスタの情報（インターフェース情報、タイミング情報）は、内部レジスタインターフェース回路３４０を介して内部レジスタ３５０に転送されて書き込まれる。

１１．ホスト側、ターゲット側のＲＧＢインターフェース回路の構成例
次に、図１３（Ａ）を用いて、図１１のホスト側のＲＧＢインターフェース回路２１０（信号ディテクタ２１４）の構成例を説明する。図１３（Ａ）に示すようにＲＧＢインターフェース回路２１０は、エッジディテクタ４００、４１０とサンプリング回路４２０を含む。

エッジディテクタ４００は、システムデバイス５からの水平同期信号ＨＳＹＮＣのエッジを検出して、エッジ検出信号ＨＤＥＴを出力する。エッジディテクタ４１０は、システムデバイス５からの垂直同期信号ＶＳＹＮＣのエッジを検出して、エッジ検出信号ＶＤＥＴを出力する。なおこの場合に、立ち上がりエッジと立ち下がりエッジのいずれのエッジを検出するかは、内部レジスタ２５０の設定により決められる。

サンプリング回路４２０は、クロック信号ＣＬＫに基づいてエッジ検出信号ＨＤＥＴ、ＶＤＥＴやデータ信号Ｄ［１７：０］のサンプリング処理を行う。ここでＣＬＫはシステムデバイス５から転送されるクロック信号であり、ＲＧＢデータの各画素データをサンプリングするためのピクセルクロック信号である。このように本実施形態では、周波数がそれほど高くないピクセルクロック信号ＣＬＫに基づいてサンプリング処理が行われるため、ホスト側のデータ転送制御装置１０の低消費電力化を図れる。

サンプリング回路４２０は、エッジ検出信号ＨＤＥＴ、ＶＤＥＴをサンプリングする処理を行って、パケットに設定される同期信号コード（図７参照）を決定する。例えば垂直同期信号のエッジ検出信号ＶＤＥＴが検出された場合には、同期信号コードを「１」（ＶＳ＝１、ＨＳ＝０）に設定する。また水平同期信号のエッジ検出信号ＨＤＥＴが検出された場合には、同期信号コードを「２」（ＶＳ＝０、ＨＳ＝１）に設定する。また垂直同期信号のエッジ検出信号ＶＤＥＴと水平同期信号のエッジ検出信号ＨＤＥＴの両方が検出された場合には、同期信号コードを「３」（ＶＳ＝１、ＨＳ＝１）に設定する。このようにすることで、ターゲット側に送信されるパケットの同期信号コードフィールドに同期信号コードを設定することが可能になる。

またサンプリング回路４２０は、エッジ検出信号ＨＤＥＴ、ＶＤＥＴに基づいてカウント処理を行うＶＤＰ／ＶＮＤＰ検出用のカウンタ４２２を含む。そしてこのカウンタ４２２でのカウント結果に基づいて、表示期間ＶＤＰと非表示時間ＶＮＤＰの判定（判別）処理を行う。

例えば内部レジスタ２５０には、表示期間ＶＤＰと非表示時間ＶＮＤＰを判別するための情報が設定される。具体的には、表示期間ＶＤＰのスタートポイント情報や、表示期間ＶＤＰの長さ情報や、水平走査期間の長さ情報などが内部レジスタ２５０に設定される。図２を例にとれば、表示期間ＶＤＰのスタートポイント情報は「３」に設定され、表示期間ＶＤＰの長さ情報は「６」に設定され、水平走査期間の長さ情報は「１１」に設定される。そしてカウンタ４２２は、垂直同期信号ＶＳＹＮＣが検出されてエッジ検出信号ＶＤＥＴがアクティブになるとクリアされ、その後、エッジ検出信号ＨＤＥＴの到来回数をカウントする。そしてカウンタ４２２でカウントされるエッジ検出信号ＨＤＥＴの到来回数が「３」（ＶＤＰのスタートポイント情報）になると、サンプリング回路４２０は、非表示期間ＶＮＤＰから表示期間ＶＤＰに切り替わったと判定する。そして、エッジ検出信号ＨＤＥＴの到来回数が、「３」（ＶＤＰのスタートポイント情報）と「６」（ＶＤＰの長さ情報）との和である「９」になると、表示期間ＶＤＰから非表示期間ＶＮＤＰに切り替わったと判定する。

リンクコントローラ９０は、サンプリング回路４２０からＶＤＰ／ＶＮＤＰの判定情報を受ける。そしてリンクコントローラ９０は、非表示期間ＶＮＤＰであると判定された場合には、図８で説明したように、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定されていない非表示期間用のパケットを生成して、ターゲット側に送信する。一方、表示期間ＶＤＰであると判定された場合には、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定された表示期間用のパケットを生成して、ターゲット側に送信する。このようにすることで、ホスト、ターゲット間のシリアル転送を効率化できる。

次に、図１３（Ｂ）を用いて、図１２のターゲット側のＲＧＢインターフェース回路３１０（信号ジェネレータ３１４）の構成例を説明する。図１３（Ｂ）に示すようにＲＧＢインターフェース回路３１０は、タイミングジェネレータ４３０、４４０を含む。そしてタイミングジェネレータ４３０はピクセルカウンタ４３２を含み、タイミングジェネレータ４４０はピクセルカウンタ４４２と水平（ライン）カウンタ４４４を含む。

タイミングジェネレータ４３０は、リンクコントローラ１００からＲＧＢデータの情報を受け、内部レジスタ３５０からタイミング情報（ＨＤＰＳ、ＨＤＰ等）を受ける。そしてピクセルカウンタ４３２でのカウント値に基づいて、図４（Ｂ）に示すように、ピクセルクロック信号であるＦＰＳＨＩＦＴに同期したデータ信号ＦＰＤＡＴ［１７：０］を生成して出力する。

タイミングジェネレータ４４０は、リンクコントローラ１００から同期信号コードを含んだヘッダ情報を受け、内部レジスタ３５０からタイミング情報（ＶＴ、ＶＰＷ、ＶＤＰＳ、ＶＤＰ、ＨＴ、ＨＰＷ等）を受ける。そしてピクセルカウンタ４４２でのカウント値と水平（ライン）カウンタ４４４でのカウント値に基づいて、図４（Ａ）（Ｂ）に示すようなタイミングの垂直同期信号ＦＰＦＲＡＭＥ、水平同期信号ＦＰＬＩＮＥを生成して出力する。

このように本実施形態では、内部レジスタ３５０に設定されたタイミング情報に基づいて、ＲＧＢインターフェース信号のタイミングが微調整されるため、低消費電力化やデータ転送の効率化を図れる。

１２．電子機器
図１４に本実施形態の電子機器の構成例を示す。この電子機器は本実施形態で説明したデータ転送制御装置５０２、５１２、５１４、５２０、５３０を含む。またベースバンドエンジン５００（広義には通信デバイス）、アプリケーションエンジン５１０（広義にはプロセッサ）、カメラ５４０（広義には撮像デバイス）、或いはＬＣＤ５５０（広義には表示デバイス）を含む。別の言い方をすれば図１４の電子機器は、ターゲット側データ転送制御装置５２０、５３０と、ターゲット側データ転送制御装置５２０、５３０にシリアルバスを介して接続されるホスト側データ転送制御装置５１４と、ターゲット側データ転送制御装置５２０、５３０にインターフェースバスを介して接続される１又は複数のデバイス５４０、５５０を含む。なおこれらの一部を省略する構成としてもよい。この構成によればカメラ機能とＬＣＤ（Liquid Crystal Display）の表示機能を有する携帯電話などを実現できる。但し本実施形態の電子機器は携帯電話には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末など種々の電子機器に適用できる。

図１４に示すようにベースバンドエンジン５００に設けられたホスト側のデータ転送制御装置５０２と、アプリケーションエンジン５１０（グラフィックエンジン）に設けられたターゲット側のデータ転送制御装置５１２との間で、本実施形態で説明したシリアル転送が行われる。またアプリケーションエンジン５１０に設けられたホスト側のデータ転送制御装置５１４と、カメラインターフェース回路５２２を含むデータ転送制御装置５２０や、ＬＣＤインターフェース回路５３２を含むデータ転送制御装置５３０との間でも、本実施形態で説明したシリアル転送が行われる。

図１４の構成によれば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。またデータ転送制御装置の小規模化、省電力化を実現することで、電子機器の更なる省電力化を図れる。また電子機器が携帯電話である場合には、携帯電話の接続部分（ヒンジ部分）に通る信号線をシリアル信号線にすることが可能になり、実装の容易化を図れる。

なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（１又は複数のデバイス、第１〜第Ｎのインターフェース回路、インターフェース情報等）として引用された用語（ＬＣＤ１・ＬＣＤ２・ＧＤ、ＲＧＢ・ＭＰＵ・シリアルインターフェース回路、タイミング情報等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。

またデータ転送制御装置や電子機器の構成や動作も本実施形態で説明した構成や限定に限定されず、種々の変形実施が可能である。例えば本実施形態では、インターフェース回路がＲＧＢインターフェース回路とＭＰＵインターフェース回路とシリアルインターフェース回路を含む場合について説明した。しかしながら、インターフェース回路がＭＰＵインターフェース回路やシリアルインターフェース回路を含まない構成にしてもよい。また本実施形態では内部レジスタに設定されたタイミング情報に基づいて同期信号を生成する場合について説明したが、このようなタイミング情報に基づかないで同期信号を生成する変形実施も可能である。またターゲット側データ転送制御装置の一部又は全部を、インターフェースバスに接続されるデバイス（ＬＣＤ１、ＬＣＤ２等）に組み込む構成にしてもよい。またホスト側データ転送制御装置の一部又は全部をシステムデバイスに組み込む構成にしてもよい。

ホスト側、ターゲット側のデータ転送制御装置の構成例。 ＲＧＢインターフェース信号の説明図。 図３（Ａ）（Ｂ）は本実施形態の手法の説明図。 図４（Ａ）（Ｂ）はＲＧＢインターフェース信号の信号波形例。 タイミング情報の説明図。 図６（Ａ）（Ｂ）はパケットのフォーマット例。 同期信号コードの説明図。 同期信号コードを用いて同期信号を生成する手法の説明図。 本実施形態の詳細な処理例を示すフローチャート。 ホスト側、ターゲット側のトランシーバの構成例。 ホスト側のリンクコントローラ、インターフェース回路の構成例。 ターゲット側のリンクコントローラ、インターフェース回路の構成例。 図１３（Ａ）（Ｂ）はホスト側、ターゲット側のＲＧＢインターフェース回路の構成例。 電子機器の構成例。

符号の説明

５ システムデバイス、１０ ホスト側データ転送制御装置、２０ トランシーバ、
３０ ターゲット側データ転送制御装置、４０ トランシーバ、
９０ リンクコントローラ、９２ インターフェース回路、
１００ リンクコントローラ、１１０ インターフェース回路、２５０ 内部レジスタ、
３１０ ＲＧＢインターフェース回路、３２０ ＭＰＵインターフェース回路、
３３０ シリアルインターフェース回路、３５０ 内部レジスタ

Claims (9)

1. シリアルバスを介してホスト側データ転送制御装置と接続されると共に、インターフェースバスを介して１又は複数のデバイスと接続されるターゲット側のデータ転送制御装置であって、
   シリアルバスを介してホスト側データ転送制御装置から受信したパケットを解析するリンクコントローラと、
   インターフェースバスを介して接続される前記デバイスに対して供給するインターフェース信号を生成して、インターフェースバスに出力するインターフェース回路と、
   シリアルバスを介してホスト側データ転送制御装置から転送されるパケットが、同期信号コードを設定するための同期信号コードフィールドを含み、
   前記同期信号コードは、垂直同期信号と水平同期信号のうち、どの同期信号がアクティブか否かを、ホスト側データ転送制御装置がターゲット側データ転送制御装置に対して知らせるためのコードであり、
   前記リンクコントローラは、前記同期信号コードを解析し、
   前記インターフェース回路は、
   パケットに設定された前記同期信号コードに基づいて、インターフェース信号に含まれる同期信号である垂直同期信号、水平同期信号を生成することを特徴とするデータ転送制御装置。
2. 請求項１において、
   前記リンクコントローラは、
   表示期間では、データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置から受信し、非表示期間では、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置から受信することを特徴とするデータ転送制御装置。
3. 請求項１又は２において、
   前記リンクコントローラは、
   データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置から受信した場合には、パケットに設定された前記同期信号コードを含むヘッダと、パケットに設定されたデータとを前記インターフェース回路に出力し、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置から受信した場合には、パケットに設定された前記同期信号コードを含むヘッダを前記インターフェース回路に出力することを特徴とするデータ転送制御装置。
4. シリアルバスを介してターゲット側データ転送制御装置と接続されると共に、システムバスを介してシステムデバイスと接続されるホスト側のデータ転送制御装置であって、
   システムバスを介して接続されるシステムデバイスとのインターフェース処理を行うインターフェース回路と、
   シリアルバスを介してターゲット側データ転送制御装置に送信するパケットを生成するリンクコントローラとを含み、
   前記インターフェース回路が、
   前記システムデバイスから同期信号を受け、
   前記リンクコントローラが、
   垂直同期信号と水平同期信号のうち、どの同期信号がアクティブか否かを、ホスト側データ転送制御装置がターゲット側データ転送制御装置に対して知らせるための同期信号コードを、パケットの同期信号コードフィールドに設定し、前記同期信号コードが設定されたパケットをターゲット側データ転送制御装置に送信することを特徴とするデータ転送制御装置。
5. 請求項４において、
   前記リンクコントローラが、
   表示期間においては、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定された表示期間用のパケットを生成し、
   非表示期間においては、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定されていない非表示期間用のパケットを生成することを特徴とするデータ転送制御装置。
6. 請求項４又は５において、
   前記インターフェース回路が、
   前記システムデバイスからの垂直同期信号のエッジを検出して、第１のエッジ検出信号を出力する第１のエッジディテクタと、
   前記システムデバイスからの水平同期信号のエッジを検出して、第２のエッジ検出信号を出力する第２のエッジディテクタと、
   前記第１、第２のエッジ検出信号を所与のクロック信号に基づいてサンプリングする処理を行って、パケットに設定される前記同期信号コードを決定するサンプリング回路とを含むことを特徴とするデータ転送制御装置。
7. 請求項６において、
   前記サンプリング回路が、
   前記第１、第２のエッジ検出信号に基づいてカウント処理を行うカウンタを含み、前記カウンタでのカウント結果に基づいて、表示期間と非表示時間の判定処理を行うことを特徴とするデータ転送制御装置。
8. 請求項１乃至３のいずれかに記載のターゲット側データ転送制御装置と、
   前記ターゲット側データ転送制御装置にシリアルバスを介して接続されるホスト側データ転送制御装置と、
   前記ターゲット側データ転送制御装置にインターフェースバスを介して接続される１又は複数のデバイスとを含むことを特徴とする電子機器。
9. 請求項４乃至７のいずれかに記載のホスト側データ転送制御装置と、
   前記ホスト側データ転送制御装置にシリアルバスを介して接続されるターゲット側データ転送制御装置と、
   前記ターゲット側データ転送制御装置にインターフェースバスを介して接続される１又は複数のデバイスとを含むことを特徴とする電子機器。

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