JP2006119619A - 表示装置の駆動回路、表示装置及び表示装置の駆動制御方法 - Google Patents

Abstract

【課題】 スキャンドライバーで処理すべき制御信号の数を低減することが可能な表示装置の駆動回路を提供する。
【解決手段】 シリアルデータ生成回路３１は、複数種類の制御信号のうちの少なくとも何れか複数をシリアルデータ化してドライバー２０−１〜２０−ｍに出力する。ドライバー２０−１〜２０−ｍは、シリアルデータを元の複数種類の制御信号に分離させるシリアル／パラレル変換手段を備える。よって、制御信号の伝達経路２１、２２の数を低減することができ、その分だけ駆動回路のコストも低減できるとともに、その回路規模も縮小できる。伝達経路２１、２２に備えられるフォトカプラー１４、１５は高価であるため、コスト低減効果が高い。
【選択図】 図２

Description

本発明は、表示装置の駆動制御を行う駆動回路、その駆動回路を備える表示装置及び表示装置の駆動制御方法に関する。

プラズマディスプレイパネル（以下、「ＰＤＰ」と呼ぶ）においては、そのスキャンドライバーの耐圧特性の問題から、フローティング動作を行うことが必須である。

このため、スキャンドライバーに入力される信号は全て電気的に絶縁された信号とする必要があり、このための絶縁手段が設けられていた。そのような絶縁手段の一例がフォトカプラー（Ｐｈｏｔｏｃｏｕｐｌｅｒ）であり、現在では、ほぼ全てのＰＤＰにおいて、フォトカプラーが使用されている。

しかしながら、フォトカプラーは極めて高価な素子であることに加えて、従来のＰＤＰの駆動回路は、ＰＤＰのスキャンドライバーへの入力信号伝達経路に多数のフォトカプラーを備える必要があったことから、従来のＰＤＰの駆動回路の製造コストは極めて高いものとなっていた。

図１１は従来のプラズマ表示装置１００を示す信号処理ブロック図である。

図１１に示すように、プラズマ表示装置１００は、映像を表示する表示部としてのＰＤＰ１０１と、ＰＤＰ１０１における画像表示の制御を行う制御回路１０２と、制御回路１０２の制御下において維持放電パルスを発生し、その維持放電パルスをＰＤＰ１０１に出力する第一の維持放電パルス発生回路１０３と、制御回路１０２の制御下において維持放電パルスを発生し、その維持放電パルスをスキャンパルス発生回路１０７（後述）に出力する第二の維持放電パルス発生回路１０４と、制御回路１０２の制御下においてＰＤＰ１０１に表示データを転送するデータドライバー１０５と、制御回路１０２の制御下においてスキャンドライバーを制御するスキャンドライバー制御部１０６と、スキャンドライバー制御部１０６及び第二の維持放電パルス発生回路１０４の制御下においてスキャンパルスを発生し、そのスキャンパルスをＰＤＰ１０１に出力し、ＰＤＰ１０１のスキャン電極を駆動するスキャンパルス発生回路１０７と、を備えて構成されている。

図１２は、図１１に示したプラズマ表示装置１００におけるスキャンドライバー制御部１０６及びスキャンパルス発生回路１０７の構造の一部を示すブロック図である。

図１２に示すように、スキャンドライバー制御部１０６は、複数個のバッファ回路１１２からなる第１のバッファ回路群１０８と、複数個のフォトカプラー１１３からなるフォトカプラー群１０９と、複数個のバッファ回路１１４からなる第２のバッファ回路群１１０と、を備えて構成されている。なお、第１のバッファ回路群１０８に含まれるバッファ回路１１２の個数と、フォトカプラー群１０９に含まれるフォトカプラー１１３の個数と、第２のバッファ回路群１１０に含まれるバッファ回路１１４の個数とは、相互に等しい。例えば、図１２に示す例においては、６個である。

また、スキャンパルス発生回路１０７は、複数個のスキャンドライバー１１１を備えて構成されている。

スキャンドライバー制御部１０６は、第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）、データ信号（ＤＡＴＡ）及びクロック信号（ＣＬＫ）などの複数種類（例えば、図１２に示す例においては、６種類）の制御信号を生成する。

スキャンドライバー制御部１０６は、これら複数種類の制御信号を相互にパラレルにスキャンパルス発生回路１０７のスキャンドライバー１１１に対して出力することができるように、制御信号毎の信号伝達経路を備えている。

すなわち、スキャンドライバー制御部１０６は、例えば、第１のブランク信号（ＢＬＫ１）の伝達経路として機能する第１の信号伝達経路１２１と、第２のブランク信号（ＢＬＫ２）の伝達経路として機能する第２の信号伝達経路１２２と、ラッチイネーブル信号（ＬＥ）の伝達経路として機能する第３の信号伝達経路１２３と、クリアー信号（ＣＬＲ）の伝達経路として機能する第４の信号伝達経路１２４と、データ信号（ＤＡＴＡ）の伝達経路として機能する第５の信号伝達経路１２５と、クロック信号（ＣＬＫ）の伝達経路として機能する第６の信号伝達経路１２６の６つの信号伝達経路を備えている。

第１乃至第６の信号伝達経路１２１−１２６には、それぞれ、バッファ回路１１２と、フォトカプラー１１３と、バッファ回路１１４と、が制御信号の伝達方向において、この順に配置されている。

フォトカプラー１１３は、各信号伝達経路１２１−１２６において、フォトカプラー１１３を境としてフォトカプラー１１３の上流側とフォトカプラー１１３の下流側とを相互に電気的に絶縁する。

更に、第１乃至第６の信号伝達経路１２１−１２６は、それぞれ、複数のスキャンドライバー１１１の各々に接続されている。

図１３は従来のスキャンドライバー１１１の構成を示すブロック図である。

図１３に示すように、スキャンドライバー１１１は、シフトレジスター回路群１３１と、ラッチ回路群１３２と、ＰＤＰ１０１が備えるｎ個のスキャン電極（ゲート電極）に対してそれぞれ対応する駆動信号（スキャンパルス）を出力するためのｎ個の出力回路１３３と、を備えて構成されている。

図１４は、スキャンドライバー制御部１０６からスキャンドライバー１１１に入力される制御信号と、スキャンドライバー１１１からの出力信号（スキャンパルス）との信号波形を示すタイムチャートである。

図１４に示すように、スキャンドライバー１１１には、例えば、データ信号（ＤＡＴＡ）、クロック信号（ＣＬＫ）、クリアー信号（ＣＬＲ）、ラッチイネーブル信号（ＬＥ）、第１のブランク信号（ＢＬＫ１）及び第２のブランク信号（ＢＬＫ２）が入力され、さらに、スキャンドライバー１１１からは出力信号（ＯＵＴ）、すなわち、スキャンパルスがＰＤＰ１０１のスキャン電極に対して出力される。

このうちクロック信号（ＣＬＫ）、クリアー信号（ＣＬＲ）、データ信号（ＤＡＴＡ）、第１のブランク信号（ＢＬＫ１）及び第２のブランク信号（ＢＬＫ２）はシフトレジスター回路群１３１に入力され、ラッチイネーブル信号（ＬＥ）はラッチ回路群１３２に入力される。

そして、スキャンドライバー１１１は、図１４に示すように、シフトレジスター回路群１３１のＤＡＴＡ端子に最初のみハイレベル（Ｈ）の信号を入力し、その後は、ローレベル（Ｌ）の信号を入力する。ハイレベル（Ｈ）の信号が示すデータは、ＣＬＫ端子に入力されるクロック信号に同期して、シフトレジスター回路群１３１の内部を順次シフトされる。このとき、ラッチ回路群１３２はラッチイネーブルの状態に保持されており、ラッチ回路群１３２の出力は、シフトレジスター回路群１３１の内部におけるハイレベル（Ｈ）信号が示すデータのシフトに同期して、順次ハイレベル（Ｈ）になる。このように、ラッチ回路群１３２の出力のうち一つの出力のみが順次ハイレベル（Ｈ）になる。

この結果、ｎ個の出力回路１３３からＰＤＰ１０１が備えるｎ個のスキャン電極（ゲート電極）に対してそれぞれ出力信号（ＯＵＴ）を出力する。

なお、従来のスキャンドライバーに関する技術文献情報としては、例えば、非特許文献１、２に示すものがある。
［平成１６年９月８日検索］、インターネット＜ＵＲＬ：http://www.st-japan.co.jp/data/adv/20000406_prod1_pdp/pdf/stv7617.pdf＞ ［平成１６年９月８日検索］、インターネット＜ＵＲＬ：http://www.st-japan.co.jp/data/adv/20000406_prod1_pdp/prod1_pdp.html＞

従来のプラズマ表示装置１００においては、スキャンドライバー制御部１０６からスキャンパルス発生回路１０７に対して、データ信号（ＤＡＴＡ）、クロック信号（ＣＬＫ）、クリアー信号（ＣＬＲ）、ラッチイネーブル信号（ＬＥ）、ブランク信号（ＢＬＫ）などの複数種類の制御信号がパラレルに転送されており、スキャンドライバー１１１もそのようなパラレルのデータ転送を前提として構成されていた。

このため、スキャンドライバー制御部１０６及びスキャンドライバー１１１は、複数種類の制御信号の転送用に、それぞれ独立した信号伝達経路を必要としていた。つまり、スキャンドライバー１１１で処理すべき制御信号の数が多いため、信号伝達経路の数も多かった。

しかも、各信号伝達経路毎に、フォトカプラー１１３を配置することが必要であった。

このため、従来のＰＤＰ１０１の駆動回路は回路規模が大きくなることが避けられず、かつ、製造コストの上昇も避けられなかった。

本発明が解決しようとする課題には、上述したような問題が一例として挙げられる。

請求項１に記載の発明は、映像を表示する表示部に映像信号を出力するドライバーと、入力された映像信号に基づいて前記ドライバーの動作を制御する制御手段と、を備える表示装置の駆動回路において、前記制御手段は、前記映像信号に基づいて複数種類の制御信号を生成する制御信号生成手段と、前記制御信号生成手段により生成された前記複数種類の制御信号のうちの少なくとも二つの制御信号をシリアルデータに変換するシリアルデータ生成手段と、を備え、前記ドライバーは、前記制御手段から出力されるシリアルデータを前記複数種類の制御信号に分離させるシリアル／パラレル変換手段を備えることを特徴としている。

また、請求項９に記載の発明は、請求項１乃至８のいずれか一項に記載の駆動回路と、前記駆動回路により駆動されて前記映像信号に基づき映像を表示する前記表示部と、を備える表示装置であることを特徴としている。

また、請求項１０に記載の発明は、映像を表示する表示部に映像信号を出力するドライバーと、入力された映像信号に基づいて前記ドライバーの動作を制御する制御手段と、を用いて前記表示部の駆動制御を行う方法において、前記制御手段が前記映像信号に基づいて複数種類の制御信号を生成する制御信号生成工程と、前記制御信号生成工程により生成された前記複数種類の制御信号のうちの少なくとも二つの制御信号をシリアルデータに変換するシリアルデータ生成工程と、前記シリアルデータを前記制御手段が前記ドライバーに出力する出力工程と、前記シリアルデータを前記ドライバーが前記複数種類の制御信号に分離させるシリアル／パラレル変換工程と、を備えることを特徴としている。

次に、実施形態を説明する。

本実施形態に係る表示装置の駆動回路は、映像を表示する表示部に映像信号を出力するドライバーと、入力された映像信号に基づいて前記ドライバーの動作を制御する制御手段と、を備える表示装置の駆動回路において、前記制御手段は、前記映像信号に基づいて複数種類の制御信号を生成する制御信号生成手段と、前記制御信号生成手段により生成された前記複数種類の制御信号のうちの少なくとも二つの制御信号をシリアルデータに変換するシリアルデータ生成手段と、を備え、前記ドライバーは、前記制御手段から出力されるシリアルデータを前記複数種類の制御信号に分離させるシリアル／パラレル変換手段を備えることを特徴としている。

本実施形態に係る表示装置の駆動回路においては、ドライバーの動作制御を行うための複数種類の制御信号を生成し、この生成した複数種類の制御信号のうちの少なくとも何れか２つ以上の信号をシリアルデータに変換してドライバーに出力する（すなわち、シリアル転送する）。

従来の駆動制御回路においては、複数種類の制御信号を相互にパラレルに制御手段からドライバーに出力していたが、本実施形態によれば、この従来の駆動制御回路と比べて、複数種類の制御信号をシリアルデータ化するシリアルデータ生成手段からドライバーまでの間の制御信号の伝達経路の数を低減することができる。

例えば、後述する実施例において説明するように、本実施形態においては、シリアルデータ化された二つの制御信号により、ドライバーを駆動制御することが可能である。従来の駆動制御回路においてパラレルに出力されていた制御信号の数をＳ（通常、Ｓは６以上）とすると、（Ｓ−２）本の信号伝達経路を低減することが可能である。

よって、制御信号の伝達経路の数を低減できる分だけ、駆動回路のコストも低減できるとともに、その回路規模も縮小することができる。

本実施形態に係る表示装置の駆動回路においては、前記制御手段は、前記制御信号生成手段から前記シリアルデータ生成手段までの間の前記複数の制御信号または前記シリアルデータの信号伝達経路に、該信号伝達経路における上流側と下流側とを相互に電気的に絶縁する絶縁手段を備えていることが好ましい。

本実施形態に係る表示装置の駆動回路においては、前記絶縁手段はフォトカプラーにより構成されていることが好ましいが、或いは、パルストランスにより構成されていても良い。

このように、絶縁手段は、例えば、フォトカプラーやパルストランスなどの高価な素子からなるため、このような絶縁手段を備える駆動回路に本実施形態を適用することにより、絶縁手段の必要数を低減することができ、ひいては、駆動回路の製造コストを大幅に低減することが可能となる。

本実施形態に係る表示装置の駆動回路においては、前記制御信号生成手段が生成する前記複数種類の制御信号のうちの１種類の信号はクロック信号であり、前記シリアルデータ生成手段は、前記クロック信号を除く全ての制御信号をシリアルデータに変換することが好ましく、この場合には、クロック信号及びシリアルデータのみをドライバーに出力すれば良く、制御手段からドライバーまでの信号伝達経路の数が２本だけで良くなり、より一層のコスト低減及び回路規模縮小が可能となる。さらに、クロック信号及びシリアルデータのみをドライバーに出力すれば良く、それ以外の不要なデータまたは信号をドライバーに転送する必要がないので、転送時間の短縮及びクロック周波数の低減が可能となる。更に、このようにクロック周波数を低減できることにより、電磁妨害ノイズ（ＥＭＩ：ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の改善も可能となる。

また、走査時間内に信号を転送する必要があるため、従来のパラレル制御をシリアル制御化しただけでは、制御信号の転送時間が長くなり、走査時間内の信号転送を終えることができない。これを解決するためには、転送信号の周波数を高くしなければならず、転送信号の周波数を高くすると、ＥＭＩが悪化するとともに、長い信号伝達経路における信号転送が困難となる。本実施形態によれば、このような問題を生じることなく、制御信号の伝達経路の数を低減することが可能である。

本実施形態に係る表示装置の駆動回路においては、前記ドライバーは、前記制御手段から送られる前記クロック信号のハイレベルまたはローレベルと、前記制御手段から送られる前記シリアルデータを示す信号のハイレベルまたはローレベルとの組み合わせにより、前記表示部における走査電極を駆動する駆動信号の開始時点と終了時点とを規定することが好ましい。

本実施形態に係る表示装置の駆動回路においては、前記複数種類の制御信号には、該複数種類の制御信号による制御対象が何れのドライバーであるか否かを判別するのに用いられるＩＤ信号が含まれていることが好ましい。

本実施形態に係る表示装置の駆動回路においては、前記ドライバーは、前記制御信号による制御対象が当該ドライバーであるか否かを前記ＩＤ信号に基づき判別する信号判別部を有することが好ましい。

本実施形態に係る表示装置の駆動回路においては、前記ドライバーは、前記制御手段から出力される前記シリアルデータにより同期をとる同期部をさらに備えることが好ましい。

本実施形態に係る表示装置は、本実施形態に係る駆動回路と、前記駆動回路により駆動されて前記映像信号に基づき映像を表示する前記表示部と、を備えることを特徴としている。

本実施形態に係る表示装置の駆動制御方法は、映像を表示する表示部に映像信号を出力するドライバーと、入力された映像信号に基づいて前記ドライバーの動作を制御する制御手段と、を用いて前記表示部の駆動制御を行う方法において、前記制御手段が前記映像信号に基づいて複数種類の制御信号を生成する制御信号生成工程と、前記制御信号生成工程により生成された前記複数種類の制御信号のうちの少なくとも二つの制御信号をシリアルデータに変換するシリアルデータ生成工程と、前記シリアルデータを前記制御手段が前記ドライバーに出力する出力工程と、前記シリアルデータを前記ドライバーが前記複数種類の制御信号に分離させるシリアル／パラレル変換工程と、を備えることを特徴としている。

図１は実施例１に係るプラズマ表示装置（表示装置）１を示す信号処理ブロック図である。

図１に示すように、実施例１に係るプラズマ表示装置１は、表示部としてのプラズマディスプレイパネル（ＰＤＰ）２と、ＰＤＰ２における映像表示の制御を行う制御回路３と、制御回路３の制御下において維持放電パルスを発生し、その維持放電パルスをＰＤＰ２に出力する第一の維持放電パルス発生回路４と、制御回路３の制御下において維持放電パルスを発生し、その維持放電パルスをスキャンパルス発生回路８（後述）に出力する第二の維持放電パルス発生回路５と、制御回路３の制御下においてＰＤＰ２に表示データを転送するデータドライバー６と、制御回路３の制御下においてスキャンドライバー２０−１〜２０−ｍ（図２及び図３参照）を制御するスキャンドライバー制御部７と、スキャンドライバー制御部７及び第二の維持放電パルス発生回路５の制御下においてスキャンパルスを発生し、そのスキャンパルスをＰＤＰ２に出力し、ＰＤＰ２のスキャン電極を駆動するスキャンパルス発生回路８と、を備えて構成されている。

図２は、図１に示したプラズマ表示装置１におけるスキャンドライバー制御部７及びスキャンパルス発生回路８の構造の一部を示すブロック図である。

図２に示すように、スキャンドライバー制御部７は、映像信号に基づいて、第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）、データ信号（ＤＡＴＡ）及びクロック信号（ＳＣＬＫ）などの複数種類（例えば、６種類）の制御信号を生成する制御信号生成手段としての制御信号生成器３０と、制御信号生成器３０が生成した複数種類の制御信号のうち、例えば、クロック信号（ＳＣＬＫ）を除く全ての制御信号をシリアルデータ化し、クロック信号（ＳＣＬＫ）とシリアルデータ化された制御信号（ＳＤＡＴＡ）とを出力するシリアルデータ生成回路３１と、２個のバッファ回路１１、１２からなり、クロック信号（ＳＣＬＫ）とシリアルデータ化された制御信号（ＳＤＡＴＡ）とをシリアルデータ生成回路３１から受信する第１のバッファ回路群１３と、２個のフォトカプラー１４、１５からなるフォトカプラー群１６と、２個のバッファ回路１７、１８からなる第２のバッファ回路群１９と、を備えて構成されている。

なお、第１のバッファ回路群１３に含まれるバッファ回路１１、１２の個数と、フォトカプラー群１６に含まれるフォトカプラー１４、１５の個数と、第２のバッファ回路群１９に含まれるバッファ回路１７、１８の個数とは、相互に等しく設定されており、本実施例においては、２である。

また、スキャンパルス発生回路８には、複数個（ｍ個）のスキャンドライバー２０−１、２０−２、…２０−ｍが順番に配列されている。

クロック信号（ＳＣＬＫ）と、シリアルデータ生成回路３１がシリアルデータに変換した制御信号（以下、「シリアルデータ」（ＳＤＡＴＡ）と呼ぶ）とは相互にパラレルに、第１のバッファ回路群１３、フォトカプラー群１６及び第２のバッファ回路群１９を介して、スキャンパルス発生回路８のスキャンドライバー２０−１、２０−２、…２０−ｍに対して出力される。

すなわち、本実施例の場合、スキャンドライバー制御部７は、例えば、シリアルデータ（ＳＤＡＴＡ）の伝達経路となる第１の信号伝達経路２１と、クロック信号（ＳＣＬＫ）の伝達経路となる第２の信号伝達経路２２と、の２つの信号伝達経路を備えている。

これら第１及び第２の信号伝達経路２１、２２は、それぞれ、スキャンドライバー２０−１〜２０−ｍに接続されている。

このうち第１の信号伝達経路２１には、バッファ回路１１と、フォトカプラー１４と、バッファ回路１７と、が信号伝達の上流側からこの順に設けられ、同様に、第２の信号伝達経路２２には、バッファ回路１２と、フォトカプラー１５と、バッファ回路１８と、が信号伝達の上流側からこの順に設けられている。

このうちフォトカプラー１４、１５は、信号伝達経路２１、２２の各々において、フォトカプラー１４、１５の上流側とフォトカプラー１４、１５の下流側とを相互に電気的に絶縁する。

これにより、スキャンパルス発生回路８の各スキャンドライバー２０−１〜２０−ｍに入力される信号は、全て、各スキャンドライバー２０−１〜２０−ｍの耐圧特性の許容範囲内の信号となることが保証される。

ここで、本実施例の場合、第１の信号伝達経路２１は、第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）及びデータ信号（ＤＡＴＡ）をシリアルのデータフォーマットにまとめたシリアルデータ（ＳＤＡＴＡ）を伝達し、第２の信号伝達経路２２は、クロック信号（ＳＣＬＫ）を伝達する。

図３は本実施例に係るプラズマ表示装置１が備えるスキャンドライバー２０−１〜２０−ｍの構成を示すブロック図である。

スキャンドライバー２０−１〜２０−ｍは、図３に示すように、スキャンドライバー制御部７から入力されるシリアルデータを複数種類の制御信号に分離させるシリアル／パラレル変換部２３と、シフトレジスター回路群２４と、ラッチ回路群２５と、ＰＤＰ１が備えるｎ個のスキャン電極（ゲート電極）に対してそれぞれ対応する駆動信号を出力するためのｎ個の出力回路２６と、を備えて構成されている。

シリアル／パラレル変換部２３には、スキャンドライバー制御部７から、第１の信号伝達経路２１を介して、シリアルデータ（ＳＤＡＴＡ）が入力される一方で、第２の信号伝達経路２２を介して、クロック信号（ＳＣＬＫ）が入力される。

シリアル／パラレル変換部２３は、入力されるシリアルデータに対してシリアル／パラレル変換を行い、入力されたシリアルデータを元の複数種類の制御信号に分離する。

すなわち、具体的には、シリアル／パラレル変換部２３は、入力されるシリアルデータを、第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）及びデータ信号（ＤＡＴＡ）に分離する。

次いで、シリアル／パラレル変換部２３は、各制御信号、すなわち、第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）、データ信号（ＤＡＴＡ）及びクロック信号（ＣＬＫ）を相互にパラレルに出力する。

ここで、シリアル／パラレル変換部２３は、これら制御信号のうち、第１のブランク信号（ＢＬＫ１）及び第２のブランク信号（ＢＬＫ２）は出力回路２６に対して出力し、残りのラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）、データ信号（ＤＡＴＡ）及びクロック信号（ＣＬＫ）はシフトレジスター回路群２４に対して出力する。

なお、第１のブランク信号（ＢＬＫ１）及び第２のブランク信号（ＢＬＫ２）はＰＤＰ２の維持期間における維持電極（共通電極）の動作制御を行うために使用される。

なお、本実施例の場合、例えば、ブランク信号（ＢＬＫ）には、第１のブランク信号（ＢＬＫ１）及び第２のブランク信号（ＢＬＫ２）の２つの信号があり、シリアルデータ生成回路３１は、第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）及びデータ信号（ＤＡＴＡ）の５つの制御信号をシリアルデータ化し、シリアル／パラレル変換部２３は、シリアルデータをこれら５つの制御信号に分離させ、各制御信号を互いにパラレルに出力する。

シフトレジスター回路群２４にはシフトレジスター入力データＤＡＴＡＳが入力され、シフトレジスター出力データＤＯＵＴが出力される。

すなわちシフトレジスター回路群２４はｎ段のシフトレジスターから構成され、第１段目のシフトレジスターの入力端子に入力データＤＡＴＡＳが入力され、クロック信号ＣＬＫの立ち上がりに同期して第２段目のシフトレジスターに転送される。

このようにクロック信号ＣＬＫの立ち上がりに同期して第１段目のシフトレジスターに入力されたデータは順次第２段目、第３段目、…、第ｎ段目のシフトレジスターに転送され、さらに第ｎ段目のシフトレジスターに転送されたデータは次のクロック信号ＣＬＫの立ち上がりに同期してシフトレジスターの出力端子から出力データＤＯＵＴとして出力される。

スキャンパルス発生回路８のｍ個のスキャンドライバー２０−１、２０−２、…２０−ｍのうち、スキャンドライバー２０−１の第ｎ段目のシフトレジスターのデータはクロック信号ＣＬＫの立ち上がりに同期してシフトレジスターの出力端子から出力データＤＯＵＴとして出力され、スキャンドライバー２０−２のシフトレジスター入力端子に入力データＤＡＴＡＳとして入力され、前記クロック信号ＣＬＫの立ち上がりに同期してスキャンドライバー２０−２の第１段目のシフトレジスターに転送される。

すなわちクロック信号ＣＬＫの立ち上がりに同期してスキャンドライバー２０−１の第ｎ段目のシフトレジスターのデータはスキャンドライバー２０−２の第１段目のシフトレジスターに転送される。同様にクロック信号ＣＬＫの立ち上がりに同期してスキャンドライバー２０−２の第ｎ段目のシフトレジスターのデータはスキャンドライバー２０−３の第１段目のシフトレジスターに、…スキャンドライバー２０−（ｍ−１）の第ｎ段目のシフトレジスターのデータはスキャンドライバー２０−ｍの第１段目のシフトレジスターに転送される。

従ってクロック信号ＣＬＫの立ち上がりに同期してスキャンパルス発生回路８のスキャンドライバー２０−１〜２０−ｍにより構成されるｎ×ｍ個のシフトレジスターをデータは順次転送される。ただし、スキャンドライバー２０−１の第１段目のシフトレジスターに入力されるデータは第１段目のシフトレジスターの入力端子に入力される入力データＤＡＴＡＳではなく、シリアル／パラレル変換部２３から出力されるデータ信号ＤＡＴＡである。

ここで、各スキャンドライバー２０−１〜２０−ｍは自分が第１番目のスキャンドライバー２０−１かどうかを区別する識別入力端子ＤＩＳを有しており、例えばＤＩＳが接地されていると第１番目のスキャンドライバー２０−１であると認識する。

図２に示すように、スキャンドライバー２０−１の識別入力端子ＤＩＳは接地されているが、他のスキャンドライバー２０−１、…２０−ｍの識別入力端子ＤＩＳは接地されていない。

図４は、スキャンドライバー制御部７からスキャンパルス発生回路８内のスキャンドライバー２０−１〜２０−ｍに入力される信号と、スキャンドライバー２０−１〜２０−ｍからの出力信号（スキャンパルス）を示すタイムチャートである。

図４に示すように、スキャンドライバー２０−１〜２０−ｍには、シリアルデータ（ＳＤＡＴＡ）とクロック信号（ＳＣＬＫ）とが入力され、スキャンドライバー２０−１〜２０−ｍからはｎ×ｍ本の出力信号（スキャンパルス：ＯＵＴ１、ＯＵＴ２、・・・、ＯＵＴｎ×ｍ）が、ＰＤＰ１０１が備えるｎ個のスキャン電極（ゲート電極）に対してそれぞれ出力される。

図４に示す「Ａ」のタイミングにおいては、クロック信号（ＳＣＬＫ）をハイレベル（クロック信号（ＳＣＬＫ）が立ち下がるときの直前のレベル）のときに、シリアルデータ（ＳＤＡＴＡ）をローレベル（シリアルデータ（ＳＤＡＴＡ）が立ち下がり切った時点におけるレベル）とすることによって、信号制御開始のスタ−トビットを生成し、これにより他の制御信号との判別を行うことが可能となる。

他方、図４に示す「Ｂ」のタイミングにおいては、クロック信号（ＳＣＬＫ）をハイレベル（クロック信号（ＳＣＬＫ）が立ち上がり切った時点におけるレベル）のときに、シリアルデータ（ＳＤＡＴＡ）をハイレベル（シリアルデータ（ＳＤＡＴＡ）が立ち上がった後であって、立ち下がりが始まるまでの間のレベル）とすることによって、信号制御終了のエンドビットを生成し、転送された信号の出力を開始する判別を行うことが可能となる。

図４に示すように、クロック信号（ＳＣＬＫ）のハイレベルとシリアルデータ（ＳＤＡＴＡ）のローレベルとにより規定されるスタートビットと、クロック信号（ＳＣＬＫ）のハイレベルとシリアルデータ（ＳＤＡＴＡ）のハイレベルとにより規定されるエンドビットとによって、ＰＤＰ１が備えるｎ個のスキャン電極（ゲート電極）を駆動する駆動信号としてのライン制御信号がほぼ連続的に生成される。これらのライン制御信号がスキャンドライバー２０−１〜２０−ｍから出力（ライン出力）されることにより、各ライン制御信号に応じて、ＰＤＰ１のスキャン電極の各々が駆動される。

図４に示した例においては、クロック信号（ＳＣＬＫ）のハイレベルを用いて、各ライン制御信号の長さ（開始時点及び終了時点）を規定したが、クロック信号（ＳＣＬＫ）のローレベルを用いて、各ライン制御信号の長さを規定することも可能である。

単なるシリアル転送では、ライン制御信号の出力時間を規定することはできないが、上記のように、クロック信号（ＳＣＬＫ）及びシリアルデータ（ＳＤＡＴＡ）に基づいて制御ビットを生成することにより、ＰＤＰ１におけるスキャン動作の出力時間を規定することが可能となる。

図４において、「Ａ」のタイミングがスタートビット、「Ｂ」のタイミングがストップビットであり、スタートビット検出後クロック信号ＳＣＬＫの立ち上がりのタイミングの同期してシリアルデータＳＤＡＴＡを６ビット取り込む。ただし、ストップビットを検出すると取り込みデータが６ビット未満でも取り込みを中止し、取り込んだデータをシリアル／パラレル変換する。

第１番目に取り込んだシリアルデータＳＤＡＴＡはクロック信号ＣＬＫ、第２番目に取り込んだシリアルデータＳＤＡＴＡはデータ信号ＤＡＴＡ、第３番目に取り込んだシリアルデータＳＤＡＴＡはクリアー信号ＣＬＲ、第４番目に取り込んだシリアルデータＳＤＡＴＡは第１のブランク信号ＢＬＫ１、第５番目に取り込んだシリアルデータＳＤＡＴＡは第２のブランクＢＬＫ２、第６番目に取り込んだシリアルデータＳＤＡＴＡはラッチイネーブル信号ＬＥである。

エンドビットを検出しなくても第７番目以降に入力されたシリアルデータＳＤＡＴＡは無視する。

第６番目のシリアルデータＳＤＡＴＡを取り込む以前にエンドビットを検出した場合、それ以前に取り込んだシリアルデータＳＤＡＴＡ以外の信号は前ラインで取り込んだシリアルデータＳＤＡＴＡから変化していないものとする。ただし、エンドビットを検出した直前のクロック信号ＳＣＬＫの立ち上がりのタイミングで取り込んだシリアルデータＳＤＡＴＡは無視する。

図４において第１ライン制御信号が入力される以前のシリアル／パラレル変換部２３のクリアー信号ＣＬＲは「Ｌ」になっており、これによりシフトレジスター回路群２４の各シフトレジスターは「Ｌ」に強制的に設定されている。

同様にシリアル／パラレル変換部２３の第１のブランク信号ＢＬＫ１も「Ｌ」になっており、これにより出力回路２６の各出力ＯＵＴは「Ｌ」に強制的に設定されている。

このような初期状態において第１の制御信号により６ビットの制御信号がシリアル／パラレル変換部２３に入力され、スタートビットからエンドビットまでの６ビットの制御信号がシリアル／パラレル変換部２３に取り込まれてパラレル信号に変換される。

エンドビットの検出に同期してシリアル／パラレル変換され、データ信号ＤＡＴＡ、クリアー信号ＣＬＲ、第１のブランク信号ＢＬＫ１は「Ｌ」から「Ｈ」に変化する。

クロック信号ＣＬＫは、エンドビット検出後のクロック信号ＳＣＬＫの立ち下がりに同期して立ち上がり、次のクロック信号ＳＣＬＫの立ち下がりに同期して立ち下がる。

シリアル／パラレル変換部２３に取り込んだクロック信号ＣＬＫに対応するシリアルデータＳＤＡＴＡが「Ｈ」のときは、このようにクロック信号ＣＬＫは、エンドビット検出後のクロック信号ＳＣＬＫの立ち下がりに同期して立ち上がり、次のクロック信号ＳＣＬＫの立ち下がりに同期して立ち下がる。

シリアル／パラレル変換部２３に取り込んだクロック信号ＣＬＫに対応するシリアルデータＳＤＡＴＡが「Ｌ」のときはクロック信号ＣＬＫは「Ｌ」のままである。

クロック信号ＣＬＫ以外の制御信号は対応するシリアルデータＳＤＡＴＡが「Ｈ」のときはエンドビットの検出に同期してシリアル／パラレル変換２３から「Ｈ」が、シリアルデータＳＤＡＴＡが「Ｌ」のときはエンドビットの検出に同期してシリアル／パラレル変換２３から「Ｌ」が出力される。

図４において、第２ライン制御信号としてはクロック信号ＣＬＫ、データ信号ＤＡＴＡに対応するシリアルデータＳＤＡＴＡしか入力されない。すなわち第３番目の制御信号の入力タイミングではクロック信号ＳＣＬＫは「Ｌ」のままであり、シリアル・パラレル変換部２３はクロック信号ＣＬＫ、データ信号ＤＡＴＡに対応するシリアルデータＳＤＡＴＡのみ取り込む。

次にクロック信号ＳＣＬＫが「Ｈ」になるとすぐにエンドビットが検出される。第２ライン制御信号のデータ信号ＤＡＴＡに対応するシリアルデータＳＤＡＴＡは「Ｌ」であるため、エンドビットが検出されるタイミングに同期してシリアル・パラレル変換２３のデータ信号ＤＡＴＡは「Ｈ」から「Ｌ」変化する。クロック信号ＣＬＫに対応するシリアルデータＳＤＡＴＡは「Ｈ」のため、クロック信号ＣＬＫは、エンドビット検出後のクロック信号ＳＣＬＫの立ち下がりに同期して立ち上がり、次のクロック信号ＳＣＬＫの立ち下がりに同期して立ち下がる。第３ライン以降の制御信号も第２ラインと同様である。ただし、第３ライン制御信号以降はデータ信号ＤＡＴＡも前ラインから変化しないため、制御信号としてクロック信号ＣＬＫのみにしてもいい。

図５はシリアルデータの信号フォーマットを示す図である。

６ビットの信号の各ビットに対応して、最下位のバイトであるＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｙｔｅ）にはクロック信号（ＣＬＫ）が配置され、最上位のバイトであるＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｙｔｅ）にはラッチイネーブル信号（ＬＥ）が配置されている。クロック信号（ＣＬＫ）とラッチイネーブル信号（ＬＥ）との間には、ＬＳＢの側から、データ信号（ＤＡＴＡ）、クリアー信号（ＣＬＲ）、第１のブランク信号（ＢＬＫ１）及び第２のブランク信号（ＢＬＫ２）が割り当てられている。

図５に示すように、使用頻度の多い制御信号であるクロック信号をＬＳＢに配置することにより、制御信号の転送時間を低減することが可能となる。

また、スキャン出力を行う場合であれば、クロック信号（ＣＬＫ）を転送するだけで、すなわち、クロック信号（ＣＬＫ）のみを繰り返し転送することにより、出力制御を行うことが可能である。

以上のように、実施例１によれば、スキャンドライバー２０−１〜２０−ｍの動作制御を行うために生成した複数種類の制御信号のうちの少なくとも何れか２つ以上の制御信号がシリアルデータ化され、スキャンドライバー２０−１〜２０−ｍに出力される。例えば、複数種類の制御信号としての第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）、データ信号（ＤＡＴＡ）及びクロック信号（ＣＬＫ）のうちの第１のブランク信号（ＢＬＫ１）、第２のブランク信号（ＢＬＫ２）、ラッチイネーブル信号（ＬＥ）、クリアー信号（ＣＬＲ）及びデータ信号（ＤＡＴＡ）がシリアルデータ化され、スキャンドライバー２０−１〜２０−ｍに出力される（シリアル転送される）。このため、従来技術と比べて、制御信号の伝達経路の数を低減することができる。

具体的には、例えば、従来の駆動回路においては、６つ信号伝達経路、すなわち、第１乃至第６の信号伝達経路１２１−１２６が必要であったのに対して、本実施例の場合には、第１及び第２の信号伝達経路２１、２２の２つの信号伝達経路だけで従来の駆動回路と同様の機能を達成することができる。

よって、制御信号の伝達経路の数を低減できる分だけ駆動回路のコストも低減できるとともに、その回路規模も縮小することができる。

特に、駆動回路が、信号伝達経路における上流側と下流側とを相互に電気的に絶縁する絶縁手段として高価なフォトカプラーを備える場合に、上記のように、制御信号の伝達経路の数を低減することができることに伴い、フォトカプラーの数も低減することができるので、駆動回路の製造コストを大幅に低減することが可能となる。

また、このように信号伝達経路の数を低減することにより、フォトカプラーの数だけでなく、バッファ回路群１３、１９におけるバッファ回路１１、１７の数をも低減することができる。

実施例１によれば、映像を表示するＰＤＰ２に映像信号を出力するスキャンドライバー２０−１〜２０−ｍと、入力された映像信号に基づいてスキャンドライバー２０−１〜２０−ｍの動作を制御するスキャンドライバー制御部７と、を備える駆動回路において、スキャンドライバー制御部７は、映像信号に基づいて複数種類の制御信号を生成する制御信号生成器３０と、制御信号生成器３０により生成された複数種類の制御信号のうちの少なくとも二つの制御信号をシリアルデータに変換するシリアルデータ生成回路３１と、を備え、スキャンドライバー２０−１〜２０−ｍは、スキャンドライバー制御部７から出力されるシリアルデータを複数種類の制御信号に分離させるシリアル／パラレル変換部２３を備えるので、スキャンドライバー２０−１〜２０−ｍの動作制御を行うために生成した複数種類の制御信号のうちの少なくとも何れか２つ以上の制御信号がシリアルデータ化され、スキャンドライバー２０−１〜２０−ｍに出力される。よって、従来技術と比べて、制御信号の伝達経路の数を低減することができる。

図６は実施例２に係るプラズマ表示装置の主要部を示すブロック図である。

実施例２に係るプラズマ表示装置は、以下に説明する点でのみ実施例１に係るプラズマ表示装置と相違し、その他の点では実施例１に係るプラズマ表示装置と同様に構成されているため、実施例２に係るプラズマ表示装置における構成要素のうち、実施例１に係るプラズマ表示装置におけるのと同様の構成要素には、同一の符号を付し、その説明を省略する。

図６に示すように、実施例２の場合、スキャンパルス発生回路８は、ｍ個のスキャンドライバー２０Ａ−１〜２０Ａ−ｍを備えている。

図６に示すように、実施例２の場合、図２に示した実施例１とは異なり、隣り合うスキャンドライバー２０Ａ−１〜２０Ａ−ｍのＤＯＵＴとＤＡＴＡＳとを相互に接続しない。このため、スキャンドライバー２０Ａ−１〜２０Ａ−ｍにはＤＯＵＴとＤＡＴＡＳの端子が不要となる。

また、実施例２の場合、各スキャンドライバー２０Ａ−１〜２０Ａ−ｍは自分自身の識別番号を識別入力端子ＤＩＳ（複数）の接地状況により判別する（図６では省略）。

図７は実施例２に係るプラズマ表示装置にて用いる制御信号の信号フォーマットを示す図であり、図８は実施例２に係るプラズマ表示装置が備えるデータドライバー（スキャンドライバー）を示すブロック図である。

図８に示すように、実施例２の場合、各スキャンドライバー２０Ａ−１〜２０Ａ−ｍは、スキャンドライバー制御部７から入力されるシリアルデータを複数種類の制御信号に分離させるシリアル／パラレル変換部２３Ａと、信号判別部５０と、出力指定部５１と、ＰＤＰ１が備えるｎ個のスキャン電極（ゲート電極）に対してそれぞれ対応する駆動信号を出力するためのｎ個の出力回路２６Ａ−１〜２６Ａ−ｎと、を備えて構成されている。

先ず、図７（Ａ）に示すフォーマットの場合についての説明を行う。

図７（Ａ）に示すように、スタートビットとストップビットの間にＩＤ信号と出力指定信号を配置する。

このうちＩＤ信号は制御対象のスキャンドライバー２０Ａ−１〜２０Ａ−ｍを指定する信号であり、当該表示装置にスキャンドライバー２０Ａ−１〜２０−ｍが搭載されている場合において、この何れかのスキャンドライバーを指定するか、全てのスキャンドライバーを指定するか、何れのスキャンドライバーも指定しないかなどを表す。

スキャンドライバー２０Ａ−１〜２０Ａ−ｍの何れかが指定された場合、出力指定信号はその指定されたスキャンドライバーに搭載されている出力回路２６Ａ−１〜２６Ａ−ｎのそれぞれからの出力を指定する。

次に、図７（Ａ）に示すフォーマットの場合の動作について、図８を参照して更に説明する。

シリアル／パラレル変換２３は、入力されるシリアルデータに対してシリアル／パラレル変換を行い、該シリアルデータをＩＤ信号と出力指定信号に分離し、このうちＩＤ信号は信号判別部５０に、出力指定信号は出力指定部５１に出力する。

信号判別部５０はＩＤ信号に基づき、出力指定部５１は出力指定信号に基づき、それぞれ信号解釈を行う。

すなわち、信号判別部５０はＩＤ信号が当該スキャンドライバー又は全スキャンドライバーを指定する場合は出力回路２６Ａ−１〜２６Ａ−ｎに入力される出力回路指定信号をアクティブにする。これと同期して出力指定部５１は出力指定信号を解釈し、解釈結果に従って出力回路２６Ａ−１〜２６Ａ−ｎにそれぞれ入力される出力指定信号を出力する。なお、当該スキャンドライバーが指定されない場合は出力回路指定信号はノンアクティブを保持する。

実施例１では出力回路２６−１〜２６−ｎを順次１個だけロウにし、他の出力回路２６−１〜２６−ｎはハイに保持するという単純なスキャン駆動だったが、実施例２では指定できるスキャンドライバーは１個のみだが、指定したスキャンドライバーの中の出力回路２６Ａ−１〜２６Ａ−ｎは複数指定することができる。

次に、図７（Ｂ）に示すフォーマットの場合についての説明を行う。

図７（Ｂ）に示すように、スタートビットとストップビットの間にＩＤ信号Ｓ１とＩＤ信号Ｓ２と出力指定信号を配置する。

このうちＩＤ信号Ｓ１、Ｓ２は制御対象のドライバー２０を指定する信号であり、当該表示装置にドライバー２０Ａ−１〜２０Ａ−ｍが搭載されている場合において、この何れかのスキャンドライバーを指定するか、全てのスキャンドライバーを指定するか、何れのスキャンドライバーも指定しないかなどを表す。スキャンドライバー２０Ａ−１〜２０Ａ−ｍの何れかを指定する場合、その指定するスキャンドライバーの中の出力回路２６Ａ−１〜２６Ａ−ｎの何れを指定するかをＩＤ信号Ｓ２により表す。

ＩＤ信号Ｓ２により指定した出力回路（出力回路２６Ａ−１〜２６Ａ−ｎの何れか）からの出力を出力指定信号により指定する。出力がＯＮかＯＦＦのどちらかしかない場合は１ビット信号で充分だが、出力電圧が３種以上ある場合は２ビット以上となる。この実施例ではこのように高度な制御を行うことができる。

次に、図７（Ｂ）に示すフォーマットの場合の動作について、図８を参照して更に説明する。

シリアル／パラレル変換２３は、入力されるシリアルデータに対してシリアル／パラレル変換を行い、該シリアルデータをＩＤ信号Ｓ１、Ｓ２及び出力指定信号に分離し、このうちＩＤ信号Ｓ１、Ｓ２は信号判別部５０に、出力指定信号は出力指定部５１に出力する。

信号判別部５０はＩＤ信号Ｓ１、Ｓ２に基づき、出力指定部５１は出力指定信号に基づき、それぞれ信号解釈を行う。

すなわち、信号判別部５０はＩＤ信号Ｓ１が当該スキャンドライバーを指定する場合は、さらにＩＤ信号Ｓ２により出力回路２６Ａ−１〜２６Ａ−ｎの何れが指定されているかを検出し、指定されている出力回路（出力回路２６Ａ−１〜２６Ａ−ｎの何れか）に入力される出力回路指定信号をアクティブにする。これと同期して出力指定部５１は出力指定信号を解釈し、解釈結果に従って出力回路２６Ａ−１〜２６Ａ−ｎに入力される出力指定信号を出力する。

また、信号判別部５０はＩＤ信号Ｓ１が全スキャンドライバーを指定する場合は出力回路２６Ａ−１〜２６Ａ−ｎに入力される出力回路指定信号をアクティブにする。これと同期して出力指定部５１は出力指定信号を解釈し、解釈結果に従って出力回路２６Ａ−１〜２６Ａ−ｎに入力される出力指定信号を出力する。なお、当該スキャンドライバーが指定されない場合は出力回路指定信号はノンアクティブを保持する。

実施例１では出力回路２６−１〜２６−ｎを順次１個だけロウにし、他の出力回路２６−１〜２６−ｎはハイに保持するという単純なスキャン駆動だったが、実施例２では出力指定信号のビット数を２以上にすることにより出力回路２６Ａ−１〜２６Ａ−ｎの出力電圧まで指定することもできる。さらにＩＤ信号Ｓ２のビット数を増やすことより複数の出力回路２６Ａ−１〜２６Ａ−ｎを指定することも可能である。

上述のように実施例２によれば、実施例１に比較して自由度が大きく、スキャンドライバーのスキャン順序、同時スキャン数、スキャン電圧を自由に指定することが可能である。

図９は実施例３に係るプラズマ表示装置の主要部を示すブロック図である。

実施例３に係るプラズマ表示装置は、以下に説明する点でのみ実施例２に係るプラズマ表示装置と相違し、その他の点では実施例２に係るプラズマ表示装置と同様に構成されているため、実施例３に係るプラズマ表示装置における構成要素のうち、実施例２に係るプラズマ表示装置におけるのと同様の構成要素には、同一の符号を付し、その説明を省略する。

図９に示すように、実施例３の場合、スキャンドライバー制御部７は、制御信号生成器３０Ｂと、シリアルデータ生成回路３１Ｂと、第１のバッファ部１３Ｂと、フォトカプラー部１６Ｂと、第２のバッファ部１９Ｂと、を備えている。

このうち制御信号生成器３０Ｂは、クロック信号（ＳＣＬＫ）を生成及び出力しない点でのみ上記実施例２における制御信号生成器３０と相違する。

また、第１のバッファ部１３Ｂは１個のバッファ回路１１からなり、フォトカプラー部１６Ｂは１個のフォトカプラー１４からなり、第２のバッファ部１９Ｂは１個のバッファ回路１７からなる。

このように、実施例３に係るプラズマ表示装置においては、実施例２に係るプラズマ表示装置と比較して、クロック信号ＳＣＬＫの伝送経路である第２の信号伝達経路２２が省かれている点で相違する。

また、実施例３の場合、スキャンパルス発生回路８は、ｍ個のスキャンドライバー２０Ｂ−１〜２０Ｂ−ｍを備えており、各スキャンドライバー２０Ｂ−１〜２０Ｂ−ｍには、第１の信号伝達経路２１を介して伝達されるシリアルデータＳＤＡＴＡが入力される。

実施例３の場合、制御信号のフォーマットは実施例２（図７）と同じである。ただし、ストップビットとスタートビットの間ではクロック信号ＳＣＬＫに相当する信号をシリアルデータ生成回路３１Ｂから出力する。

つまり、実施例３の場合、スタートビットとストップビットの間では図７に示したのと同様に制御信号を出力する（図７（ａ）に示すようにＩＤ信号及び出力指定信号を出力するか、或いは、図７（ｂ）に示すようにＩＤ信号Ｓ１、ＩＤ信号Ｓ２及び出力指定信号を出力する）が、ストップビットとスタートビットの間ではクロック信号ＳＣＬＫをシリアルデータ生成回路３１Ｂから出力する。すなわち、制御信号が途絶えた時間帯には常にクロック信号を出力しておき同期をとる。すなわち、実施例３の場合、図９に示すＳＤＡＴＡの伝達経路には、制御信号が途絶えた時間帯においてクロック信号ＳＣＬＫが伝送される。

図１０は実施例３に係るプラズマ表示装置が備えるデータドライバー（スキャンドライバー）を示すブロック図である。

図１０に示すように、実施例３の場合、実施例２（図８）と比較して、入力信号ＳＣＬＫが無しである点と、シリアル／パラレル変換部２３Ｂの中に同期部５２を配置した点でのみ相違する。

次に、動作を説明する。

シリアルデータ生成回路３１Ｂは制御信号を出力しないときはクロック信号ＳＣＬＫを出力する。スキャンドライバー２０Ｂ−１〜２０Ｂ−ｍのシリアル／パラレル変換回路２３Ｂには同期部５２があり、同期部５２はシリアルデータからクロック信号ＳＣＬＫを検出し、同期をとる。

すなわち内部クロック信号ＣＣＬＫを検出したクロック信号ＳＣＬＫにより同期をとる。内部クロック信号ＣＣＬＫはクロック信号ＳＣＬＫを検出する毎にこれにより同期をとりなおすので、常にクロック信号ＳＣＬＫと位相のあった信号に保持される。

実施例３によれば、実施例２と同様の効果が得られる他に、実施例２の場合よりもフォトカプラーをさらに１個削減することができる。

なお、上記の実施例１〜３においては、第１及び第２の信号伝達経路２１、２２に設けられた絶縁手段としてフォトカプラー１４、１５を例示したが、絶縁手段はフォトカプラーに限定されるものではなく、絶縁手段として、パルストランス或いはその他の素子を適用することも可能である。

また、上記の実施例１〜３においては、表示装置としてプラズマ表示装置１を例示したが、本発明の適用範囲はプラズマ表示装置に限定されるものではなく、本発明は、プラズマ表示装置と同様の原理により画像を表示するその他の表示装置にも同様に適用可能である。

実施例１に係るプラズマ表示装置の信号処理ブロック図である。 実施例１に係るプラズマ表示装置の主要部を示すブロック図である。 実施例１に係るプラズマ表示装置が備えるデータドライバー（スキャンドライバー）を示すブロック図である。 実施例１に係るプラズマ表示装置が備えるデータドライバー（スキャンドライバー）の入出力信号を示すタイムチャートである。 実施例１に係るプラズマ表示装置にて用いるシリアルデータの信号フォーマットを示す図である。 実施例２に係るプラズマ表示装置の主要部を示すブロック図である。 実施例２に係るプラズマ表示装置にて用いる制御信号の信号フォーマットを示す図である。 実施例２に係るプラズマ表示装置が備えるデータドライバー（スキャンドライバー）を示すブロック図である。 実施例３に係るプラズマ表示装置の主要部を示すブロック図である。 実施例３に係るプラズマ表示装置が備えるデータドライバー（スキャンドライバー）を示すブロック図である。 従来のプラズマ表示装置の信号処理ブロック図である。 従来のプラズマ表示装置の主要部を示すブロック図である。 従来のプラズマ表示装置が備えるデータドライバーを示すブロック図である。 従来のプラズマ表示装置のデータドライバーの入出力信号を示すタイムチャートである。

符号の説明

１ プラズマ表示装置（表示装置）
２ ＰＤＰ（表示部）
３ 制御回路（制御手段）
７ スキャンドライバー制御部（制御手段）
１４ フォトカプラー（絶縁手段）
１５ フォトカプラー（絶縁手段）
２０−１〜２０−ｍ スキャンドライバー（ドライバー）
２３ シリアル／パラレル変換部（シリアル／パラレル変換手段）
２１ 第１の信号伝達経路（信号伝達経路）
２２ 第２の信号伝達経路（信号伝達経路）
２０Ａ−１〜２０Ａ−ｍ スキャンドライバー（ドライバー）
２３Ａ シリアル／パラレル変換部（シリアル／パラレル変換手段）
２０Ｂ−１〜２０Ｂ−ｍ スキャンドライバー（ドライバー）
２３Ｂ シリアル／パラレル変換部（シリアル／パラレル変換手段）

Claims (10)

1. 映像を表示する表示部に映像信号を出力するドライバーと、
   入力された映像信号に基づいて前記ドライバーの動作を制御する制御手段と、
   を備える表示装置の駆動回路において、
   前記制御手段は、
   前記映像信号に基づいて複数種類の制御信号を生成する制御信号生成手段と、
   前記制御信号生成手段により生成された前記複数種類の制御信号のうちの少なくとも二つの制御信号をシリアルデータに変換するシリアルデータ生成手段と、
   を備え、
   前記ドライバーは、前記制御手段から出力されるシリアルデータを前記複数種類の制御信号に分離させるシリアル／パラレル変換手段を備えることを特徴とする表示装置の駆動回路。
2. 前記制御手段は、前記制御信号生成手段から前記シリアルデータ生成手段までの間の前記複数の制御信号または前記シリアルデータの信号伝達経路に、該信号伝達経路における上流側と下流側とを相互に電気的に絶縁する絶縁手段を備えていることを特徴とする請求項１に記載の表示装置の駆動回路。
3. 前記絶縁手段はフォトカプラーにより構成されていることを特徴とする請求項２に記載の表示装置の駆動回路。
4. 前記制御信号生成手段が生成する前記複数種類の制御信号のうちの１種類の信号はクロック信号であり、
   前記シリアルデータ生成手段は、前記クロック信号を除く全ての制御信号をシリアルデータに変換することを特徴とする請求項１乃至３のいずれか一項に記載の表示装置の駆動回路。
5. 前記ドライバーは、前記制御手段から送られる前記クロック信号のハイレベルまたはローレベルと、前記制御手段から送られる前記シリアルデータを示す信号のハイレベルまたはローレベルとの組み合わせにより、前記表示部における走査電極を駆動する駆動信号の開始時点と終了時点とを規定することを特徴とする請求項４に記載の表示装置の駆動回路。
6. 前記複数種類の制御信号には、該複数種類の制御信号による制御対象が何れのドライバーであるか否かを判別するのに用いられるＩＤ信号が含まれていることを特徴とする請求項１乃至５の何れか一項に記載の表示装置の駆動回路。
7. 前記ドライバーは、前記制御信号による制御対象が当該ドライバーであるか否かを前記ＩＤ信号に基づき判別する信号判別部を有することを特徴とする請求項６に記載の表示装置の駆動回路。
8. 前記ドライバーは、前記制御手段から出力される前記シリアルデータにより同期をとる同期部をさらに備えることを特徴とする請求項１乃至３の何れか一項に記載の表示装置の駆動回路。
9. 請求項１乃至８のいずれか一項に記載の駆動回路と、
   前記駆動回路により駆動されて前記映像信号に基づき映像を表示する前記表示部と、
   を備えることを特徴とする表示装置。
10. 映像を表示する表示部に映像信号を出力するドライバーと、
    入力された映像信号に基づいて前記ドライバーの動作を制御する制御手段と、
    を用いて前記表示部の駆動制御を行う方法において、
    前記制御手段が前記映像信号に基づいて複数種類の制御信号を生成する制御信号生成工程と、
    前記制御信号生成工程により生成された前記複数種類の制御信号のうちの少なくとも二つの制御信号をシリアルデータに変換するシリアルデータ生成工程と、
    前記シリアルデータを前記制御手段が前記ドライバーに出力する出力工程と、
    前記シリアルデータを前記ドライバーが前記複数種類の制御信号に分離させるシリアル／パラレル変換工程と、
    を備えることを特徴とする表示装置の駆動制御方法。
    
    

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