CN216871565U - 显示装置及其驱动电路 - Google Patents

Abstract

本实用新型涉及一种显示装置及其驱动电路，所述驱动电路包括：时序控制电路以及与所述时序控制电路电性连接的源极驱动电路；源极驱动电路基于时序控制电路发送的多组第一数据，输出多组第二数据；其中，源极驱动电路包括至少两个源极驱动单元，源极驱动电路中的至少一源极驱动单元与延时单元电性连接，延时单元用以将第一数据延时预设时长后输入所述源极驱动单元。本实用新型提供的显示装置及其驱动电路通过至少一延时单元将第一数据延时预设时长后输入源极驱动单元中，从而使至少两个源极驱动单元中电流峰值产生的时刻不同，进而降低源极驱动电路中的电流峰值，实现降低源极驱动电路时钟抖动的发生，提升源极驱动电路的效能。

Description

显示装置及其驱动电路

技术领域

本实用新型涉及显示装置驱动领域，尤其涉及一种显示装置及其驱动电路。

背景技术

随着科技的不断发展，人们对显示装置的尺寸及其分辨率提出了更高的要求。目前，为使显示装置能够满足生产的需求，即大尺寸以及高分辨率，通常会在源极驱动电路的内部增设多个数据处理模块。其中，每一数据处理模块均用以处理时序控制器发来的图像数据，多个数据处理模块同时工作以实现源极驱动电路同时处理大量数据的功能，进而实现控制大尺寸显示装置中多个像素单元的显示状态。同时，显示装置通过增加数据处理模块的数量，进而增加显示装置中可控的像素单元数目，从而提高显示装置的分辨率。

然而，在上述方法中，每一数据处理模块均需将大量的高速数据降速为多路低速数据，以供采样电路进行采样处理。在此过程中，每一数据处理模块中都需要一个推力极强的缓冲器来协助完成将低速数据输出至采样电路的过程。在处理一组由时序控制电路发来的图像数据时，源极驱动电路内部的多个缓冲器需要对该组图像数据进行处理。在此过程中，源极驱动电路内部将会产生极大的功率波动，易增加源极驱动电路时钟抖动现象的发生，进而降低源极驱动电路的效能。

实用新型内容

有鉴于此，本实用新型提出了一种显示装置及其驱动电路。

根据本实用新型的一方面，提供了一种显示装置的驱动电路，所述驱动电路包括：时序控制电路以及与所述时序控制电路电性连接的源极驱动电路；源极驱动电路，基于所述时序控制电路发送的多组第一数据，输出多组第二数据，所述第一数据包括图像数据以及时钟信号；其中，所述源极驱动电路包括至少两个源极驱动单元，每一源极驱动单元接收一组第一数据，且所述源极驱动电路中的至少一源极驱动单元与延时单元电性连接，所述延时单元用以将第一数据延时预设时长后输入所述源极驱动单元。

进一步的，在多个与所述延时单元电性连接的源极驱动单元中，每一所述源极驱动单元均与不同的延时单元电性连接。

进一步的，在多个与所述源极驱动单元电性连接的延时单元中，至少两个延时单元延时的预设时长不同。

进一步的，所述源极驱动电路中的延时单元包括：反相器延时电路、电容延时电路以及延迟线延时电路中的至少一种。

进一步的，所述源极驱动单元包括：缓冲模块，通过对所述图像数据进行采样，生成多路第一图像子数据，并将每一路所述第一图像子数据传输至采样模块中；所述采样模块，对每一路所述第一图像子数据分别进行采样，输出多路第二图像子数据；其中，所述源极驱动单元输出的第二数据包括所述多路第二图像子数据。

进一步的，所述采样模块包括：采样时钟发生模块，通过解调输入至所述源极驱动单元的时钟信号，确定基频时钟信号，并基于所述基频时钟信号生成多个采样时钟信号；多个子数据采样模块，每一子数据采样模块基于对应的一个采样时钟信号分别采样对应的一路所述第一图像子数据，并输出第二图像子数据；其中，所述第二数据还包括多个所述采样时钟信号。

进一步的，所述采样时钟发生模块包括延迟锁相环电路。

进一步的，所述驱动电路还包括：时钟补偿电路；所述时钟补偿电路与所述源极驱动电路电性连接；所述时钟补偿电路用以补偿至少两个所述源极驱动单元之间输出第二数据的时间差。

进一步的，所述第一数据是串行数据，所述第二数据是并行数据。

根据本实用新型的另一方面，提供了一种显示装置，所述显示装置包括前文所述的驱动电路。

本实用新型提供的显示装置及其驱动电路，本实用新型提供的驱动电路通过在时序控制电路与源极驱动单元之间设置延时单元，实现将时序控制电路发送的第一数据延时预设时长后输入与延时单元电性连接的源极驱动单元中，使得至少一个源极驱动单元中的缓冲模块的工作时刻，与其他源极驱动单元中的缓冲模块的工作时刻产生时间差，进而实现减少缓冲模块之间电流峰值的叠加现象，从而降低源极驱动电路的电流峰值，降低源极驱动电路的时钟抖动现象的发生，提升源极驱动电路的效能。

根据下面参考附图对示例性实施例的详细说明，本实用新型的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本实用新型的示例性实施例、特征和方面，并且用于解释本实用新型的原理。

图1为本实用新型提供的一驱动芯片的电路结构示意图。

图2为图1提供的驱动芯片中两个缓冲模块电流峰值叠加的示意图。

图3为本实用新型提供的驱动电路的电路结构示意图。

图4为本实用新型提供的采样模块的结构示意图。

图5为本实用新型提供的另一驱动电路的电路结构示意图。

图6为图5提供的驱动电路中两个缓冲模块电流峰值叠加的示意图。

图7为本实用新型提供的另一驱动电路的电路结构示意图。

图8为本实用新型提供的与延时单元电性连接的两个缓冲模块电流波形的仿真图。

附图标记列表

1时序控制电路，2源极驱动电路，3时钟补偿电路。

源极驱动单元21，延时单元22。

211缓冲模块，212采样模块。

2121采样时钟发生模块，2122子数据采样模块。

具体实施方式

以下将参考附图详细说明本实用新型的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本实用新型，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本实用新型同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本实用新型的主旨。

以下将参考附图详细说明本实用新型的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本实用新型，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本实用新型同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本实用新型的主旨。

如图1所示，为进一步解释说明现有技术中的缺陷，此处以图1中所示的驱动芯片的电路为例，进行如下说明。其中，该驱动芯片的源极驱动电路为不包括延时单元22(参见图3)的驱动芯片。该驱动芯片包括时序控制电路1以及源极驱动电路2，该源极驱动电路2包括多个源极驱动单元21，时序控制电路1分别与该源极驱动电路2中的每一个源极驱动单元21电性连接。

进一步的，时序控制电路1将多组不同的第一数据分别发送至源极驱动电路2的每一源极驱动单元21中，源极驱动电路2通过源极驱动单元21处理第一数据，进而实现将串行第一数据转换为相应的并行数据的目的。其中，第一数据中包括图像数据以及时钟信号。每组第一数据中的图像数据可以是一帧图像中的一部分数据。

进一步的，源极驱动单元21通过内部的缓冲模块211对获得的第一数据执行降速处理。示例性的，缓冲模块211通过对高速的第一数据中的图像数据进行采样，生成多路低速的经第一次采样的图像数据。

进一步的，源极驱动单元21通过内部的采样模块212，采样多路经第一次采样的图像数据，输出多个经第二次采样的图像数据，即第二图像子数据，从而实现将串行显示数据转换为相应的并行数据的目的。

如图1-图2所示，为便于理解以下以源极驱动电路2中的两个源极驱动单元21为例进行说明。在上述过程中，由于两个源极驱动单元21中的缓冲模块211在t₀时刻同时接收时序控制电路1发送的第一数据，即图中的DATA1以及DATA2，并同时对第一数据执行降速处理，将其同时发送至采样模块212中，故两个缓冲模块211中的电流峰值(即图2中lane-1中的电流峰值以及lane-2中的电流峰值)会在同一时刻叠加，产生叠加效应，即包括两个源极驱动单元21的源极驱动电路2中的电流会产生图2所示第一叠加电流中的电流峰值，进而造成源极驱动电路2中的时钟抖动(即Jitter)，降低源极驱动电路2的效能。

基于上述驱动电路中的缺陷，本实用新型提供一种显示装置的驱动电路，如图3-图4所示，该驱动电路包括：时序控制电路1，以及与时序控制电路1电性连接的源极驱动电路2。

进一步的，源极驱动电路2基于时序控制电路1发送的多组第一数据，输出多组第二数据。其中，第一数据包括图像数据以及时钟信号。示例性的，该图像数据可以是RGB图像数据，也可以是YUV图像数据，本实用新型对此不做限定。每组第一数据中的图像数据可以是一帧图像中的一部分数据。

示例性的，第一数据是串行数据，第二数据是并行数据。

进一步的，源极驱动电路2包括至少两个源极驱动单元21，每一源极驱动单元接收一组第一数据，且源极驱动电路2中的至少一源极驱动单元21与延时单元22电性连接。其中，延时单元22用以将第一数据延时预设时长后输入源极驱动单元21。

本实用新型提供的驱动电路通过在时序控制电路与源极驱动单元之间设置延时单元，实现将时序控制电路发送的第一数据延时预设时长后输入与延时单元电性连接的源极驱动单元中，使得至少一个源极驱动单元中的缓冲模块的工作时刻，与其他源极驱动单元中的缓冲模块的工作时刻产生时间差，进而实现减少缓冲模块之间电流峰值的叠加现象，从而降低源极驱动电路的电流峰值，降低源极驱动电路的时钟抖动现象的发生，提升源极驱动电路的效能。

在本实用新型的一些实施例中，延时单元22包括但不限于反相器延时电路、电容延时电路以及延迟线延时电路中的至少一种。开发人员也可根据实际需求选用其他的延时电路作为延时单元，实现将第一数据延时预设时长后输入源极驱动单元的目的。

可选的，开发人员可根据实际应用场景选取不同类型的延时单元22与源极驱动单元21电性连接。示例性的，在要求电路尽可能简单的情况下，开发人员可选用反相器延时电路，以制造本实用新型提供的驱动电路。在要求延时时间精准度高的情况下，开发人员可选用延迟线延时电路，以制造本实用新型提供的驱动电路。除此之外，本实用新型提供的驱动电路中，可包括至少一种前文所述的延时单元22，即本实用新型提供的驱动电路可同时包括电容延时电路、反相器延时电路、延迟线延时电路以及其他能够延时第一数据输入源极驱动单元的延时电路中的至少一种延时电路。本实用新型对不同延时单元之间的电路结构不做限定。

本实用新型提供的驱动电路，其内部的延时单元可根据开发人员的实际需求更换不同的延时单元，从而使得本实用新型提供的驱动电路不仅能够保证降低驱动电路时钟抖动现象的发生，提高驱动电路的效能，还能够根据实际需求灵活更换内部元件，使其工作时贴合实际的应用环境，进而提升驱动电路的生产效率以及工作效率。

参阅图5-图6所示，在本实用新型的一些实施例中，以源极驱动电路2中包括两个源极驱动单元21为例，在该源极驱动电路2中一源极驱动单元21与延时单元22电性连接，另一源极驱动单元21不与源极驱动电源电性连接，而是与时序控制电路1电性连接。

进一步的，不与延时单元22电性连接的源极驱动单元21中的缓冲模块211的电流波形如图6中lane-1所指的电流波形，与延时单元22电性连接的源极驱动单元21中的缓冲模块211的电流波形如图6中lane-2所指的电流波形。由于延时单元22能够控制第一数据延时预设时长后输入源极驱动单元21，故不与延时单元22电性连接的源极驱动单元21会在t₁时刻后获得第一数据DATA1，而与延时单元22电性连接的源极驱动单元21会在t₂时刻获得第一数据DATA2。由于上述两个源极驱动单元21未在同一时刻接收第一数据，故两个源极驱动单元21的电流峰值不会产生如图2所示的电流峰值，即lane-1所指的电流波形与lane-2所指的电流波形的电流峰值叠加后的电流波形为第二叠加电流，相较于图2中第一叠加电流所指的电流波形的峰值，图6中第二叠加电流所指的电流波形的峰值更低，该电流峰值对源极驱动电路2的影响更小。

参阅图3-图4所示，在本实用新型的一些实施例中，在多个与延时单元22电性连接的源极驱动单元21中，每一源极驱动单元21均与不同的延时单元22电性连接。

可选的，多个延时单元22中的每一个延时单元22所能延时的预设时长均不相同。

可选的，多个延时单元22中至少两个延时单元22所能延时的预设时长不同，且源极驱动电路2包括不与延时单元22电性连接的源极驱动单元。

参阅图3-图4所示，在本实用新型的一些实施例中，源极驱动单元21包括：缓冲模块211以及采样模块212。缓冲模块211以及采样模块212可基于相关技术实现。

进一步的，缓冲模块211通过对图像数据进行采样，生成多路第一图像子数据，并将每一路所述第一图像子数据传输至采样模块212中。示例性的，缓冲模块211通过采样将高速的图像数据分为多路高速数据，并将每一路高速数据降速至原来的1/N，同时将图像数据的数据宽度拓宽至原来的N倍，生成第一图像子数据。

进一步的，采样模块212对每一路第一图像子数据分别进行采样，输出多路第二图像子数据。其中，源极驱动单元21输出的第二数据包括多路第二图像子数据。

参阅图3-图4所示，在本实用新型的一些实施例中，采样模块212包括：采样时钟发生模块2121以及多个子数据采样模块2122。

进一步的，采样时钟发生模块2121通过解调输入至源极驱动单元21的时钟信号(即第一数据或延时后的第一数据中的时钟信号)，确定基频时钟信号，并基于该基频时钟信号生成多个采样时钟信号。

进一步的，采样模块212中的每一子数据采样模块2122基于对应的一个采样时钟信号分别采样对应的一路第一图像子数据，并输出第二图像子数据。其中，第二数据还包括多个采样时钟信号。

示例性的，采样时钟发生模块2121包括延迟锁相环电路(即DLL电路)。

参阅图7所示，在本实用新型的一些实施例中，所述驱动电路还包括：时钟补偿电路3。其中，该时钟补偿电路3与源极驱动电路2电性连接。

进一步的，时钟补偿电路3用以消除至少两个源极驱动单元21之间输出第二数据的时间差。

示例性的，时钟补偿电路3包括多个并联的时钟补偿单元，每一时钟补偿单元根据对应的源极驱动单元21的第二数据的输出时钟信号与标准时钟信号之间的相位差，补偿源极驱动单元21的第二数据的输出时钟信号，进而实现每一源极驱动单元21同步输出第二数据。其中，标准时钟信号为无偏斜的时钟信号。

示例性的，该时钟补偿单元包括但不限于反相器延时电路、电容延时电路以及延迟线延时电路。

示例性的，在该源极驱动单元21的输入端与反相器延时电路电性连接的情况下，该源极驱动单元21的输出端对应连接的时钟补偿单元同样为反相器延时电路，进而实现补偿标准时钟信号与待补偿时钟信号间的相位差的目的。

由于本实用新型提供的驱动电路通过延时单元使得至少一个源极驱动单元中的缓冲模块的工作时刻，与其他源极驱动单元中的缓冲模块的工作时刻产生时间差，故在驱动电路中同样会存在至少两个第二信号输出的时刻之间存在时间差，进而产生时钟偏斜(skew)的问题。基于此，本实用新型提供的驱动线路通过在源极驱动电路的数据输出端电连接时钟补偿电路，实现补偿多个源极驱动电路输出的第二数据的时间差的目的，进而消除驱动电路中的时钟偏斜的问题。除此之外，时钟补偿电路通过多个并联的时钟补偿单元同时补偿多个源极驱动单元之间输出第二数据的时间差，不仅能够实现同步输出的多个第二数据，还能够提升时钟补偿电路的工作效率。

参阅图8所示的，图8为本实用新型提供的显示装置的驱动电路的仿真示意图，图中为现有技术中包括两个源极驱动单元的驱动电路的DATA信号(即DATA3和DATA4)及该驱动电路中的缓冲模块工作时的总电流波形(即IVDD₁)，以及本实用新型提供的包括两个源极驱动单元的驱动电路的DATA信号(DATA5以及DATA6)及该驱动电路中的缓冲模块工作时的总电流波形(即IVDD₂)。其中，DATA信号为时序控制电路发送至源极驱动单元中的第一数据。

进一步的，上述现有技术中的驱动电路的两个源极驱动单元21是不与延时单元电性连接的源极驱动单元21(如图1中所示)，在此驱动电路中的两个缓冲模块211在t₄时刻同时接收DATA信号。而本实用新型提供的驱动电路中的两个源极驱动单元21则是与延时单元22电性连接的源极驱动单元21(如图3中所示)，在此驱动电路中的两个缓冲模块211分别在t₅时刻以及t₆时刻(t₅时刻与t₆时刻不相等)接收DATA信号。

由图8可知，上述现有技术中的驱动电路的缓冲模块工作时的总电流(IVDD₁)峰值约为8.18mA，而本实用新型提供的驱动电路中的缓冲模块工作时的总电流(IVDD₂)峰值约为5.58mA。可见，相较于IVDD₁的电流峰值IVDD₂的电流峰值明显降低了32％，故本实用新型能够通过延时单元延时DATA数据输入源极驱动单元，从而使至少两个源极驱动单元中电流峰值产生的时刻不同，进而降低源极驱动电路中的电流峰值，实现降低源极驱动电路时钟抖动的发生，提升源极驱动电路的效能。

本实用新型还提供一种显示装置，该显示装置包括前文任意一处所述的驱动电路。

本实用新型提供的显示装置通过驱动电路中的延时单元可以实现将时序控制电路发送的第一数据延时预设时长后输入与延时单元电性连接的源极驱动单元中，使得至少一个源极驱动单元中的缓冲模块的工作时刻，与其他源极驱动单元中的缓冲模块的工作时刻产生一时间差，进而实现减少缓冲模块之间电流峰值的叠加现象，从而降低源极驱动电路的电流峰值，降低源极驱动电路的时钟抖动现象的发生，提升源极驱动电路的效能。

以上已经描述了本实用新型的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种显示装置的驱动电路，其特征在于，所述驱动电路包括：时序控制电路以及与所述时序控制电路电性连接的源极驱动电路；

源极驱动电路，基于所述时序控制电路发送的多组第一数据，输出多组第二数据，所述第一数据包括图像数据以及时钟信号；

其中，所述源极驱动电路包括至少两个源极驱动单元，每一源极驱动单元接收一组第一数据，且所述源极驱动电路中的至少一源极驱动单元与延时单元电性连接，所述延时单元用以将第一数据延时预设时长后输入所述源极驱动单元。

2.根据权利要求1所述的驱动电路，其特征在于，在多个与所述延时单元电性连接的源极驱动单元中，每一所述源极驱动单元均与不同的延时单元电性连接。

3.根据权利要求2所述的驱动电路，其特征在于，在多个与所述源极驱动单元电性连接的延时单元中，至少两个延时单元延时的预设时长不同。

4.根据权利要求1-3任意一项所述的驱动电路，其特征在于，所述源极驱动电路中的延时单元包括：反相器延时电路、电容延时电路以及延迟线延时电路中的至少一种。

5.根据权利要求1所述的驱动电路，其特征在于，所述源极驱动单元包括：

缓冲模块，通过对所述图像数据进行采样，生成多路第一图像子数据，并将每一路所述第一图像子数据传输至采样模块中；

所述采样模块，对每一路所述第一图像子数据分别进行采样，输出多路第二图像子数据；

其中，所述源极驱动单元输出的第二数据包括所述多路第二图像子数据。

6.根据权利要求5所述的驱动电路，其特征在于，所述采样模块包括：

采样时钟发生模块，通过解调输入至所述源极驱动单元的时钟信号，确定基频时钟信号，并基于所述基频时钟信号生成多个采样时钟信号；

多个子数据采样模块，每一子数据采样模块基于对应的一个采样时钟信号分别采样对应的一路所述第一图像子数据，并输出第二图像子数据；

其中，所述第二数据还包括多个所述采样时钟信号。

7.根据权利要求6所述的驱动电路，其特征在于，所述采样时钟发生模块包括延迟锁相环电路。

8.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括：时钟补偿电路；

所述时钟补偿电路与所述源极驱动电路电性连接；

所述时钟补偿电路用以补偿至少两个所述源极驱动单元之间输出第二数据的时间差。

9.根据权利要求1所述的驱动电路，其特征在于，所述第一数据是串行数据，所述第二数据是并行数据。

10.一种显示装置，其特征在于，所述显示装置包括权利要求1-9任意一项所述的驱动电路。

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