KR101789943B1

KR101789943B1 - 액티브 매트릭스 디스플레이장치, 스캔 구동회로 및 그 스캔 구동 방법

Info

Publication number: KR101789943B1
Application number: KR1020167000272A
Authority: KR
Inventors: 둥성 궈; 훙지앙 친
Original assignee: 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2013-06-20
Filing date: 2013-06-28
Publication date: 2017-10-25
Also published as: CN103345897B; RU2620497C1; GB2533046B; CN103345897A; GB201522336D0; GB2533046A; KR20160020473A; JP2016526700A; WO2014201717A1; US20140375614A1

Abstract

본 발명은 액티브 매트릭스 디스플레이장치(20)의 스캔 구동회로(23), 액티브 매트릭스 디스플레이장치 및 액티브 매트릭스 디스플레이장치의 스캔 구동 방법에 관한 것이다. 스캔 구동 회로(23)에 타임딜레이 모듈(232)이 포함되어, 타임딜레이 모듈(232)의 입력단이 최초 클럭 펄스 신호(CKV)와 시작 펄스 신호(STV)가 집적된 입력신호(Vin)를 수신하고, 입력신호(Vin)에 대해 2부분의 타임딜레이가 수행됨으로써, 제1 출력단은 엔에이블 제어 신호(OE)를 출력하고, 제2 출력단은 타임딜레이 클럭 펄스 신호(CKV)를 출력한다. 상기 방식을 통해, 본 발명은 전송선의 수량을 감소시킴과 동시에 시퀀스 제어 칩(21)의 출력핀과 스캔 구동 칩(231)의 입력핀의 수량을 감소시킬 수 있으며, 이에 따라 칩 패키징 비용을 낮출 수 있는 장점이 있다.

Description

액티브 매트릭스 디스플레이장치, 스캔 구동회로 및 그 스캔 구동 방법{ACTIVE MATRIX DISPLAY APPARATUS, SCANNING DRIVE CIRCUIT, AND SCANNING DRIVE METHOD THEREFOR}

본 발명은 디스플레이 기술분야에 관한 것으로서, 특히 액티브 매트릭스 디스플레이 장치의 스캔 구동회로, 액티브 매트릭스 디스플레이장치 및 그 스캔 구동 방법에 관한 것이다.

현재, 액티브 매트릭스 디스플레이장치의 각 라인의 턴온과 턴오프를 제어하기 위한 스캔 구동 칩의 제어신호는 3개가 있으며, 각각 시작 펄스 신호(start voltage pulse, STV), 클럭 펄스 신호(clock voltage pulse, CKV) 및 엔에이블 제어신호(output enable, OE)이다. 도 1을 참조하면, 도 1은 종래 기술의 스캔 구동 파형도이다. 도 1에 도시된 바와 같이, 시작 펄스 신호(STV)는 첫 번째 라인의 시작을 제어하고, 클럭 펄스 신호(CKV)는 각 라인의 스위칭 주파수를 제어하여, 시작 펄스 신호(STV)의 리딩 에지를 감지하였을 때 동작을 시작하며, 엔에이블 제어 신호(OE)는 라인과 라인의 턴온과 턴오프가 스위칭되는 사이에 설치되어, 하이 레벨일 때 출력 전압을 강제로 풀다운시킨다. 따라서 출력 가능 제어 신호(OE)는 라인과 라인 사이의 턴온과 턴오프의 시간이 어긋나도록 함으로써 기생 커패시터의 존재로 인해 스캔 신호가 지연되어 인접한 두 라인에 중첩되는 턴온과 턴오프가 생기는 문제를 방지한다.

전술한 3개의 제어신호는 시퀀스 제어 칩에 의해 발생되며, 데이터 구동 칩의 연성회로기판을 거쳐 유리기판으로 전송된 다음, 유리기판으로부터 스캔 구동 칩으로 전송되며, 따라서 유리기판에 3개의 전송선을 설치해야만 전송을 구현할 수 있다.

다수의 전송선을 설치해야 하므로, 액티브 매트릭스 디스플레이장치(특히 테두리가 좁은 액티브 매트릭스 디스플레이장치)의 설계의 난도가 증가된다.

동시에, 데이터 구동 칩의 연성회로기판에 다수의 전송선을 설치할 경우, 전송선의 간격이 비교적 좁기 때문에 본딩(bonding)의 난도가 증가된다.

또한, 다수의 전송선은 패키징 시, 다수의 시퀀스 제어 칩의 출력핀과 스캔 구동 칩의 입력핀을 상응하게 설치해야 하므로, 칩 패키징 비용이 증가한다.

본 발명이 주로 해결하고자 하는 기술문제는 액티브 매트릭스 디스플레이 장치의 스캔 구동 회로, 액티브 매트릭스 디스플레이장치 및 스캔 구동 방법을 제공하여, 전송선의 수량을 감소시킴으로써 전송선의 간격을 넓히고, 설계의 난도를 낮추는 동시에, 시퀀스 제어 칩의 출력핀과 스캔 구동 칩의 입력핀의 수량을 감소시킴으로써 시퀀스 제어 칩과 스캔 구동 칩의 수량을 감소시켜 칩 패키징 비용을 낮추고자 하는데 있다.

상기 기술문제를 해결하기 위하여, 본 발명이 채택한 기술방안은 다음과 같다. 액티브 매트릭스 디스플레이장치의 스캔 구동 회로를 제공함에 있어서, 상기 스캔 구동회로는 타임딜레이 모듈을 포함하며, 상기 타임딜레이 모듈의 입력단이 최초 클럭 펄스 신호와 시작 펄스 신호로 집적된 입력신호를 수신하여 상기 입력 신호에 대해 2부분의 타임딜레이가 수행되고, 제1부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제1 출력단은 엔에이블 제어 신호를 출력하고, 제2부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제2 출력단은 타임딜레이 클럭 펄스 신호를 출력하며, 상기 엔에이블 제어 신호와 상기 타임딜레이 클럭 펄스 신호는 상기 액티브 매트릭스 디스플레이장치의 스캔라인에 스캔라인 파형으로 변환되어 출력된다.

상기 시작 펄스 신호의 펄스 길이는 t1, 최초 클럭 펄스 신호의 펄스 길이는 t2, 최초 클럭 펄스 신호의 주기는 T이며, 상기 t1, t2 및 T는 t2<t1≤t2+T의 조건을 만족한다.

상기 t1, t2 및 T는 t2<t1<T의 조건을 만족한다.

상기 t1, t2 및 T는 T≤t1≤t2+T의 조건을 만족한다.

상기 타임딜레이 모듈은 2n개의 제1 인버터와 2m개의 제2 인버터를 포함하며, 입력신호는 2n개의 제1 인버터를 거친 후 제1 출력단에서 엔에이블 제어신호를 출력하고, 입력신호는 2n개의 제1 인버터와 2m개의 제2 인버터를 거친 후 제2 출력단에서 타임딜레이 클럭 펄스 신호를 출력하며, n과 m은 자연수이다.

각각의 제1 인버터의 타임딜레이 시간은 Δtn이고, 각각의 제2 인버터의 타임딜레이 시간은 Δtm이며,

t2<(2n*Δtn+2m*Δtm)<t1이고,

0<2m*Δtm<t2이다.

상기 기술문제를 해결하기 위하여, 본 발명이 채택한 또 다른 기술방안은 다음과 같다. 액티브 매트릭스 디스플레이장치를 제공함에 있어서, 상기 액티브 매트릭스 디스플레이장치는 시퀀스 제어회로, 신호 집적회로 및 스캔 구동회로를 포함하며, 상기 시퀀스 제어회로는 최초 클럭 펄스 신호 및 시작 펄스 신호를 생성하고, 신호 집적회로의 입력단은 시퀀스 제어 회로의 출력단에 커플링되어, 최초 클럭 펄스 신호 및 시작 펄스 신호를 입력신호로 집적하며, 스캔 구동 회로에 타임딜레이 모듈이 포함되어, 타임딜레이 모듈의 입력단이 신호 집적 회로의 출력단에 커플링되어 입력신호를 수신하고, 입력신호에 대해 2부분의 타임딜레이가 수행되며, 제1 부분의 타임딜레이를 거친 후 타임 딜레이 모듈의 제1 출력단은 엔에이블 제어 신호를 출력하고, 제2 부분의 타임딜레이를 거친 후 타임딜레이 모듈의 제2 출력단은 타임딜레이 클럭 펄스 신호를 출력하며, 상기 엔에이블 제어 신호와 타임딜레이 클럭 펄스 신호는 액티브 매트릭스 디스플레이 장치의 스캔라인에 스캔라인 파형으로 변환되어 출력된다.

상기 t1, t2 및 T는 t2<t1<T의 조건을 만족한다.

상기 t1, t2 및 T는 T≤t1≤t2+T의 조건을 만족한다.

상기 타임 딜레이 모듈은 2n개의 제1 인버터와 2m개의 제2 인버터를 포함하며, 상기 입력신호는 2n개의 제1 인버터를 거친 후 제1 출력단에서 엔에이블 제어신호를 출력하고, 입력신호는 2n개의 제1 인버터와 2m개의 제2 인버터를 거친 후 제2 출력단에서 타임딜레이 클럭 펄스 신호를 출력하며, n과 m은 자연수이다.

상기 각각의 제1 인버터의 타임딜레이 시간은 Δtn이고, 각각의 제2 인버터의 타임딜레이 시간은 Δtm이며,

t2<(2n*Δtn+2m*Δtm)<t1이고,

0<2m*Δtm<t2이다.

상기 액티브 매트릭스 디스플레이장치는 스캔 구동 칩을 더 포함하며, 타임딜레이 모듈이 스캔 구동 칩의 내부에 설치된다.

상기 기술문제를 해결하기 위하여, 본 발명이 채택한 또 다른 기술방안은 다음과 같다. 액티브 매트릭스 디스플레이장치의 스캔 구동 방법을 제공함에 있어서, 상기 액티브 매트릭스 디스플레이장치는 시퀀스 제어회로 및 스캔 구동 회로를 포함하며, 상기 방법은 시퀀스 제어 회로가 발생시킨 최초 클럭 펄스 신호 및 시작 펄스 신호를 중첩하여 스캔 구동 회로의 입력 신호로 사용하는 단계; 스캔 구동 회로에 타임딜레이 모듈을 포함하여, 타임딜레이 모듈의 입력단이 입력신호를 수신하고, 입력신호에 대해 2부분의 타임딜레이가 수행되며, 그 중 제1 부분의 타임딜레이를 거친 후 타임딜레이 모듈의 제1 출력단은 엔에이블 제어 신호를 출력하고, 제2 부분의 타임딜레이를 거친 후 타임딜레이 모듈의 제2 출력단은 타임딜레이 클럭 펄스 신호를 출력하며, 상기 엔에이블 제어 신호와 타임 딜레이 클럭 펄스 신호를 액티브 매트릭스 디스플레이장치의 스캔라인에 스캔라인 파형으로 변환하여 출력하는 단계;를 포함한다.

상기 t1, t2 및 T는 t2<t1<T의 조건을 만족한다.

상기 t1, t2 및 T는 T≤t1≤t2+T의 조건을 만족한다.

t2<(2n*Δtn+2m*Δtm)<t1이고,

0<2m*Δtm<t2이다.

종래 기술과 달리, 본 발명의 액티브 매트릭스 디스플레이장치의 스캔 구동 회로는 타임딜레이 모듈이 설치되어, 상기 타임딜레이 모듈이 먼저 최초 클럭 펄스 신호와 시작 펄스 신호로 집적된 입력신호를 수신하고, 입력신호에 대해 2부분의 타임딜레이를 실시하여, 그 중 제1 부분의 타임딜레이를 거친 후 엔에이블 제어 신호를 출력하고, 제2 부분의 타임딜레이를 거친 후 타임딜레이 클럭 펄스 신호를 출력하며, 그 중 엔에이블 제어 신호와 타임딜레이 클럭 펄스 신호를 액티브 매트릭스 디스플레이장치의 스캔라인에 스캔라인 파형으로 변환하여 출력한다. 상기 방식을 통해, 본 발명의 타임딜레이 모듈은 집적된 입력신호를 수신하므로, 하나의 전송선을 상응하게 설치하기만 하면 스캔 제어 신호의 전송을 구현할 수 있어, 한편으로는 전송선의 수량을 줄일 수 있어 좁은 테두리 설계를 구현하기에 유리하고; 한편으로는 연성회로기판에 설치되는 전송선의 간격을 넓혀 본딩의 난도를 낮출 수 있다. 또한, 본 발명은 또한 시퀀스 제어 칩의 출력핀과 스캔 구동 칩의 입력핀 수량을 감소시킬 수 있어 칩 패키징 비용을 낮출 수 있다.

도 1은 종래 기술의 스캔 구동 파형도를 나타낸다.
도 2는 본 발명의 제1 실시예의 액티브 매트릭스 디스플레이장치의 구조도를 나타낸다.
도 3은 본 발명의 최초 클럭 펄스 신호와 시작 펄스 신호가 하나의 조건을 만족할 때 집적되는 과정을 나타낸다.
도 4는 도 2의 스캔 구동 회로의 구조도를 나타낸다.
도 5는 본 발명의 입력신호가 타임딜레이 모듈을 거친 후의 파형도를 나타낸다.
도 6은 본 발명의 액티브 매트릭스 디스플레이장치의 스캔 구동의 일 파형도를 나타낸다.
도 7은 본 발명의 최초 클럭 펄스 신호와 시작 펄스 신호가 또 다른 하나의 조건을 만족할 때 집적되는 과정을 나타낸다.
도 8은 본 발명의 액티브 매트릭스 디스플레이장치의 스캔 구동의 또 다른 일 파형도를 나타낸다.
도 9는 본 발명의 제1 실시예의 액티브 매트릭스 디스플레이장치의 스캔 구동 방법의 흐름도를 나타낸다.

이하 첨부도면과 실시예를 참조하여 본 발명에 대해 상세히 설명한다.

도 2를 참조하면, 도 2는 본 발명의 제1 실시예의 액티브 매트릭스 디스플레이장치의 구조도이다. 도 2에 도시된 바와 같이, 본 발명의 액티브 매트릭스 디스플레이장치(20)는 시퀀스 제어 회로(21), 신호 집적 회로(22) 및 스캔 구동 회로(23)를 포함한다.

그 중, 시퀀스 제어회로(21)는 최초 클럭 펄스 신호(CKV) 및 시작 펄스 신호(STV)를 발생시킨다.

신호 집적 회로(22)의 입력단은 시퀀스 제어 회로(21)의 출력단에 커플링되어, 최초 클럭 펄스 신호(CKV) 및 시작 펄스 신호(STV)를 중첩하여 입력신호(Vin)로 집적한다. 구체적인 과정으로, 도 3을 함께 참조하면, 도 3은 본 발명의 최초 클럭 펄스 신호와 시작 펄스 신호가 집적되는 과정이다. 도 3에 도시된 바와 같이, 시작 펄스 신호(STV)의 펄스 길이는 t1이고, 최초 클럭 펄스 신호(CKV)의 펄스 길이는 t2이며, 주기는 T이다. 본 실시예에서, t1, t2와 T는 조건 (1): t2<t1<T를 만족시킨다.

스캔 구동 회로(23)는 스캔 구동 칩(231)을 더 포함하며, 그 중 스캔 구동 칩(231)은 타임딜레이 모듈(232)을 포함한다(도 4 함께 참조).

도 4는 타임딜레이 모듈(232)의 일 구체적인 실시 구조를 나타낸 것이다. 도 4에 도시된 바와 같이, 타임딜레이 모듈(232)은 스캔 구동 칩(231)의 내부에 설치된다. 타임 딜레이 모듈(232)의 입력단은 입력신호(Vin)를 수신하고, 입력신호(Vin)에 대해 2부분의 타임딜레이를 실시한다. 그 중, 제1 부분(233)의 타임딜레이를 거친 후, 타임딜레이 모듈(232)의 제1 출력단은 엔에이블 제어 신호(OE)를 출력하고, 제2 부분(234)의 타임딜레이를 거친 후, 타임딜레이 모듈(232)의 제2 출력단은 타임딜레이 클럭 펄스 신호(CKV')를 출력한다. 그 중, 엔에이블 제어 신호(OE)와 타임딜레이 클럭 펄스 신호(CKV')는 액티브 매트릭스 디스플레이장치(20)의 스캔라인에 스캔라인 파형으로 변환되어 출력된다.

구체적으로, 타임딜레이 모듈(232)은 2n개의 제1 인버터(2331)와 2m개의 제2 인버터(2332)를 포함한다. 그 중, 입력신호(Vin)는 먼저 타임딜레이 모듈(232)의 입력단에서 스캔 구동 칩(231)의 시작 펄스 신호(STV')로서 작동하여 액티브 디스플레이장치(20)의 첫 번째 라인의 레지스터의 시작을 트리거한다. 입력신호(Vin)는 타임딜레이 모듈(232) 내로 진입한 후, 2n개의 제1 인버터(2331)를 거쳐, 제1 출력단에서 엔에이블 제어 신호(OE)를 출력하고, 계속해서 2m개의 제2 인버터(2332)를 거친 후, 제2 출력단에서 타임딜레이 클럭 펄스 신호(CKV')를 출력한다. 본 실시예에서, n과 m은 자연수이다.

도 5를 함께 참조하면, 도 5는 본 발명의 입력신호가 타임딜레이 모듈을 거친 후의 파형도이다. 본 실시예에서, 각각의 제1 인버터(2331)의 타임딜레이 시간은 Δtn이고, 각각의 제2 인버터(2332)의 타임딜레이 시간은 Δtm이다. 그 중, Δtn, Δtm, t1 및 t2는 이하 조건을 만족한다.

조건 (2): t2<(2n*Δtn+2m*Δtm)<t1이면, 시작 펄스 신호(STV')가 첫 번째 라인의 레지스터에만 작용하게 한다. 구체적으로, (2n*Δtn+2m*Δtm)<t1이면, 첫 번째 라인의 쉬프트 레지스터가 트리거될 수 있고, t2<(2n*Δtn+2m*Δtm)이면 첫 번째 라인의 쉬프트 레지스터가 한 번만 트리거된다.

조건 (3): 0<2m*Δtm<t2이면, 타임딜레이 클럭 펄스 신호(CKV')의 리딩 에지가 엔에이블 제어 신호(OE)의 하이 레벨 중에 위치한다.

구체적인 작동 원리는 도 6을 참조하면, 도 6은 본 발명의 액티브 매트릭스 디스플레이 장치의 스캔 구동 파형도이다. 도 6에 도시된 바와 같이, 시작 펄스 신호(STV'), 엔에이블 제어 신호(OE) 및 타임딜레이 클럭 펄스 신호(CKV')는 모두 하이 레벨 트리거이며, 그 중 엔에이블 제어 신호(OE)가 하이레벨인 경우, 모든 채널을 제어하는 레벨이 강제로 풀다운된다.

시작 펄스 신호(STV')가 하이레벨 상태이고, 타임딜레이 클럭 펄스 신호(CKV') 역시 마찬가지로 하이레벨에 처해 있는 경우, 엔에이블 제어 신호(OE)가 하이레벨로서 출력 전압을 강제로 풀다운시키기 때문에, 이때 첫 번째 라인의 파형은 로우레벨이다. 엔에이블 제어 신호(OE)가 로우레벨 상태이고, 타임딜레이 클럭 펄스 신호(CKV')가 여전히 하이레벨 상태인 경우, 하이레벨 신호를 출력하여 첫 번째 라인의 레지스터를 트리거한다. 엔에이블 제어 신호(OE)가 로우레벨에서 하이레벨 상태로 변하면, 시작 펄스 신호(STV')의 출력 레벨이 낮아진다. 시작 펄스 신호(STV')의 출력 레벨이 하이레벨로부터 로우레벨로 낮아지는 과정에서, 타임딜레이 클럭 펄스 신호(CKV')는 이미 로우레벨로부터 하이레벨로 변환되었기 때문에, 이 과정에서, 엔에이블 제어 신호(OE)가 하이레벨로부터 로우레벨로 변환될 때, 다음 라인의 트리거 출력이 작용하기 시작하며, 즉 다음 라인이 하이레벨 신호를 출력하기 시작하며, 이와 같이 유추할 수 있다. 본 실시예에서, 타임딜레이 클럭 펄스 신호(CKV')의 리딩 에지가 엔에이블 제어 신호(OE)의 하이레벨 중에 위치하여, 다음 라인의 트리거 출력이 작용을 시작하도록 할 때, 이전 라인의 레벨이 이미 낮아졌기 때문에 두 라인 간의 턴온과 턴오프 시간이 어긋나게 된다.

도 6을 통해 알 수 있듯이, 첫 번째 라인의 파형은 기타 라인의 파형과 달라, 이를 스캔라인으로 전송할 수 없으며, 첫 번째 라인의 파형은 버려야 한다. 본 실시예에서, 시작 펄스 신호(STV')에 대응되는 첫 번째 라인의 레지스터 중 스캔라인에 연결되는 출력단을 개방상태로 둘 수 있다. 따라서, 출력 데이터는 하나의 라인, 즉 T의 시간을 개방상태로 두어야 한다.

기타 실시예에서, 전술한 조건 (2)-(3)이 변하지 않는 상황에서, 만약 t1, t2와 T가 조건 T≤t1≤t2+T를 만족시킨다면, 최초 클럭 펄스 신호(CKV)와 시작 펄스 신호(STV)의 집적 과정은 도 7에 도시된 바와 같이, 최종적으로 입력신호(Vin)를 획득한다. 입력신호(Vin)는 스캔 구동 칩(231)의 시작 펄스 신호(STV')로서 마찬가지로 출력되지 않으며, 도 8에 도시된 바와 같이, 출력 데이터는 2개의 라인, 즉 2T의 시간을 개방상태로 두어야 한다.

결론적으로, 본 발명은 시퀀스 제어 회로(21)가 발생시킨 최초 클럭 펄스 신호(CKV) 및 시작 펄스 신호(STV)를 하나의 입력신호(Vin)로 집적한 다음, 스캔 구동 칩(231)으로 전송하며, 하나의 상응하는 전송선만 설치하면 입력신호(Vin)의 전송을 구현할 수 있기 때문에, 전송선을 감소시킬 수 있다. 구체적으로, 다시 도 2를 참조하면, 본 발명의 액티브 매트릭스 디스플레이장치(20)는 데이터 구동 칩(24), 연성회로기판(25), 유리기판(26) 및 인쇄회로기판(27)을 더 포함한다. 그 중, 입력신호(Vin)는 먼저 인쇄회로기판(27)으로부터 데이터 구동 칩(24)의 연성회로기판(25)으로 전송된 다음, 연성회로기판(25) 상의 전송선을 통해 유리기판(26)으로 전송되고, 유리기판(26)에 설치된 하나의 전송선을 통해 스캔 구동 칩(231)으로 전송된다.

본 발명은 액티브 매트릭스 디스플레이 장치의 스캔 구동방법을 더 제공하며, 이는 전술한 실시예를 기초로 상세히 설명한다. 구체적으로 도 9를 참조하면, 상기 방법은 이하 단계를 포함한다.

단계 S1: 시퀀스 제어 회로가 발생시킨 최초 클럭 펄스 신호 및 시작 펄스 신호를 중첩하여, 스캔 구동 회로의 입력신호로 사용하는 단계.

단계 S1에서, 최초 클럭 펄스 신호의 주기는 T, 펄스 길이는 t2, 시작 펄스 신호의 펄스 길이는 t1이며, 그 중, t1, t2와 T는 조건:t2<t1≤t2+T를 만족한다.

그 중, t2<t1<T인 경우, 중첩 과정은 도 3에 도시된 바와 같고, T≤t1≤t2+T인 경우, 중첩 과정은 도 7에 도시된 바와 같다.

단계 S2: 스캔 구동 회로에 타임딜레이 모듈이 포함되어, 타임딜레이 모듈의 입력단이 입력신호를 수신하고, 입력신호에 대해 2부분의 타임딜레이를 실시하며, 그 중 제1 부분의 타임딜레이를 거친 후, 타임딜레이 모듈의 제1 출력단은 엔에이블 제어 신호를 출력하고, 제2 부분의 타임딜레이를 거친 후, 타임딜레이 모듈의 제2 출력단은 타임딜레이 클럭 펄스 신호를 출력하며, 그 중, 엔에이블 제어 신호와 타임딜레이 클럭 펄스 신호를 액티브 매트릭스 디스플레이장치의 스캔라인에 스캔라인 파형으로 변환하여 출력하는 단계.

단계 S2에서, 타임딜레이 모듈은 2n개의 제1 인버터와 2m개의 제2 인버터를 포함한다. 그 중 입력신호는 스캔 구동 칩의 시작 펄스 신호로써, 2n개의 제1 인버터를 거친 후, 제1 출력단에서 엔에이블 제어 신호를 출력하고, 입력신호는 2n개의 제1 인버터와 2m개의 제2 인버터를 거친 후, 제2 출력단에서 타임딜레이 클럭 펄스 신호를 출력하며, 그 중, n과 m은 자연수이다.

본 실시예에서, 각각의 제1 인버터의 타임딜레이 시간은 Δtn이고, 각각의 제2 인버터의 타임딜레이 시간은 Δtm이며, 그 중: t2<(2n*Δtn+2m*Δtm)<t1이면, 시작 펄스 신호가 첫 번째 라인의 레지스터에만 작용하도록 한다. 구체적으로, (2n*Δtn+2m*Δtm)<t1이면, 첫 번째 라인의 쉬프트 레지스터가 트리거될 수 있고, t2<(2n*Δtn+2m*Δtm)이면 첫 번째 라인의 쉬프트 레지스터가 한 번만 트리거되며, 0<2m*Δtm<t2이면, 타임딜레이 클럭 펄스 신호(CKV')의 리딩 에지가 엔에이블 제어 신호(OE)의 하이 레벨 중에 위치한다.

그 중, t2<t1<T인 경우, 첫 번째 라인의 출력 파형은 도 6에 도시된 바와 같고, T≤t1≤t2+T인 경우, 첫 번째 라인의 출력 파형은 도 8에 도시된 바와 같다.

결론적으로, 본 발명의 액티브 매트릭스 디스플레이장치는 먼저 시퀀스 제어 회로가 최초 클럭 펄스 신호와 시작 펄스 신호를 발생시킨 다음, 신호 집적 회로가 최초 클럭 펄스 신호와 시작 펄스 신호를 입력 신호로 집적하여 스캔 구동 칩의 타임딜레이 모듈의 입력단에 입력하며, 타임딜레이 모듈은 또한 입력 신호에 대해 2부분의 타임딜레이를 실시하여, 그 중 제1 부분의 타임딜레이를 거친 후 엔에이블 제어 신호를 출력하고, 제2 부분의 타임딜레이를 거친 후 타임딜레이 클럭 펄스 신호를 출력하며, 그 중, 엔에이블 제어 신호와 타임딜레이 클럭 펄스 신호를 액티브 매트릭스 디스플레이 장치의 스캔라인에 스캔라인 파형으로 변환하여 출력한다. 상기 방식을 통해, 본 발명의 타임딜레이 모듈은 집적된 입력신호를 수신하게 되어, 한편으로는 전송선의 수량을 감소시켜 좁은 프레임의 설계를 구현하기에 더욱 유리하고, 다른 한편으로는 연성회로기판에 설치되는 전송선의 간격을 넓혀 본딩의 난도를 낮출 수 있다. 또한, 본 발명은 시퀀스 제어 칩의 출력핀과 스캔 구동 칩의 입력핀의 수량을 감소시킬 수 있어 칩 패키징 비용을 낮출 수 있다.

이상은 단지 본 발명의 실시방식일 뿐, 결코 이로써 본 발명의 특허 범위를 제한하는 것은 아니며, 본 발명의 명세서 및 도면 내용을 이용하여 실시되는 등가의 구조 또는 등가의 과정 변환, 또는 직접 혹은 간접적으로 기타 관련 기술분야에 운용하는 경우, 모두 같은 이치로 본 발명의 특허 보호 범위 내에 포함된다.

Claims

액티브 매트릭스 디스플레이장치의 스캔 구동 회로에 있어서,
상기 스캔 구동회로는 타임딜레이 모듈을 포함하며, 상기 타임딜레이 모듈의 입력단이 최초 클럭 펄스 신호와 시작 펄스 신호로 집적된 입력신호를 수신하여 상기 입력 신호에 대해 2부분의 타임딜레이가 수행되고,
제1부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제1 출력단은 엔에이블 제어 신호를 출력하고, 제2부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제2 출력단은 타임딜레이 클럭 펄스 신호를 출력하며,
상기 엔에이블 제어 신호와 상기 타임딜레이 클럭 펄스 신호는 상기 액티브 매트릭스 디스플레이장치의 스캔라인에 스캔라인 파형으로 변환되어 출력되는 액티브 매트릭스 디스플레이장치의 스캔 구동 회로.
제 1항에 있어서,
상기 시작 펄스 신호의 펄스 길이는 t1, 상기 최초 클럭 펄스 신호의 펄스 길이는 t2이고, 상기 최초 클럭 펄스 신호의 주기는 T이며, 상기 t1, t2 및 T는 t2<t1≤t2+T의 조건을 만족하는 액티브 매트릭스 디스플레이장치의 스캔 구동 회로.
제 2항에 있어서,
상기 t1, t2 및 T는 t2<t1<T의 조건을 만족하는 액티브 매트릭스 디스플레이장치의 스캔 구동 회로.
제 2항에 있어서,
상기 t1, t2 및 T는 T≤t1≤t2+T의 조건을 만족하는 액티브 매트릭스 디스플레이장치의 스캔 구동 회로.
제 2항에 있어서,
상기 타임딜레이 모듈은 2n개의 제1 인버터와 2m개의 제2 인버터를 포함하며, 상기 입력신호는 2n개의 상기 제1 인버터를 거친 후 상기 제1 출력단에서 상기 엔에이블 제어신호를 출력하고, 상기 입력신호는 2n개의 상기 제1 인버터와 2m개의 상기 제2 인버터를 거친 후 상기 제2 출력단에서 상기 타임딜레이 클럭 펄스 신호를 출력하며, 상기 n과 m은 자연수인 액티브 매트릭스 디스플레이장치의 스캔 구동 회로.
제 5항에 있어서,
각각의 상기 제1 인버터의 타임딜레이 시간은 Δtn이고, 각각의 상기 제2 인버터의 타임 딜레이 시간은 Δtm이며,
t2<(2n*Δtn+2m*Δtm)<t1이고,
0<2m*Δtm<t2인 액티브 매트릭스 디스플레이장치의 스캔 구동 회로.
시퀀스 제어 회로, 신호 집적 회로 및 스캔 구동 회로를 포함하는 액티브 매트릭스 디스플레이장치에 있어서,
상기 시퀀스 제어회로는 최초 클럭 펄스 신호 및 시작 펄스 신호를 생성하고,
상기 신호 집적회로의 입력단은 상기 시퀀스 제어 회로의 출력단에 커플링되어 상기 최초 클럭 펄스 신호 및 상기 시작 펄스 신호를 입력신호로 집적하고,
상기 스캔 구동 회로는 타임딜레이 모듈을 포함하며,
상기 타임딜레이 모듈의 입력단은 상기 신호 집적 회로의 출력단에 커플링되어 상기 입력신호를 수신하고, 상기 입력신호에 대해 2부분의 타임딜레이가 수행되며,
제1 부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제1 출력단은 엔에이블 제어 신호를 출력하고, 제2 부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제2 출력단은 타임딜레이 클럭 펄스 신호를 출력하며,
상기 엔에이블 제어 신호와 상기 타임딜레이 클럭 펄스 신호는 상기 액티브 매트릭스 디스플레이 장치의 스캔라인에 스캔라인 파형으로 변환되어 출력되는 액티브 매트릭스 디스플레이장치.
제 7항에 있어서,
상기 시작 펄스 신호의 펄스 길이는 t1, 상기 최초 클럭 펄스 신호의 펄스 길이는 t2, 상기 최초 클럭 펄스 신호의 주기는 T이며, 상기 t1, t2 및 T는 t2<t1≤t2+T의 조건을 만족하는 액티브 매트릭스 디스플레이장치.
제 8항에 있어서,
상기 t1, t2 및 T는 t2<t1<T의 조건을 만족하는 액티브 매트릭스 디스플레이장치.
제 8항에 있어서,
상기 t1, t2 및 T는 T≤t1≤t2+T의 조건을 만족하는 액티브 매트릭스 디스플레이장치.
제 8항에 있어서,
상기 타임딜레이 모듈은 2n개의 제1 인버터와 2m개의 제2 인버터를 포함하며, 상기 입력신호는 2n개의 상기 제1 인버터를 거친 후 상기 제1 출력단에서 상기 엔에이블 제어신호를 출력하고, 상기 입력신호는 2n개의 상기 제1 인버터와 2m개의 상기 제2 인버터를 거친 후 상기 제2 출력단에서 상기 타임딜레이 클럭 펄스 신호를 출력하며, 상기 n과 m은 자연수인 액티브 매트릭스 디스플레이장치.
제 11항에 있어서,
각각의 상기 제1 인버터의 타임딜레이 시간은 Δtn이고, 각각의 상기 제2 인버터의 타임딜레이 시간은 Δtm이며,
t2<(2n*Δtn+2m*Δtm)<t1이고
0<2m*Δtm<t2인 액티브 매트릭스 디스플레이장치.
제 7항에 있어서,
액티브 매트릭스 디스플레이장치는 스캔 구동 칩을 더 포함하며, 타임딜레이 모듈이 스캔 구동 칩의 내부에 설치되는 액티브 매트릭스 디스플레이장치.
액티브 매트릭스 디스플레이장치의 스캔 구동 방법에 있어서,
상기 액티브 매트릭스 디스플레이장치는 시퀀스 제어 회로와 스캔 구동 회로를 포함하고, 상기 방법은
상기 시퀀스 제어 회로가 발생시킨 최초 클럭 펄스 신호 및 시작 펄스 신호를 중첩하여 상기 스캔 구동 회로의 입력 신호로 사용하는 단계;
상기 스캔 구동 회로에 타임딜레이 모듈이 포함되어, 상기 타임딜레이 모듈의 입력단이 상기 입력신호를 수신하고, 상기 입력신호에 대해 2부분의 타임딜레이가 수행되며, 제1 부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제1 출력단은 엔에이블 제어 신호를 출력하고, 제2 부분의 타임딜레이를 거친 후 상기 타임딜레이 모듈의 제2 출력단은 타임딜레이 클럭 펄스 신호를 출력하며, 상기 엔에이블 제어 신호와 상기 타임딜레이 클럭 펄스 신호를 액티브 매트릭스 디스플레이장치의 스캔라인에 스캔라인 파형으로 변환하여 출력하는 단계;를 포함하는 액티브 매트릭스 디스플레이장치의 스캔 구동 방법.
제 14항에 있어서,
상기 시작 펄스 신호의 펄스 길이는 t1, 상기 최초 클럭 펄스 신호의 펄스 길이는 t2, 상기 최초 클럭 펄스 신호의 주기는 T이며, 그 중, 상기 t1, t2 및 T는 t2<t1≤t2+T의 조건을 만족하는, 스캔 구동 방법.
제 15항에 있어서,
상기 t1, t2 및 T는 t2<t1<T의 조건을 만족하는 스캔 구동 방법.
제 15항에 있어서,
상기 t1, t2 및 T는 T≤t1≤t2+T의 조건을 만족하는 스캔 구동 방법.
제 15항에 있어서,
상기 타임딜레이 모듈은 2n개의 제1 인버터와 2m개의 제2 인버터를 포함하며, 상기 입력신호는 2n개의 상기 제1 인버터를 거친 후 상기 제1 출력단에서 상기 엔에이블 제어신호를 출력하고, 상기 입력신호는 2n개의 상기 제1 인버터와 2m개의 상기 제2 인버터를 거친 후 상기 제2 출력단에서 상기 타임딜레이 클럭 펄스 신호를 출력하며, 상기 n과 m은 자연수인 스캔 구동 방법.
제 18항에 있어서,
각각의 상기 제1 인버터의 타임딜레이 시간은 Δtn이고, 각각의 상기 제2 인버터의 타임딜레이 시간은 Δtm이며,
t2<(2n*Δtn+2m*Δtm)<t1이고,
0<2m*Δtm<t2인 스캔 구동 방법.