KR100693127B1 - 디스플레이 디바이스 및 프로세서 간에 개선된 디스플레이디바이스 인터페이스를 피팅하기 위한 방법 및 장치 - Google Patents

디스플레이 디바이스 및 프로세서 간에 개선된 디스플레이디바이스 인터페이스를 피팅하기 위한 방법 및 장치 Download PDF

Info

Publication number
KR100693127B1
KR100693127B1 KR1020057023784A KR20057023784A KR100693127B1 KR 100693127 B1 KR100693127 B1 KR 100693127B1 KR 1020057023784 A KR1020057023784 A KR 1020057023784A KR 20057023784 A KR20057023784 A KR 20057023784A KR 100693127 B1 KR100693127 B1 KR 100693127B1
Authority
KR
South Korea
Prior art keywords
display device
processor
connection interface
memory bus
display
Prior art date
Application number
KR1020057023784A
Other languages
English (en)
Other versions
KR20060023553A (ko
Inventor
카우코 라코넨
Original Assignee
노키아 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노키아 코포레이션 filed Critical 노키아 코포레이션
Publication of KR20060023553A publication Critical patent/KR20060023553A/ko
Application granted granted Critical
Publication of KR100693127B1 publication Critical patent/KR100693127B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Digital Computer Display Output (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

본 발명은 개선된 지능형 디스플레이 디바이스 인터페이스를 상기 디스플레이 디바이스 인터페이스를 통해 상기 디스플레이 디바이스를 제어하는 프로세서에 연결하는 것에 관한 것이다. 본 발명에 따른 장치는 디스플레이 디바이스(303), 디스플레이 디바이스의 지능형 연결 인터페이스(302), 및 상기 디스플레이 디바이스를 제어하는 프로세서(301)를 포함한다. 부가적으로, 상기 장치는 프로세서(301) 및 디스플레이 디바이스 연결 인터페이스(302)간의 시그널링을 실현하기 위해 프로세서에 연결된 메모리 버스(304)와 상기 메모리 버스(401, 510) 및 디스플레이 디바이스 연결 인터페이스(404, 540)간에 신호들을 매칭시키기 위한 어댑터 회로(402)를 포함하고 있다.

Description

디스플레이 디바이스 및 프로세서 간에 개선된 디스플레이 디바이스 인터페이스를 피팅하기 위한 방법 및 장치{Method and arrangement for fitting an improved display device interface between a display device and a processor}
본 발명은 디스플레이 디바이스 인터페이스를 통해 디스플레이 디바이스를 제어하는 프로세서 및 개선된 지능형 디스플레이 디바이스 인터페이스간의 매칭에 관한 것이다.
디스플레이 디바이스 기능들은 인터페이스를 통한 프로세서의 명령들에 따라 제어된다. 전형적인 종래 기술의 해결책이 도 1에 기술되어 있으며, 여기서 디스플레이 디바이스(103), 프로세서(101) 및 그들과 함께 제공되는 연결 인터페이스(102)가 도시되어 있다. 보편적으로 사용되는 디스플레이 디바이스는 액정표시장치(Liquid Crystal Display, LCD)이다. 프로세서(101)는 디바이스의 모든 구성 요소들을 제어하며, 감시하에 있는 디스플레이 디바이스의 기능들을 제어한다. 디스플레이(103)의 기능들을 제어하기 위해 연결 인터페이스(102) 및 프로세서의 명령들을 디스플레이(103)에 적절하게 전달하는 회로가 필요하다. 연결 인터페이스(102)(Liquid Crystal Display InterFace, LCDIF)에 의해 외부 디스플레이 디바이스(103)의 드라이버가 리셋되며, 프로세서(101)로부터 획득된 명령어들을 디스플레 이 디바이스(103)에 의해 요구되는 형태로 변환하며, 디스플레이 디바이스(103)에 대해 필요한 프로토콜들이 생성되고, 연속적인 갱신이 수행된다. 위에서 언급된 액정표시장치 연결 인터페이스들과 같이 전형적으로 알려진 디스플레이 연결 인터페이스는 연결 인터페이스에 의해 정의된 프로토콜들에 의해 구현될 수 있는 제한된 수의 특징들을 가지고 있다. 일반적으로, 중앙 유닛은 별개의 디스플레이 드라이버를 가지고 있어야 한다.
장치의 품질은 계속 개선되고 있으며, 동시에 더욱 많은 특징들이 그 안에 통합된다. 그 결과, 더 높은 조건들이 디스플레이 디바이스에 대해 세팅되며, 이는 사용자에 대해서는 가장 근본적이며 가장 중요한 인터페이스이다. 개선된 연결 인터페이스(202, 204)의 일 예시가 도 2에 기술되어 있다. 상기 도면의 개선된 연결 인터페이스(202, 204)는 프로세서(201)로부터 전형적으로 위에서 언급된 액정표시장치(LCD)인 디스플레이 디바이스(203)로의 전자 신호들을 위한 버스로서 기능한다. 연결 인터페이스(202)는 프로토콜들을 포함하며, 이러한 프로토콜들에 따라 디스플레이 디바이스(203)는 그에 연결된 연결 인터페이스(204)에 의해 제어된다. 이전의 경우에서처럼 연속적으로 디스플레이를 스캐닝할 필요가 없도록, 지능형 연결 인터페이스들에 의해, 주어진 갱신 레이트(refresh rate)가 정의될 수 있으며, 이에 의해 디스플레이 또는 그 일부가 갱신된다.
연속적인 갱신은 불필요하며, 예를 들면 데이터 전송 또는 프로세싱을 위해 활용될 수 있는 자원들을 소모한다. 연속적인 갱신이 불필요할 때, 전력 소비는 전통적인 연결 인터페이스를 사용할 때보다 근본적으로 더 낮게 떨어진다.
프로세서 및 디스플레이 디바이스간의 통신을 구현하기 위해 지능형, 진보적인 연결 인터페이스들이 사용된다. 일반적으로, 이러한 장치들에서, 프로세서 및 디스플레이 디바이스간에 사용된 버스는 항상 물리적 연결 인터페이스로서 기능하는, 주어진 어플리케이션을 위해 설계된 특별한 회로이다. 전형적으로, 회로 내부에는 각 고객을 위한 영구적으로 설치된 물리적 연결 인터페이스가 구성된다. 이러한 종류의 특별한 구조 회로는 일반적으로 이용 가능한 상업적 프로세서들에 비해 항상 더욱 현저하게 비싸다. 게다가, 각 고객에 대해 통합되고, 고정된, 물리적 인터페이스가 개별적으로 요구되며, 디스플레이의 지능형 연결 인터페이스의 사용은 이러한 어떤 특정 프로세서들로 제한되며, 이러한 프로세서들에서 물리적 연결 인터페이스는 제조 단계에서 이미 통합되어 있다.
그들간의 통신이 지능형 연결 인터페이스를 통해 간단한 방식으로 실현되도록, 본 발명은 디스플레이 장치 및 제어 프로세서들간의 매칭을 목적으로 한다.
상기 목적은 메모리 버스에 지능형 연결 인터페이스를 구성함으로써, 메모리 버스를 통해 디스플레이 디바이스 및 프로세서간에 버스가 형성되도록 함으로써 얻어진다.
본 발명은 종속항들의 특징적인 부분들에서 설명된 사항에 의해 특징된다. 본 발명의 실시예들은 종속항들에 기술되어 있다.
본 발명의 일 실시예에 따르면, 지능형 연결 인터페이스는 디스플레이 디바이스의 일부로서 연결된다. 본 발명의 일 실시예에 따르면, 지능형 연결 인터페이스가 제공된 디스플레이 디바이스는 일반적으로 사용되는 기존의 메모리 버스를 통해 상기 디스플레이 디바이스를 제어하는 프로세서에 연결된다. 메모리 유닛 및 프로세서간의 통상적인 메모리 버스와는 별도로, 메모리 버스는 프로세서 및 디스플레이의 지능형 연결 인터페이스간의 버스로서 또한 기능한다. 지능형 연결 인터페이스가 제공된 본 발명의 일 실시예에 따른 디스플레이 디바이스는 간단하고 믿음직한 방식으로 일반적으로 사용되는 메모리 버스를 통해 어떠한 이용 가능한 프로세서에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 메모리 버스 및 지능형 연결 인터페이스 사이에는, 특히 타이밍에 관하여 버스 종단에 위치하는 세그먼트들 및 버스들에 의해 필요한 방식으로 기능하도록, 메모리 버스 및 연결 인터페이스간의 신호들을 매칭시키는 어댑터 회로가 존재한다. 본 경우에서 디스플레이 장치 및 프로세서인 2개의 세그먼트들은 기능 유닛을 형성하기 위한 세그먼트들을 만들기 위해 적용되는 소위 글루 로직들(glue logics)에 의해 함께 연결될 수 있다. 본 발명에 따른 어댑터 회로는 많은 다른 방식들로 실현될 수 있다. 전형적으로 어댑터 회로란 신호들을 동기화시키고 동기화된 신호들을 정확한 순서 및 정확한 시간에 수신 세그먼트로 전송하는 간단한 회로이다. 신호들이 디스플레이 장치의 연결 인터페이스를 만나기 이전에 전기적 간섭을 방지하기 위해, 어댑터 회로로부터 전송된 신호들은 간섭으로부터 보호된다.
원격통신 어플리케이션들 또는 고속의 네트워크 어플리케이션들에서와 같이, 고주파수 범위들이 필요한 어플리케이션들에서, 본 발명에 따른 물리적 계층 연결들은 간혹 가장 약한 링크를 나타낸다. 이러한 연결들은 예를 들면 900MHz GSM(Global System for Mobile comminication) 펄스들의 근처에서 매끄럽게 기능해야 한다. 본 발명에 따른 지능형 디스플레이 연결 인터페이스에는, 이미 설치된 프로토콜들 및 명령 시리즈들이 존재하며, 본 발명에 따른 간단한 어댑터 회로에 의해 많은 다른 목표들에 적용될 수 있다. 따라서, 다수의 다른 디스플레이 제어 프로세서들을 가지고 매칭된 바와 같은, 다양성(versatility), 저전력 소비, 및 지능형 인터페이스의 다른 특징들이 활용될 수 있다. 더욱이, 회로 구조 및 버스가 다양한 타입들의 프로세서들에 일반적으로 적용될 수 있을 때, 각각의 어플리케이션을 위해 개별적으로 특유 회로로서 생산되는 경우에서보다 더욱 가격에서 효율적으로 만들어질 수 있다.
본 발명은 첨부된 도면들을 참조하여 더욱 상세하게 이하에서 기술된다.
도 1은 종래 기술에 따른 장치를 기술하고 있다.
도 2는 종래 기술에 따른 다른 장치를 기술하고 있다.
도 3은 본 발명의 실시예에 따른 장치를 기술하고 있다.
도 4는 본 발명의 실시예에 따른 장치를 기술하고 있다.
도 5는 본 발명의 실시예에 따른 장치를 기술하고 있다.
도 6은 본 발명의 실시예에 따른 장치를 기술하고 있다.
도 1 및 도 2는 종래 기술을 설명하는 이전 섹션에서 더욱 상세하게 설명되 었다. 이제 도 3 내지 도 6을 참조하여 더욱 상세하게 본 발명의 일부 실시예들을 살펴보기로 하자. 도면들에서 기술된 실시예들은 예시적이며, 기술된 구체적인 장치들만에 제한되지는 않는다.
도 3은 프로세서(301) 및 디스플레이 디바이스(303)간에 본 발명의 일 실시예에 따른 기능적인 연결 버스가 어떻게 생성되는지를 기술하는 블록도이다. 본 발명에 따르면, 프로세서(301) 및 디스플레이 디바이스 연결 인터페이스(302)간의 시그널링이 프로세서(301)에 연결된 메모리 버스(304)를 통해 구현되도록, 디스플레이 디바이스(303)에는, 디스플레이 디바이스를 제어하는 프로세서에 연결된 통합된 지능형 연결 인터페이스(302)가 존재한다. 메모리 버스(304) 및 디스플레이 디바이스 연결 인터페이스(302)간의 신호들은 본 발명에 따른 어댑터 회로에 의해 호환 가능하다.
장치는 디스플레이 디바이스(303), 디스플레이 디바이스의 지능형 연결 인터페이스(302), 및 상기 디스플레이 디바이스를 제어하는 프로세서(301)를 포함하고 있다. 프로세서(301)로부터, 예를 들면 비휘발성 플래시 메모리를 포함하는 메모리 유닛(303)까지 메모리 버스(304)가 구비된다. 본 발명의 일 실시예에 따르면, 프로세서(301)에 연결된 메모리 버스(304)는 또한 프로세서(301) 및 디스플레이 디바이스 연결 인터페이스(302) 간의 시그널링을 구현하기 위한 버스(bus)로서 기능한다. 본 발명에 따르면, 장치는 또한 메모리 버스(304) 및 디스플레이 디바이스 연결 인터페이스(302)간의 신호들을 매칭시키기 위해 어댑터 회로(도 3에서는 미도시)를 포함하고 있다. 프로세서(301) 및 디스플레이 디바이스(303)는 간단한 어댑터 회로 에 의해 메모리 버스(304)를 경유하여 연결된 본 발명의 일 실시예에 따른 기능적 세그먼트들을 구성한다.
본 발명에 따른 연결 인터페이스(302)는 예를 들면, Nokia Oyj(Keilaladentie, Helsinki, Finland)에 의해 개발된 지능형 MeSSI(Medium Speed Screen Interface) 연결 인터페이스일 수 있으며, 이에 의해 디스플레이 기능들은 더욱 효율적이며, 다양하게 된다. MeSSI는 프로세서로부터 전형적으로 액정표시장치(Liquid Crystal Display, LCD)인 디스플레이 디바이스로의 전기적 신호들을 위한 버스로서 기능한다. 부가하여, MeSSI는 그에 따라 디스플레이 디바이스가 제어되는 프로토콜들을 포함하고 있다. MeSSI에 의해서, 어떠한 갱신 레이트(refresh rate)가 또한 정의될 수 있으며, 이러한 갱신 레이트에 의해 디스플레이 또는 디스플레이의 일부가 갱신될 수 있으며, 이러한 경우에 간단한 종래 기술의 디스플레이 연결 인터페이스들을 사용할 때와 같은 경우에서처럼, 디스플레이를 연속해서 스캐닝할 필요가 없다. 디스플레이의 연속적인 갱신이 요구되지 않을 때, 다른 기능들을 위해 더욱 효율적으로 이용 가능한 많은 프로세서 자원들이 존재하게 된다. MeSSI에 의해 획득되는 가장 중요한 장점들 중 하나는 전통적인 연결 인터페이스의 사용과 비교하여 전력 소비가 필수적으로 감소된다는 점인데, 그 이유는 MeSSI를 통해 디스플레이가 수동 모드로 존재하며 최소의 전력량을 소비할 수 있는 소위 아이들 모드가 정의될 수 있기 때문이다. 디스플레이가 활성화 상태가 아닐 때, 디스플레이는 수동의 아이들 모드로 설정되며, 이러한 아이들 모드 동안 갱신이 불필요하며, 버스는 다른 사용으로부터 자유롭다. 따라서, 디스플레이 전력 소비는 밀리 암페어의 차수로부터 마이크로암페어의 차수로 감소될 수 있다. 그러한 경우에서는, 프로세서로부터 디스플레이 디바이스로의 버스상에 연속적인 트래픽이 존재하지 않는다.
프로세서 및 디스플레이 디바이스 간의 통신을 구현하기 위해서, 예를 들면 지능형 MeSSI 연결 인터페이스들 또는 유사한 개선된 속성들을 가지는 다른 지능형 연결 인터페이스들이 사용될 수 있다. 본 발명의 일 실시예에 따르면, 프로세서 및 디스플레이 디바이스는 기존의 메모리 버스를 통해 물리적으로 연결되고, 고객-특유의 연결 인터페이스는 필요하지 않다. 따라서, 지능형 인터페이스들은 간단한 어댑터 회로에 의해 다양한 다른 상업적 프로세서들에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 사용된 버스가 기존의 메모리 버스(304)가 되도록, 프로세서(301)로부터 얻어진 신호들은 디스플레이 연결 인터페이스(302)에 직접 연결될 수 있다. 이러한 경우에, 어떠한 특별한 특정 버스들을 설정할 필요가 없다. 디스플레이 디바이스(303)에는, 본 실시예에서 통합된 지능형 연결 인터페이스(302), 예를 들면 MeSSI가 있다. 프로세서(301)는 메모리 버스(304)를 통해 예를 들면 비휘발성 플래시 메모리인 메모리 유닛(303)과 연결된다. 본 발명의 일 실시예에 따르면, 데이터 및 제어 신호들은 프로세서(301) 및 디스플레이 디바이스(303)간에 이러한 양방향 메모리 버스를 따라 진행한다. 지능형 연결 인터페이스(302)의 버스상에서, 연속적인 트래픽은 존재하지 않지만 통신은 상황의 요구들에 따라 발생한다. 하나의 메모리 버스(304)는 통상적인 메모리 버스 및 프로세서(301)로부터 디스플레이 연결 인터페이스(302)로의 버스로서 동시에 기능한다. 본 발명의 일 실시예에 따르면, 프로세서 및 디스플레이 간에 사용된 버스는 어떠한 범용 메모리 버스일 수 있다. 버스는 디스플레이 세그먼트 및 프로세서간에 신호들을 전달하기 위한 물리적 계층이다. 본 발명의 일 실시예에 따라 모든 디스플레이 기능들은 메모리 버스를 통해 수행된다. 프로세서로부터 디스플레이로의 버스를 따라, 디스플레이 콘텐트들 및 동작들을 제어하는데 사용되는 명령들이 진행한다. 디스플레이로부터 프로세서까지는 디스플레이 모드의 정보가 진행한다. 프로세서 및 디스플레이 간에는 필요할 때, 즉 기능들 또는 디스플레이상에서 중 어느 하나에서 변화들이 일어날 때에만 전송되는 데이터가 존재한다. 일 실시예에 따르면, 프로세서는 별개의 디스플레이 드라이버를 필요로 하지 않는다. 연결 인터페이스(302)의 로직들은 현재의 프로세서(301)에 따라 변한다. 수신 세그먼트에 의해 요구되는 위상 및 순서로 데이터 및 제어 신호들이 수신 세그먼트에 도달하도록, 버스(304)상에서는 프로세서 및 디스플레이 간의 트래픽이 구성된다.
본 발명의 일 실시예에 따르면, 메모리 버스의 데이터 버스는 지능형 디스플레이 드라이버 회로의 데이터 버스에 연결된다. 디스플레이 드라이버 회로의 읽기 및 쓰기 신호들은 메모리 버스의 읽기 및 쓰기 라인들에 연결된다. 디스플레이 드라이버의 다른 제어 신호들은 대응하는 메모리 버스 라인들에 각각 연결된다. 본 발명의 일 실시예에 따르면, 메모리 버스에는 프로세서, 메모리 유닛, 및 디스플레이 드라이버 회로가 연결된다. 예를 들면, 프로세서가 디스플레이에 쓰고자한다면, 프로세서는 우선 버스에 대해 제어 신호들 및 어드레스를 세팅함으로써, 쓰기 싸이클을 개시한다. 개별적인 어드레스에 의해, 수신 세그먼트는 버스상의 신호들이 수 신되어야 하는지를 검출한다. 어드레스들 가운데에는, 형성된 칩 선택 신호들(Chip Select, CS)이 존재하며, 이에 따라 사용될 칩이 개별적으로 선택된다. 일 실시예에 따르면, 칩 선택 로직들은 프로세서에 통합된다. 본 발명의 일 실시예에 따르면, 칩 선택 로직들은 별개의 성분들에 의해 구현될 수 있다. 다음에, 프로세서가 데이터를 디스플레이로 전송할 때, 기본적인 가정은 디스플레이에 쓰여질 전송된 데이터는 그의 목적지에 도달하고 수신된다는 점이다. 디스플레이 상태 레지스터로부터 프로세서는 적어도 어떠한 명령들이 성공적으로 전송되었는지를 체크할 수 있다.
도 4에는 본 발명의 일 실시예에 따라 어댑터 수단(402)에 의해 메모리 버스(401)가 연결 인터페이스(404)에서 어떻게 개조되는지 상세하게 도시되어 있다. 메모리 버스(401)에는 전송된 데이터 신호들 및 제어 신호들이 존재한다. 메모리 버스(401)상의 신호들 및 더욱 일반적으로는 연결 인터페이스(404)로 전송될 모든 명령들은 현재의 프로세서에 따라 변한다. 프로세서는 어떠한 신호들 및 명령들이 디스플레이 연결 인터페이스로 전송될 수 있는지 그리고 어떠한 프로토콜에 따르는지를 안다고 기본적으로 가정한다. 프로토콜 명령 베이스에 의해, 예를 들면 텍스트 및 그래픽들을 디스플레이에 인쇄하고, 디스플레이 정보를 조회 및 갱신하고, 디스플레이 콘트라스트 및 배경 빛을 조절하는 것이 가능하다. 본 발명의 일 실시예에 따른 어댑터 회로(402)의 상세들 및 로직들은 현재의 프로세서에 따라 설계되고 구현된다. 도 4의 실시예에서, 어댑터 회로(402)는 일부 신호들이 조합되고 및/또는 속도가 늦춰지도록, 몇 개의 게이트들에 의해 구현된다. 신호들이 연결 인터페이스 (404) 및 디스플레이장치에 의해 더 요구되는 순서로 개조되도록, 그리고 연결 인터페이스(404)로부터 프로세서로 전송되는 신호들이 메모리 버스 및 프로세서에 적합하게 동기화되도록, 어댑터 회로(402)는 메모리 버스로부터 얻어진 신호들에 동기되며, 디스플레이 연결 인터페이스(404)로 향한다.
도 4에서, 메모리 버스(401)에는 메모리 버스로부터 디스플레이 연결 인터페이스로 향하는 일부 소수의 신호들만이 예시의 방식으로 존재한다. FLASH.OE는 디스플레이로부터 독출하기 위한 신호를 나타내며, FLASH.WR은 디스플레이에 쓰기 위한 신호를 나타낸다. 어댑터 로직들에는 FLASH.CS가 결합되어 있는데, 이에 의해 어떠한 디스플레이는 읽기 또는 쓰기 동작 동안 활성화 상태로 세팅된다. FLASH.A(2) 신호는 현재의 시그널링이 디스플레이 또는 제어 시그널링으로 전송될 데이터를 나타내는지를 정의하고 있다. FLASH.D(7:0)은 양방향 데이터 버스(two-way data bus)이며, 전형적으로 8개의 데이터 라인들을 포함하고 있다. 2개의 중복 이미지들(소위 티어링 효과(tiering effect))이 생성되지 않도록, ARMIO2 신호는 정보를 수신할 수 있으며, 이러한 정보에 기초하여 디스플레이 쓰기는 동기화된다.
신호들이 어댑터 회로(402)에 의해 동기화되고, 따라서 디스플레이 연결 인터페이스(404)에 의해 요구되는 순서로 구성될 때, 가능한 전기적 간섭을 방지하기 위해, 신호들은 또한 일반적으로 간섭 방지된다. 도 4에서, 간섭 방지(interference prtection)는 블록(403)에서 공지의 방식 구현된다. 다음에, 개조된 간섭 방지된 신호들은 연결 인터페이스(404)로 향한다. 연결 인터페이스(404)의 신호들 중에는, 예시의 방식으로 디스플레이의 읽기 모드를 기술하는 읽기 신호 RD, 디스플레이상의 쓰기 모드를 나타내는 쓰기 신호 WR, 메모리 버스 데이터 신호들에 대응하는 8 라인의 데이터 버스를 구성하는 데이터 신호들 D(7:0), 장치의 초기 세팅들이 고려되는 리셋 신호 RESET가 제시되어 있다. 도 4에서, 신호가 데이터인지 또는 제어 신호인지를 나타내는 어드레스 신호 D_C, 디스플레이가 활성인지 아닌지를 정의하는 CS, 디스플레이 쓰기의 동기화에 연결된 TE가 기술되어 있다.
데이터 신호들 D(7:0)은 양방향 버스상에서 진행한다. 결과적으로, 데이터 신호들은 디스플레이에 쓰여지도록 전송될 수 있거나, 또는 디스플레이로부터 독출된 데이터 신호들은 프로세서 쪽으로 전송될 수 있다. 메모리 버스(401)로부터 디스플레이 연결 인터페이스(404)를 향해 진행하는 일방향 신호 버스들 가운에는, 쓰기 신호(WR), 디스플레이의 활성을 나타내는 신호(CS), 어드레스 신호(D_C), 읽기 신호(RD), 및 장치 리셋 신호(RESET)가 존재한다. 연결 인터페이스로부터 출력된 일방향 출력만이 TE 신호 버스에 위치하며, 이러한 TE 신호 버스상에서 독출 포인터(read pointer)의 위치가 호스트 세그먼트로 전송된다. TE 신호는 디지털 I/O(Input/Ouput) 버스를 따라 프로세서 또는 DMA(Direct memory access) 제어기로 진행한다.
일 실시예에 따르면, 디스플레이 중 단지 필요한 부분만이 갱신된다. 예를 들면, 텍스트가 디스플레이의 어떠한 지점에 쓰여져야 한다면, 텍스트 위치 데이터 및 텍스트 콘텐트가 디스플레이로 전송된다. 이러한 것들에 기초하여, 텍스트 콘텐트 부분은 디스플레이의 원하는 지점에 쓰여지며, 반면에 화면의 나머지 부분은 그대로이다. 프로세서에 의해 전송되는 명령들의 전형적인 프레임 구조는 목표 장치 의 어드레스, 읽기/쓰기 비트, 데이터 전송의 방향을 정의하는 값, 명령 식별자, 및 적절한 데이터를 포함하고 있다. 부가적으로, 프레임 구조는 또한 체크섬을 포함할 수 있으며, 이에 의해 수신 세그먼트는 전송의 올바름 및 성공을 체크할 수 있다.
도 5에는, 예시의 방식으로 디스플레이의 MeSSI 연결 인터페이스(540)와 일반적으로 사용된 프로세서로부터 나오는 외부 메모리 버스(510)의 신호들을 매칭시키기 위한 어댑터 회로를 기술하고 있다. 디스플레이 읽기 신호 FLASH.OE(511) 및 활성 칩 선택 신호 FLASH.CS(512)가 OR 게이트(51)에 공급된다. OR 게이트(51)는 FLASH.OE(511) 및 FLASH.CS(512)가 "0"으로 떨어진 경우에만, 디스플레이의 RD 신호가 활성화되도록 보증한다. 저항(52) 및 콘텐서(53)는 디스플레이를 위해 적절한 RD 타이밍과 동기화시키기는 지연회로를 형성한다. 지연 회로의 출력은 게이트(54)에 의해 버퍼링된다. 버퍼(54)의 출력은 다른 지연회로를 경유하여 NAND 회로(54)의 입력으로 또한 연결된다. 이러한 실시예에서, 다른 지연회로는 저항(55) 및 콘텐서(56)를 포함한다. 이러한 커플링에 의해, D_C 라인(542)의 타이밍들은 독출 싸이클에서 디스플레이에 적절하도록 개조된다.
디스플레이의 WR 신호(543)는 OR 회로(58)에 의해 형성되며, 그의 입력들로 FLASH.CS(512) 및 FLASH.WR(514) 신호들이 연결되어 있다. WR 신호(543)는 FLASH.WR(514) 신호 및 FLASH.CS(512) 신호가 "0"으로 떨어지는 경우에만 활성화된다. FLASH.A(513)는 현재의 싸이클이 명령 싸이클인지 또는 데이터 쓰기 싸이클인지를 나타낸다. 적절한 데이터는 8-라인의 데이터 버스를 따라 메모리 버스의 FLASH.D(7:0)(515) 및 MeSSI의 데이터 버스 D(7:0)(544)간에 진행한다. 어댑터 회로 및 디스플레이 사이에서, 신호들은 간섭 방지 세그먼트(503)를 통해 진행한다.
초기 상태를 리셋시키는 리셋 신호(545)는 MeSSI(540)로의 신호 방향을 주는 버퍼(59)를 통한다. 소위 PURX 신호는 LCD 디스플레이 유닛들을 위한 장치의 리셋 신호이다. purx 신호는 UEM(Universal Energy Management)로부터 나오며, UPP(Universal Phone Processor)를 위한 리셋 RESET 신호로서 기능한다. UEM 및 UPP는 모두 주문형 반도체(Application Specific Integrated Circuit, ASIC)이다.
디스플레이 패널이 2개의 다른 경로들로부터 이미지 데이터를 획득하고 상기 이미지 데이터 모두에 따라 동시에 이미지를 형성할 때, TE 신호(547)는 디스플레이상에서 비주얼(visual)로서 검출되는 소위 티어링 효과(tearing effect)에 연결된다. 이러한 현상은 메모리 유닛 및 디스플레이 디바이스 모두가 동일한 디스플레이 메모리 유닛을 액세스하고, 메모리 유닛의 쓰기 포인터 및 디스플레이 디바이스의 읽기 포인터가 적절하게 동기화되지 않을 때에 발생한다. 그러한 경우에, 디스플레이는 수신된 이미지 데이터에 기초하여 다른 프레임들에서 갱신되는 경우가 발생할 수 있다. 디스플레이가 읽기 포인터의 위치 데이터를 호스트 유닛으로 전송할 때, 이러한 현상은 방지되며, 이러한 실시예에서, TE 신호(545)는 게이트(61)를 통해 I/O 버스로 전송된다.디스플레이의 1.8 볼트의 로직 계층들은 2.8 볼트 레벨의 어댑터에 의해, 프로세서의 ARMIO2 신호(516)에 의해 요구되는 전압 레벨들로 개조된다. 프로세서 및 디스플레이가 동일한 로직 계층들을 사용하는 일 실시예에서, 개조(adaptation)는 필요하지 않다. 메모리 버스(510)의 수신 ARMIO2 신호(516)는 수신된 신호에 기초하여, 예를 들면, 인터럽션(interruption)을 정의할 수 있거나 또는 DMA(Direct Memory Access) 요청을 전송할 수 있는 소프트웨어에 의해 구현될 수 있다. TE 신호의 사용은 필요하지는 않지만, 디스플레이 인터페이스에서 활용된다.
도 6은 본 발명의 일 실시예에 따른 어댑터 회로에서 읽기 싸이클을 동기화하는 예시를 도시하고 있다. 디스플레이 디바이스의 타이밍 조건들에 대응하도록, 메모리 버스의 FLASH.OE(603)는 늦춰진다. 전형적으로, 이것은 소프트웨어에 의해서 수행된다. 우선, 읽기 신호들의 대기 모드들을 위해 최대 번호(maximum number)가 세팅된다. 이후에, 최저의 클록 주파수 FCLK(flash clock lowest)(601)가 리셋된다. D_C 신호(602)는 현재의 신호가 데이터 신호임을 나타낸다. D_C 신호(602)는 읽기 동작 이전에는 항상 상태 "1"로 상승한다. 읽기 동작을 나타내는 FLASH.OE 신호(603)에 대응하기 위해 RD 읽기 신호(604)의 상태가 변경된다. 도 6에서는, FLASH.OE 신호(603)의 싸이클이 RD 읽기 신호(604)에서 어떻게 반복되는지를 명백하게 보여주고 있다. 읽기 디스플레이 데이터는 데이터 버스 D(7:0)(605)로 진행한다. 일반적으로, 신호 동기(signal synchronization)를 구현할 때에는 예를 들면, 게이트 지연들, 리셋 시간들, 모드 변경/시프트 주기들, 및 펄스폭들과 같은, 사용된 성분들의 속성들을 고려할 필요가 있다.
실시예에 따른 어댑터 회로는 프로세서 버스의 연속으로서 회로 기판위에 설치될 수 있다. 프로세서는 디스플레이의 연결 인터페이스로의 명령들을 생성할 수 있다. 프로세서의 명령들은 올바른 순서로 어댑터 회로를 경유하여 메모리 버스를 따라 디스플레이 디바이스의 연결 인터페이스로 동기화된다. 디스플레이 디바이스의 연결 인터페이스에 동기된 신호들이 도착하기 전에, 그것들은 간섭으로부터 보호된다. 연결 인터페이스에 도달하는 버스에 설치되는 어댑터 회로의 로직들은 사용된 프로세서에 따라 변한다. 어댑터 회로는 전기적으로 신호들을 개조하며, 디스플레이의 연결 인터페이스를 위해 상기 신호들을 동기화시킨다. 사용된 버스는 동기화되지 않은 메모리 버스이다. 본 발명에 따른 어댑터 회로에 의해, 프로세서 및 디스플레이 디바이스의 연결 인터페이스 간의 시그널링이 프로세서에 연결된 메모리 버스를 통해 실현되도록, 디스플레이 디바이스를 제어하는 프로세서 및 디스플레이 디바이스의 연결 인터페이스간의 시그널링이 수행되며, 이러한 경우에 어댑터 회로는 디스플레이 디바이스 연결 인터페이스 및 메모리 버스를 상호간에 전기적으로 매칭시킨다. 디스플레이 디바이스 연결 인터페이스 및 메모리 버스간 신호들의 동기화를 매칭시키기 위해, 그리고 단일 버스를 형성하기 위해 연결 인터페이스 및 메모리 버스를 물리적으로 연결하기 위해 어댑터 회로에는 게이트들이 제공된다.
가장 일반적으로 사용되는 디스플레이 디바이스는 액정표시장치(Liquid Crystal Display, LCD)이다. 그러나, 디스플레이 디바이스의 타입은 본 발명의 응용 가능성을 제한하지 않으며, 본 발명에 따른 장치는 배경 빛의 사용을 필요로 하지 않는 예를 들면, 자가-발광 디스플레이들(OLED(Organic Light Emitting Diode))과 같은 다른 타입들의 디스플레이들에서 사용될 수 있다. 또한, 디스플레이 디바이스에 있는 각각의 지능형 연결 인터페이스들을 메모리 버스를 통해 프로세서에 연결하는 것은 본 발명의 범위내에서 구현될 수 있다.

Claims (13)

  1. 디스플레이 디바이스(303) 및 상기 디스플레이 디바이스를 제어하는 프로세서(301)를 포함하는 장치에 있어서, 상기 장치는
    상기 디스플레이 디바이스내에 통합된 지능형 디스플레이 디바이스 연결 인터페이스(302);
    상기 프로세서(301) 및 상기 디스플레이 디바이스 연결 인터페이스(302) 간의 시그널링을 구현하기 위해 프로세서(301)에 연결된 메모리 버스(304); 및
    메모리 버스(401, 510) 및 디스플레이 디바이스 연결 인터페이스(404, 540) 간에 신호들을 매칭시키기 위한 어댑터 회로(402);를 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 디스플레이 디바이스의 지능형 연결 인터페이스는
    노키아 Oyj에 의해 제조된 MeSSI(Medium Speed Screen Interface)(302)인 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 프로세서(301)에 연결된 상기 메모리 버스(304)는
    동기화되지 않은 메모리 버스(non-synchronized memory bus)인 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 장치는
    상기 프로세서(301) 및 상기 디스플레이 디바이스 연결 인터페이스(302)간 외에도 상기 프로세서(301) 및 상기 메모리 유닛(303)간의 시그널링을 구현하기 위한 메모리 버스(304);를 포함하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 어댑터 회로(402)는
    상기 디스플레이 디바이스에 의해 요구된 순서로 상기 메모리 버스(401, 510)의 신호들(511, 512, 513, 514, 515, 516)을 동기화하기 위한 수단;을 포함하는 것을 특징으로 하는 장치.
  6. 제1항 또는 제5항에 있어서,
    상기 메모리 버스(401, 510) 및 상기 연결 인터페이스(404, 540)간에 신호들(603, 604)을 매칭시키기 위해, 상기 어댑터 회로(402)에 게이트들(51, 54, 57, 58, 59, 61)이 제공되는 것을 특징으로 하는 장치.
  7. 제1항에 있어서, 상기 장치는 또한
    전기적 간섭을 방지하기 위해 간섭 방지 세그먼트(403, 530)를 포함하는 것을 특징으로 하는 장치.
  8. 디스플레이 디바이스(303)를 상기 디스플레이 디바이스를 제어하는 프로세서 (301)에 연결하기 위한 방법에 있어서,
    상기 디스플레이 디바이스(303)에는 통합된 지능형 연결 인터페이스(302)가 존재하며,
    상기 프로세서(301) 및 상기 디스플레이 디바이스 연결 인터페이스(302)간의 시그널링이 상기 프로세서(301)에 연결된 메모리 버스(304)를 통해 실현되며,
    상기 메모리 버스(401, 510) 및 상기 디스플레이 디바이스 연결 인터페이스(404, 540)간의 신호들은 어댑터 회로(402)에 의해 호환 가능한 것을 특징으로 하는 연결 방법.
  9. 제8항에 있어서, 상기 프로세서(301)에 연결된 상기 메모리 버스(304)는
    상기 프로세서(301) 및 상기 메모리 유닛(303)간의 버스 및 상기 프로세서(301) 및 상기 디스플레이 디바이스(303)간의 버스 모두로 기능하도록 구성되는 것을 특징으로 하는 연결 방법.
  10. 제8항에 있어서, 상기 어댑터 회로(402)는
    호환 가능하도록 상기 메모리 버스(401, 510) 및 상기 디스플레이 디바이스 연결 인터페이스(404, 540)간의 신호들을 동기화하기 위해 사용되는 것을 특징으로 하는 연결 방법.
  11. 제8항에 있어서, 상기 메모리 버스(401) 및 상기 디스플레이 디바이스 연결 인터페이스(404)는
    그들간의 통신을 획득하기 위해 글루 로직들(glue logics)에 의해 함께 연결되는 것을 특징으로 하는 연결 방법.
  12. 제어 프로세서(301) 및 디스플레이 디바이스(303)간의 시그널링을 구현하기 위한 어댑터 회로 디스플레이 디바이스에 있어서,
    상기 프로세서(301) 및 디스플레이 디바이스 연결 인터페이스(302, 404, 540)간의 시그널링은 상기 프로세서(301)에 연결된 메모리 버스(304, 401, 510)를 통해 구현되며, 상기 어댑터 회로(402)는 상기 디스플레이 디바이스 연결 인터페이스(404, 540) 및 상기 메모리 버스(401, 510)를 전기적으로 매칭시키는 것을 특징으로 하는 어댑터 회로 디스플레이 디바이스.
  13. 제12항에 있어서,
    상기 메모리 버스(401, 510) 및 상기 디스플레이 디바이스 연결 인터페이스(404, 540)간에 신호들(603, 604)의 타이밍을 동기화시키고, 물리적인 단일 버스로서 상기 연결 인터페이스(404, 540) 및 상기 메모리 버스(401, 510)를 결합하기 위해, 상기 어댑터 회로(402)에 게이트들(51, 54, 57, 58, 59, 61)이 제공되는 것을 특징으로 하는 어댑터 회로 디스플레이 디바이스.
KR1020057023784A 2003-06-13 2004-06-14 디스플레이 디바이스 및 프로세서 간에 개선된 디스플레이디바이스 인터페이스를 피팅하기 위한 방법 및 장치 KR100693127B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20035096A FI115006B (fi) 2003-06-13 2003-06-13 Menetelmä ja järjestely parannellun näyttölaiterajapinnan sovittamiseksi näyttölaitteen ja prosessorin välille
FI20035096 2003-06-13

Publications (2)

Publication Number Publication Date
KR20060023553A KR20060023553A (ko) 2006-03-14
KR100693127B1 true KR100693127B1 (ko) 2007-03-13

Family

ID=8566429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057023784A KR100693127B1 (ko) 2003-06-13 2004-06-14 디스플레이 디바이스 및 프로세서 간에 개선된 디스플레이디바이스 인터페이스를 피팅하기 위한 방법 및 장치

Country Status (7)

Country Link
US (1) US20070115203A1 (ko)
EP (1) EP1636691A1 (ko)
JP (1) JP2006527403A (ko)
KR (1) KR100693127B1 (ko)
CN (1) CN100429615C (ko)
FI (1) FI115006B (ko)
WO (1) WO2004111829A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114328311A (zh) * 2021-12-15 2022-04-12 珠海一微半导体股份有限公司 一种存储控制器架构、数据处理电路及数据处理方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0762794B2 (ja) * 1985-09-13 1995-07-05 株式会社日立製作所 グラフイツク表示装置
US5250940A (en) * 1991-01-18 1993-10-05 National Semiconductor Corporation Multi-mode home terminal system that utilizes a single embedded general purpose/DSP processor and a single random access memory
US5450542A (en) * 1993-11-30 1995-09-12 Vlsi Technology, Inc. Bus interface with graphics and system paths for an integrated memory system
JP3106872B2 (ja) * 1994-09-02 2000-11-06 株式会社日立製作所 画像処理プロセッサ及びそれを用いたデータ処理システム
US5790881A (en) * 1995-02-07 1998-08-04 Sigma Designs, Inc. Computer system including coprocessor devices simulating memory interfaces
US5854637A (en) * 1995-08-17 1998-12-29 Intel Corporation Method and apparatus for managing access to a computer system memory shared by a graphics controller and a memory controller
US6597329B1 (en) * 1999-01-08 2003-07-22 Intel Corporation Readable matrix addressable display system
US6760444B1 (en) * 1999-01-08 2004-07-06 Cisco Technology, Inc. Mobile IP authentication
JP3105884B2 (ja) * 1999-03-31 2000-11-06 新潟日本電気株式会社 メモリ性表示装置用表示コントローラ
JP4058888B2 (ja) * 1999-11-29 2008-03-12 セイコーエプソン株式会社 Ｒａｍ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器
JP2002311918A (ja) * 2001-04-18 2002-10-25 Seiko Epson Corp 液晶表示装置
DE60129448T2 (de) * 2001-12-07 2008-04-10 Renesas Technology Europe Ltd., Maidenhead Busbrücke mit einem Burst-Übertragungsmodebus und einem Einzel-Übertragungsmodebus

Also Published As

Publication number Publication date
FI20035096A0 (fi) 2003-06-13
JP2006527403A (ja) 2006-11-30
KR20060023553A (ko) 2006-03-14
WO2004111829A1 (en) 2004-12-23
CN1806223A (zh) 2006-07-19
US20070115203A1 (en) 2007-05-24
EP1636691A1 (en) 2006-03-22
FI20035096A (fi) 2004-12-14
FI115006B (fi) 2005-02-15
CN100429615C (zh) 2008-10-29

Similar Documents

Publication Publication Date Title
US6629172B1 (en) Multi-chip addressing for the I2C bus
KR100720652B1 (ko) 디스플레이 구동 회로
US8274972B2 (en) Communication system with switchable connection
CA2266029A1 (en) Low power serial protocol translator for use in multi-circuit board electronic systems
US20070088874A1 (en) Offload engine as processor peripheral
US20070250652A1 (en) High speed dual-wire communications device requiring no passive pullup components
JPH09503610A (ja) データストリームモード切換機能を備えたメモリ装置
CN109359073B (zh) 一种基于spi总线的设备间通信方法及装置
US11928066B2 (en) I2C bridge device
US7868660B2 (en) Serial communications bus with active pullup
KR20040076730A (ko) 고속의 무선 통신에 적합한 하이브리드형 직렬 데이터전송 장치 및 그 방법
US7752377B2 (en) Structure compatible with I2C bus and system management bus and timing buffering apparatus thereof
CN100459612C (zh) 一种通讯传输控制装置及实现通讯协议控制的方法
KR100805836B1 (ko) 버스 폭 설정 장치, 디스플레이 장치 그리고 버스 폭 설정방법
KR100693127B1 (ko) 디스플레이 디바이스 및 프로세서 간에 개선된 디스플레이디바이스 인터페이스를 피팅하기 위한 방법 및 장치
US7430625B2 (en) Connection of a memory component to an electronic device via a connection bus utilizing multiple interface protocols
US9367495B1 (en) High speed integrated circuit interface
US5815673A (en) Method and apparatus for reducing latency time on an interface by overlapping transmitted packets
US7714871B2 (en) System and method for controlling display of mobile terminal
US20060200604A1 (en) Method for dynamically identifying addresses of devices coupled to an integrated circuit bus
KR100295683B1 (ko) 인터아이씨의 제너럴콜 어크날리지장치및 방법
JP2003152745A (ja) データ伝送システム、送信装置及び受信装置
JP2002215566A (ja) データ伝送バスシステム
CN117762853A (zh) 一种用于提高tft显示屏帧率的高效spi数据传输连接方式
JPH08106338A (ja) マイクロコントローラ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee