JP2003152761A - Ｌａｎ中継装置及びそれに用いる適応型フロー制御方法並びにそのプログラム - Google Patents
Ｌａｎ中継装置及びそれに用いる適応型フロー制御方法並びにそのプログラムInfo
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- H04L47/13—Flow control; Congestion control in a LAN segment, e.g. ring or bus
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 メモリ回路の適応差分リードアクセス制御を
可能とし、安定したメモリアクセス制御及び必要に応じ
た回線処理部のフロー制御機能が実施可能なＬＡＮ中継
装置を提供する。 【解決手段】 受信側適応閾値制御回路２は予め３種類
の受信側閾値が設定可能であり、受信側ライト制御回路
３の受信側ライトポインタと受信側リード制御回路４の
受信側リードポインタとを比較し、基準差分信号からの
増減を検出した場合、受信側適応差分リード制御信号を
受信側リード制御回路４へ供給する。送信側適応閾値制
御回路６は予め３種類の送信側閾値が設定可能であり、
送信側ライト制御回路８の送信側ライトポインタと送信
側リード制御回路７の送信側リードポインタとを比較
し、基準差分信号からの増減を検出した場合、送信側適
応差分リード制御信号を送信側リード制御回路７へ供給
する。
可能とし、安定したメモリアクセス制御及び必要に応じ
た回線処理部のフロー制御機能が実施可能なＬＡＮ中継
装置を提供する。 【解決手段】 受信側適応閾値制御回路２は予め３種類
の受信側閾値が設定可能であり、受信側ライト制御回路
３の受信側ライトポインタと受信側リード制御回路４の
受信側リードポインタとを比較し、基準差分信号からの
増減を検出した場合、受信側適応差分リード制御信号を
受信側リード制御回路４へ供給する。送信側適応閾値制
御回路６は予め３種類の送信側閾値が設定可能であり、
送信側ライト制御回路８の送信側ライトポインタと送信
側リード制御回路７の送信側リードポインタとを比較
し、基準差分信号からの増減を検出した場合、送信側適
応差分リード制御信号を送信側リード制御回路７へ供給
する。
Description
【０００１】
【発明の属する技術分野】本発明はＬＡＮ中継装置及び
それに用いる適応型フロー制御方法並びにそのプログラ
ムに関し、特にＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔ
ｗｏｒｋ）中継装置における伝送路の輻輳回避を図るた
めのフロー制御方式に関する。
それに用いる適応型フロー制御方法並びにそのプログラ
ムに関し、特にＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔ
ｗｏｒｋ）中継装置における伝送路の輻輳回避を図るた
めのフロー制御方式に関する。
【０００２】
【従来の技術】従来、ＬＡＮ中継装置におけるフロー制
御方式においては、伝送路の輻輳回避を目的として用い
られている。例えば、特開２０００−２６９９９７号公
報には、受信側で予め設定された閾値を越えた場合に、
送信側からフロー制御を実行する技術が記載されてい
る。この従来のＬＡＮ中継装置の回線処理部の構成を図
１０に示す。
御方式においては、伝送路の輻輳回避を目的として用い
られている。例えば、特開２０００−２６９９９７号公
報には、受信側で予め設定された閾値を越えた場合に、
送信側からフロー制御を実行する技術が記載されてい
る。この従来のＬＡＮ中継装置の回線処理部の構成を図
１０に示す。
【０００３】図１０において、ＬＡＮ中継装置の回線処
理部は受信側メモリ回路７１と、送信側メモリ回路７５
とを有している。受信側メモリ回路７１に対しては受信
側ライト制御回路７３の受信側ライト制御信号によって
回線受信側データ入力信号のライトが実行される。ま
た、受信側メモリ回路７１に対しては受信側リード制御
回路７４の受信側リード制御信号によってシステム受信
側データ出力信号のリードが実行される。
理部は受信側メモリ回路７１と、送信側メモリ回路７５
とを有している。受信側メモリ回路７１に対しては受信
側ライト制御回路７３の受信側ライト制御信号によって
回線受信側データ入力信号のライトが実行される。ま
た、受信側メモリ回路７１に対しては受信側リード制御
回路７４の受信側リード制御信号によってシステム受信
側データ出力信号のリードが実行される。
【０００４】受信側ライト制御回路７３は受信側メモリ
回路７１へ受信側ライト制御信号を供給し、受信側固定
閾値制御回路７２へ受信側ライトポインタを供給する。
受信側リード制御回路７４は受信側メモリ回路７１へ受
信側リード制御信号を供給し、受信側固定閾値制御回路
７２へ受信側リードポインタを供給する。
回路７１へ受信側ライト制御信号を供給し、受信側固定
閾値制御回路７２へ受信側ライトポインタを供給する。
受信側リード制御回路７４は受信側メモリ回路７１へ受
信側リード制御信号を供給し、受信側固定閾値制御回路
７２へ受信側リードポインタを供給する。
【０００５】受信側固定閾値制御回路７２はマイクロプ
ロセッサインタフェース回路７９から予め固定閾値を設
定することが可能であり、受信側ライト制御回路７３の
受信側ライトポインタと受信側リード制御回路７４の受
信側リードポインタとの差分情報と予め設定された固定
閾値とを比較し、閾値以上の場合、送信側へのフロー制
御を実行するために送信側フロー制御要求信号を送信側
固定閾値制御回路７６に供給する。
ロセッサインタフェース回路７９から予め固定閾値を設
定することが可能であり、受信側ライト制御回路７３の
受信側ライトポインタと受信側リード制御回路７４の受
信側リードポインタとの差分情報と予め設定された固定
閾値とを比較し、閾値以上の場合、送信側へのフロー制
御を実行するために送信側フロー制御要求信号を送信側
固定閾値制御回路７６に供給する。
【０００６】送信側メモリ回路７５に対しては送信側ラ
イト制御回路７８の送信側ライト制御信号によってシス
テム送信側データ入力信号のライトが実行される。ま
た、送信側メモリ回路７５に対しては送信側リード制御
回路７７の送信側リード制御信号によって送信側データ
出力信号のリードが実行される。
イト制御回路７８の送信側ライト制御信号によってシス
テム送信側データ入力信号のライトが実行される。ま
た、送信側メモリ回路７５に対しては送信側リード制御
回路７７の送信側リード制御信号によって送信側データ
出力信号のリードが実行される。
【０００７】送信側ライト制御回路７８は送信側メモリ
回路７５へ送信側ライト制御信号を供給し、送信側固定
閾値制御回路７６へ送信側ライトポインタを供給する。
送信側リード制御回路７７は送信側メモリ回路７５へ送
信側リード制御信号を供給し、送信側固定閾値制御回路
７６へ送信側リードポインタを供給する。
回路７５へ送信側ライト制御信号を供給し、送信側固定
閾値制御回路７６へ送信側ライトポインタを供給する。
送信側リード制御回路７７は送信側メモリ回路７５へ送
信側リード制御信号を供給し、送信側固定閾値制御回路
７６へ送信側リードポインタを供給する。
【０００８】送信側固定閾値制御回路７６はマイクロプ
ロセッサインタフェース回路７９から予め固定閾値を設
定することが可能であり、送信側ライト制御回路７８の
送信側ライトポインタと送信側リード制御回路７７の送
信側リードポインタとの差分情報と予め設定された固定
閾値とを比較し、閾値以上の場合、受信側へのフロー制
御を実行するために受信側フロー制御要求信号を受信側
固定閾値制御回路７２に供給する。また、送信側固定閾
値制御回路７６は受信側固定閾値制御回路７２から供給
される送信側フロー制御要求信号によって回線送信側へ
ポーズフレームを出力する。
ロセッサインタフェース回路７９から予め固定閾値を設
定することが可能であり、送信側ライト制御回路７８の
送信側ライトポインタと送信側リード制御回路７７の送
信側リードポインタとの差分情報と予め設定された固定
閾値とを比較し、閾値以上の場合、受信側へのフロー制
御を実行するために受信側フロー制御要求信号を受信側
固定閾値制御回路７２に供給する。また、送信側固定閾
値制御回路７６は受信側固定閾値制御回路７２から供給
される送信側フロー制御要求信号によって回線送信側へ
ポーズフレームを出力する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＡＮ中継装置では、予め設定された固定閾値
のみを使用するため、回線側とシステム側とのクロック
スキューやシステム側のキューイング処理で正常なアク
セスが実行できない場合、正常なアクセスへの適応動作
を実現することができない。
た従来のＬＡＮ中継装置では、予め設定された固定閾値
のみを使用するため、回線側とシステム側とのクロック
スキューやシステム側のキューイング処理で正常なアク
セスが実行できない場合、正常なアクセスへの適応動作
を実現することができない。
【００１０】また、従来のＬＡＮ中継装置では、一部の
伝送路で発生した輻輳を他の正常な伝送路に波及するこ
とを抑止することを目的としているため、輻輳回避制御
が固定化されてしまう。
伝送路で発生した輻輳を他の正常な伝送路に波及するこ
とを抑止することを目的としているため、輻輳回避制御
が固定化されてしまう。
【００１１】そこで、本発明の目的は上記の問題点を解
消し、メモリ回路の適応差分リードアクセス制御を行う
ことができ、安定したメモリアクセス制御及び必要に応
じた回線処理部のフロー制御機能を実施することができ
るＬＡＮ中継装置及びそれに用いる適応型フロー制御方
法並びにそのプログラムを提供することにある。
消し、メモリ回路の適応差分リードアクセス制御を行う
ことができ、安定したメモリアクセス制御及び必要に応
じた回線処理部のフロー制御機能を実施することができ
るＬＡＮ中継装置及びそれに用いる適応型フロー制御方
法並びにそのプログラムを提供することにある。
【００１２】
【課題を解決するための手段】本発明によるＬＡＮ中継
装置は、回線とシステムとの間においてデータ信号を中
継するために受信側メモリ回路及び送信側メモリ回路を
回線処理部に含むＬＡＮ中継装置であって、前記受信側
メモリ回路へのライトポインタ及びリードポインタを比
較して予め設定された基準差分信号からの増減を検出し
た時にその増減に応じて前記受信側メモリ回路に対する
アクセス制御を行う受信側適応閾値制御回路と、前記送
信側メモリ回路へのライトポインタ及びリードポインタ
を比較して予め設定された基準差分信号からの増減を検
出した時にその増減に応じて前記送信側メモリ回路に対
するアクセス制御を行う送信側適応閾値制御回路とを前
記回線処理部に備えている。
装置は、回線とシステムとの間においてデータ信号を中
継するために受信側メモリ回路及び送信側メモリ回路を
回線処理部に含むＬＡＮ中継装置であって、前記受信側
メモリ回路へのライトポインタ及びリードポインタを比
較して予め設定された基準差分信号からの増減を検出し
た時にその増減に応じて前記受信側メモリ回路に対する
アクセス制御を行う受信側適応閾値制御回路と、前記送
信側メモリ回路へのライトポインタ及びリードポインタ
を比較して予め設定された基準差分信号からの増減を検
出した時にその増減に応じて前記送信側メモリ回路に対
するアクセス制御を行う送信側適応閾値制御回路とを前
記回線処理部に備えている。
【００１３】本発明による適応型フロー制御方法は、回
線とシステムとの間においてデータ信号を中継するため
に受信側メモリ回路及び送信側メモリ回路を回線処理部
に含むＬＡＮ中継装置の適応型フロー制御方法であっ
て、前記受信側メモリ回路へのライトポインタ及びリー
ドポインタを比較して予め設定された基準差分信号から
の増減を検出した時にその増減に応じて前記受信側メモ
リ回路に対するアクセス制御を行うステップと、前記送
信側メモリ回路へのライトポインタ及びリードポインタ
を比較して予め設定された基準差分信号からの増減を検
出した時にその増減に応じて前記送信側メモリ回路に対
するアクセス制御を行うステップとを前記回線処理部に
備えている。
線とシステムとの間においてデータ信号を中継するため
に受信側メモリ回路及び送信側メモリ回路を回線処理部
に含むＬＡＮ中継装置の適応型フロー制御方法であっ
て、前記受信側メモリ回路へのライトポインタ及びリー
ドポインタを比較して予め設定された基準差分信号から
の増減を検出した時にその増減に応じて前記受信側メモ
リ回路に対するアクセス制御を行うステップと、前記送
信側メモリ回路へのライトポインタ及びリードポインタ
を比較して予め設定された基準差分信号からの増減を検
出した時にその増減に応じて前記送信側メモリ回路に対
するアクセス制御を行うステップとを前記回線処理部に
備えている。
【００１４】本発明による適応型フロー制御方法のプロ
グラムは、回線とシステムとの間においてデータ信号を
中継するために受信側メモリ回路及び送信側メモリ回路
を回線処理部に含むＬＡＮ中継装置の適応型フロー制御
方法のプログラムであって、コンピュータに、前記受信
側メモリ回路へのライトポインタ及びリードポインタを
比較して予め設定された基準差分信号からの増減を検出
した時にその増減に応じて前記受信側メモリ回路に対す
るアクセス制御を行う処理と、前記送信側メモリ回路へ
のライトポインタ及びリードポインタを比較して予め設
定された基準差分信号からの増減を検出した時にその増
減に応じて前記送信側メモリ回路に対するアクセス制御
を行う処理とを実行させている。
グラムは、回線とシステムとの間においてデータ信号を
中継するために受信側メモリ回路及び送信側メモリ回路
を回線処理部に含むＬＡＮ中継装置の適応型フロー制御
方法のプログラムであって、コンピュータに、前記受信
側メモリ回路へのライトポインタ及びリードポインタを
比較して予め設定された基準差分信号からの増減を検出
した時にその増減に応じて前記受信側メモリ回路に対す
るアクセス制御を行う処理と、前記送信側メモリ回路へ
のライトポインタ及びリードポインタを比較して予め設
定された基準差分信号からの増減を検出した時にその増
減に応じて前記送信側メモリ回路に対するアクセス制御
を行う処理とを実行させている。
【００１５】すなわち、本発明のＬＡＮ中継装置は、回
線処理部の送信側と受信側とに適応閾値制御回路を設け
ることによって、適応差分制御信号を用いてメモリアク
セス制御を行い、ＬＡＮ環境における最適なフロー制御
を実施するものである。
線処理部の送信側と受信側とに適応閾値制御回路を設け
ることによって、適応差分制御信号を用いてメモリアク
セス制御を行い、ＬＡＮ環境における最適なフロー制御
を実施するものである。
【００１６】より具体的に説明すると、本発明のＬＡＮ
中継装置では、回線処理部に受信側メモリ回路と送信側
メモリ回路とを有している。受信側メモリ回路に対して
は受信側ライト制御回路の受信側ライト制御信号によっ
て回線受信側データ入力信号のライトが実行され、受信
側リード制御回路の受信側リード制御信号によってシス
テム受信側データ出力信号のリードが実行される。
中継装置では、回線処理部に受信側メモリ回路と送信側
メモリ回路とを有している。受信側メモリ回路に対して
は受信側ライト制御回路の受信側ライト制御信号によっ
て回線受信側データ入力信号のライトが実行され、受信
側リード制御回路の受信側リード制御信号によってシス
テム受信側データ出力信号のリードが実行される。
【００１７】受信側ライト制御回路は受信側メモリ回路
へ受信側ライト制御信号を供給し、受信側適応閾値制御
回路へ受信側ライトポインタを供給する。受信側リード
制御回路は受信側メモリ回路へ受信側リード制御信号を
供給し、受信側適応閾値制御回路へ受信側リードポイン
タを供給する。
へ受信側ライト制御信号を供給し、受信側適応閾値制御
回路へ受信側ライトポインタを供給する。受信側リード
制御回路は受信側メモリ回路へ受信側リード制御信号を
供給し、受信側適応閾値制御回路へ受信側リードポイン
タを供給する。
【００１８】受信側適応閾値制御回路はマイクロプロセ
ッサインタフェース回路から予め閾値を設定することが
可能であり、受信側ライト制御回路の受信側ライトポイ
ンタと受信側リード制御回路の受信側リードポインタと
を比較し、受信側メモリ回路におけるオーバフローやア
ンダフローの発生を防ぐために予め設定された基準差分
信号からの増減を検出した場合、受信側適応差分リード
制御信号を受信側リード制御回路へ供給する。
ッサインタフェース回路から予め閾値を設定することが
可能であり、受信側ライト制御回路の受信側ライトポイ
ンタと受信側リード制御回路の受信側リードポインタと
を比較し、受信側メモリ回路におけるオーバフローやア
ンダフローの発生を防ぐために予め設定された基準差分
信号からの増減を検出した場合、受信側適応差分リード
制御信号を受信側リード制御回路へ供給する。
【００１９】また、受信側適応閾値制御回路は送信側へ
のフロー制御を実行するために送信側フロー制御要求信
号を送信側適応閾値制御回路へ供給し、送信側適応閾値
制御回路から供給される受信側フロー制御要求信号によ
って受信側アクセス制御を実行する。
のフロー制御を実行するために送信側フロー制御要求信
号を送信側適応閾値制御回路へ供給し、送信側適応閾値
制御回路から供給される受信側フロー制御要求信号によ
って受信側アクセス制御を実行する。
【００２０】送信側メモリ回路に対しては送信側ライト
制御回路の送信側ライト制御信号によってシステム送信
側データ入力信号のライトが実行され、送信側リード制
御回路の送信側リード制御信号によって送信側データ出
力信号のリードが実行される。
制御回路の送信側ライト制御信号によってシステム送信
側データ入力信号のライトが実行され、送信側リード制
御回路の送信側リード制御信号によって送信側データ出
力信号のリードが実行される。
【００２１】送信側ライト制御回路は送信側メモリ回路
へ送信側ライト制御信号を供給し、送信側適応閾値制御
回路へ送信側ライトポインタを供給する。送信側リード
制御回路は送信側メモリ回路へ送信側リード制御信号を
供給し、送信側適応閾値制御回路へ送信側リードポイン
タを供給する。
へ送信側ライト制御信号を供給し、送信側適応閾値制御
回路へ送信側ライトポインタを供給する。送信側リード
制御回路は送信側メモリ回路へ送信側リード制御信号を
供給し、送信側適応閾値制御回路へ送信側リードポイン
タを供給する。
【００２２】送信側適応閾値制御回路はマイクロプロセ
ッサインタフェース回路から予め閾値を設定することが
可能であり、送信側ライト制御回路の送信側ライトポイ
ンタと送信側リード制御回路の送信側リードポインタと
を比較し、送信側メモリ回路におけるオーバフローやア
ンダフローの発生を防ぐために予め設定された基準差分
信号からの増減を検出した場合、送信側適応差分リード
制御信号を送信側リード制御回路へ供給する。
ッサインタフェース回路から予め閾値を設定することが
可能であり、送信側ライト制御回路の送信側ライトポイ
ンタと送信側リード制御回路の送信側リードポインタと
を比較し、送信側メモリ回路におけるオーバフローやア
ンダフローの発生を防ぐために予め設定された基準差分
信号からの増減を検出した場合、送信側適応差分リード
制御信号を送信側リード制御回路へ供給する。
【００２３】また、送信側適応閾値制御回路は受信側へ
のフロー制御を実行するために受信側フロー制御要求信
号を受信側適応閾値制御回路へ供給し、受信側適応閾値
制御回路から供給される送信側フロー制御要求信号によ
って送信側アクセスを制御し、回線送信側へポーズフレ
ームを出力する。
のフロー制御を実行するために受信側フロー制御要求信
号を受信側適応閾値制御回路へ供給し、受信側適応閾値
制御回路から供給される送信側フロー制御要求信号によ
って送信側アクセスを制御し、回線送信側へポーズフレ
ームを出力する。
【００２４】このようにして、ＬＡＮ中継装置の回線処
理部の受信側では、受信側適応閾値制御回路の受信側適
応差分リード制御信号あるいは送信側適応閾値制御回路
のフロー制御要求信号によって受信側メモリ回路のアク
セスを制御する。また、回線処理部の送信側では、送信
側適応閾値制御回路の送信側適応差分リード制御信号あ
るいは受信側適応閾値制御回路のフロー制御要求信号に
よって送信側メモリ回路のアクセスを制御し、回線側へ
ポーズフレームを出力することで、輻輳制御を実施する
ことが可能となる。
理部の受信側では、受信側適応閾値制御回路の受信側適
応差分リード制御信号あるいは送信側適応閾値制御回路
のフロー制御要求信号によって受信側メモリ回路のアク
セスを制御する。また、回線処理部の送信側では、送信
側適応閾値制御回路の送信側適応差分リード制御信号あ
るいは受信側適応閾値制御回路のフロー制御要求信号に
よって送信側メモリ回路のアクセスを制御し、回線側へ
ポーズフレームを出力することで、輻輳制御を実施する
ことが可能となる。
【００２５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
ＬＡＮ中継装置の回線処理部の構成を示すブロック図で
ある。図１において、本発明の一実施例によるＬＡＮ中
継装置の回線処理部は受信側メモリ回路１と、受信側適
応閾値制御回路２と、受信側ライト制御回路３と、受信
側リード制御回路４と、送信側メモリ回路５と、送信側
適応閾値制御回路６と、送信側リード制御回路７と、送
信側ライト制御回路８と、マイクロプロセッサインタフ
ェース回路９とから構成されている。
面を参照して説明する。図１は本発明の一実施例による
ＬＡＮ中継装置の回線処理部の構成を示すブロック図で
ある。図１において、本発明の一実施例によるＬＡＮ中
継装置の回線処理部は受信側メモリ回路１と、受信側適
応閾値制御回路２と、受信側ライト制御回路３と、受信
側リード制御回路４と、送信側メモリ回路５と、送信側
適応閾値制御回路６と、送信側リード制御回路７と、送
信側ライト制御回路８と、マイクロプロセッサインタフ
ェース回路９とから構成されている。
【００２６】本発明の一実施例によるＬＡＮ中継装置の
回線処理部においては、回線受信側入力データ信号が受
信メモリ回路１に入力されると、受信側メモリ回路１に
対しては受信側ライト制御回路３から供給される受信側
ライト制御信号によって回線受信側入力データ信号のラ
イトが実行される。
回線処理部においては、回線受信側入力データ信号が受
信メモリ回路１に入力されると、受信側メモリ回路１に
対しては受信側ライト制御回路３から供給される受信側
ライト制御信号によって回線受信側入力データ信号のラ
イトが実行される。
【００２７】受信メモリ回路１にライトされたデータ信
号は受信側リード制御回路４の受信側リード制御信号に
よって受信メモリ回路１からリードされ、システム受信
側データ出力信号としてシステム受信側に送出される。
号は受信側リード制御回路４の受信側リード制御信号に
よって受信メモリ回路１からリードされ、システム受信
側データ出力信号としてシステム受信側に送出される。
【００２８】受信側ライト制御回路３は受信側メモリ回
路１へ受信側ライト制御信号を供給し、受信側適応閾値
制御回路２へ受信側ライトポインタを供給する。受信側
リード制御回路４は受信側メモリ回路１へ受信側リード
制御信号を供給し、受信側適応閾値制御回路２へ受信側
リードポインタを供給する。
路１へ受信側ライト制御信号を供給し、受信側適応閾値
制御回路２へ受信側ライトポインタを供給する。受信側
リード制御回路４は受信側メモリ回路１へ受信側リード
制御信号を供給し、受信側適応閾値制御回路２へ受信側
リードポインタを供給する。
【００２９】受信側適応閾値制御回路２はマイクロプロ
セッサインタフェース回路９から予め３種類の受信側閾
値（受信側低閾値、受信側中閾値、受信側高閾値）を設
定することが可能である。ここで、３種類の受信側閾値
はＬＡＮ中継装置の回線処理部におけるフロー制御の状
態に応じて図示せぬマイクロプロセッサがマイクロプロ
セッサインタフェース回路９を通して適宜設定し、その
値は可変することが可能となっている。
セッサインタフェース回路９から予め３種類の受信側閾
値（受信側低閾値、受信側中閾値、受信側高閾値）を設
定することが可能である。ここで、３種類の受信側閾値
はＬＡＮ中継装置の回線処理部におけるフロー制御の状
態に応じて図示せぬマイクロプロセッサがマイクロプロ
セッサインタフェース回路９を通して適宜設定し、その
値は可変することが可能となっている。
【００３０】また、受信側適応閾値制御回路２は受信側
ライト制御回路３の受信側ライトポインタと受信側リー
ド制御回路４の受信側リードポインタとを比較し、受信
側メモリ回路１におけるオーバフローやアンダフローの
発生を防ぐために予め設定された基準差分信号からの増
減を検出した場合、受信側適応差分リード制御信号を受
信側リード制御回路４へ供給する。上記の３種類の受信
側閾値はこの基準差分信号からの増減を検出するための
ものである。
ライト制御回路３の受信側ライトポインタと受信側リー
ド制御回路４の受信側リードポインタとを比較し、受信
側メモリ回路１におけるオーバフローやアンダフローの
発生を防ぐために予め設定された基準差分信号からの増
減を検出した場合、受信側適応差分リード制御信号を受
信側リード制御回路４へ供給する。上記の３種類の受信
側閾値はこの基準差分信号からの増減を検出するための
ものである。
【００３１】また、受信側適応閾値制御回路２は送信側
へのフロー制御を実行するために、送信側フロー制御要
求信号を送信側適応閾値制御回路６へ供給し、送信側適
応閾値制御回路６から供給される受信側フロー制御要求
信号によって受信側アクセス制御を実行する。
へのフロー制御を実行するために、送信側フロー制御要
求信号を送信側適応閾値制御回路６へ供給し、送信側適
応閾値制御回路６から供給される受信側フロー制御要求
信号によって受信側アクセス制御を実行する。
【００３２】送信側メモリ回路５にシステム送信側デー
タ入力信号が入力されると、送信側メモリ回路５に対し
ては送信側ライト制御回路８から供給される送信側ライ
ト制御信号によってシステム送信側データ入力信号のラ
イトが実行される。
タ入力信号が入力されると、送信側メモリ回路５に対し
ては送信側ライト制御回路８から供給される送信側ライ
ト制御信号によってシステム送信側データ入力信号のラ
イトが実行される。
【００３３】送信側メモリ回路５にライトされたデータ
信号は送信側リード制御回路７の送信側リード制御信号
によって送信側メモリ回路５からリードされ、回線送信
側データ出力信号として回線送信側に送出される。
信号は送信側リード制御回路７の送信側リード制御信号
によって送信側メモリ回路５からリードされ、回線送信
側データ出力信号として回線送信側に送出される。
【００３４】送信側ライト制御回路８は送信側メモリ回
路５へ送信側ライト制御信号を供給し、送信側適応閾値
制御回路６へ送信側ライトポインタを供給する。送信側
リード制御回路７は送信側メモリ回路５へ送信側リード
制御信号を供給し、送信側適応閾値制御回路６へ送信側
リードポインタを供給する。
路５へ送信側ライト制御信号を供給し、送信側適応閾値
制御回路６へ送信側ライトポインタを供給する。送信側
リード制御回路７は送信側メモリ回路５へ送信側リード
制御信号を供給し、送信側適応閾値制御回路６へ送信側
リードポインタを供給する。
【００３５】送信側適応閾値制御回路６はマイクロプロ
セッサインタフェース回路９から予め３種類の送信側閾
値（送信側低閾値、送信側中閾値、送信側高閾値）を設
定することが可能である。ここで、３種類の送信側閾値
はＬＡＮ中継装置の回線処理部におけるフロー制御の状
態に応じて図示せぬマイクロプロセッサがマイクロプロ
セッサインタフェース回路９を通して適宜設定し、その
値は可変することが可能となっている。
セッサインタフェース回路９から予め３種類の送信側閾
値（送信側低閾値、送信側中閾値、送信側高閾値）を設
定することが可能である。ここで、３種類の送信側閾値
はＬＡＮ中継装置の回線処理部におけるフロー制御の状
態に応じて図示せぬマイクロプロセッサがマイクロプロ
セッサインタフェース回路９を通して適宜設定し、その
値は可変することが可能となっている。
【００３６】送信側適応閾値制御回路６は送信側ライト
制御回路８の送信側ライトポインタと送信側リード制御
回路７の送信側リードポインタとを比較し、送信側メモ
リ回路５におけるオーバフローやアンダフローの発生を
防ぐために予め設定された基準差分信号からの増減を検
出した場合、送信側適応差分リード制御信号を送信側リ
ード制御回路７へ供給する。上記の３種類の送信側閾値
はこの基準差分信号からの増減を検出するためのもので
ある。
制御回路８の送信側ライトポインタと送信側リード制御
回路７の送信側リードポインタとを比較し、送信側メモ
リ回路５におけるオーバフローやアンダフローの発生を
防ぐために予め設定された基準差分信号からの増減を検
出した場合、送信側適応差分リード制御信号を送信側リ
ード制御回路７へ供給する。上記の３種類の送信側閾値
はこの基準差分信号からの増減を検出するためのもので
ある。
【００３７】また、送信側適応閾値制御回路６は受信側
へのフロー制御を実行するために受信側フロー制御要求
信号を受信側適応閾値制御回路２へ供給し、受信側適応
閾値制御回路２から供給される送信側フロー制御要求信
号によって送信側アクセスを制御し、送信側メモリ回路
５へ送信側ポーズフレームを挿入し、回線送信側へポー
ズフレームを出力する。
へのフロー制御を実行するために受信側フロー制御要求
信号を受信側適応閾値制御回路２へ供給し、受信側適応
閾値制御回路２から供給される送信側フロー制御要求信
号によって送信側アクセスを制御し、送信側メモリ回路
５へ送信側ポーズフレームを挿入し、回線送信側へポー
ズフレームを出力する。
【００３８】図２は図１の受信側適応閾値制御回路２の
構成を示すブロック図である。図２において、受信側適
応閾値制御回路２は受信側ポインタ比較回路２１と、受
信側閾値設定情報保持回路２２と、受信側適応差分制御
回路２３と、受信側フロー制御回路２４とから構成さ
れ、受信側適応閾値制御回路２で実行されるプログラム
を格納する記録媒体２５が接続されている。尚、受信側
適応閾値制御回路２はコンピュータで構成され、そのコ
ンピュータが記録媒体２５のプログラムを実行すること
で、各回路の動作が実現可能である。
構成を示すブロック図である。図２において、受信側適
応閾値制御回路２は受信側ポインタ比較回路２１と、受
信側閾値設定情報保持回路２２と、受信側適応差分制御
回路２３と、受信側フロー制御回路２４とから構成さ
れ、受信側適応閾値制御回路２で実行されるプログラム
を格納する記録媒体２５が接続されている。尚、受信側
適応閾値制御回路２はコンピュータで構成され、そのコ
ンピュータが記録媒体２５のプログラムを実行すること
で、各回路の動作が実現可能である。
【００３９】受信側ポインタ比較回路２１は受信側ライ
ト制御回路３から入力される受信側ライトポインタと受
信側リード制御回路４から入力される受信側リードポイ
ンタとを比較し、その比較結果を受信側ポインタ差分情
報として受信側適応差分制御回路２３へ供給する。
ト制御回路３から入力される受信側ライトポインタと受
信側リード制御回路４から入力される受信側リードポイ
ンタとを比較し、その比較結果を受信側ポインタ差分情
報として受信側適応差分制御回路２３へ供給する。
【００４０】受信側閾値設定情報保持回路２２はマイク
ロプロセッサインタフェース回路９から入力される閾値
設定情報を保持し、その情報を受信側閾値保持情報とし
て受信側適応差分制御回路２３へ供給する。
ロプロセッサインタフェース回路９から入力される閾値
設定情報を保持し、その情報を受信側閾値保持情報とし
て受信側適応差分制御回路２３へ供給する。
【００４１】受信側フロー制御回路２４は送信側適応閾
値制御回路６から入力される受信側フロー制御要求信号
に応じて受信側フロー制御指示信号を受信側適応差分制
御回路２３へ供給する。
値制御回路６から入力される受信側フロー制御要求信号
に応じて受信側フロー制御指示信号を受信側適応差分制
御回路２３へ供給する。
【００４２】受信側適応差分制御回路２３では受信側ポ
インタ差分情報と受信側閾値保持情報と受信側フロー制
御指示信号とに応じて受信側適応差分リード制御信号を
受信側リード制御回路４へ、送信側フロー制御要求信号
を送信側適応閾値制御回路６へそれぞれ出力する。
インタ差分情報と受信側閾値保持情報と受信側フロー制
御指示信号とに応じて受信側適応差分リード制御信号を
受信側リード制御回路４へ、送信側フロー制御要求信号
を送信側適応閾値制御回路６へそれぞれ出力する。
【００４３】図３は図１の送信側適応閾値制御回路６の
構成を示すブロック図である。図３において、送信側適
応閾値制御回路６は送信側ポインタ比較回路６１と、送
信側閾値設定情報保持回路６２と、送信側適応差分制御
回路６３と、送信側フロー制御回路６４と、送信側ポー
ズフレーム挿入回路６５とから構成され、送信側適応閾
値制御回路６で実行されるプログラムを格納する記録媒
体６６が接続されている。尚、送信側適応閾値制御回路
６はコンピュータで構成され、そのコンピュータが記録
媒体６６のプログラムを実行することで、各回路の動作
が実現可能である。
構成を示すブロック図である。図３において、送信側適
応閾値制御回路６は送信側ポインタ比較回路６１と、送
信側閾値設定情報保持回路６２と、送信側適応差分制御
回路６３と、送信側フロー制御回路６４と、送信側ポー
ズフレーム挿入回路６５とから構成され、送信側適応閾
値制御回路６で実行されるプログラムを格納する記録媒
体６６が接続されている。尚、送信側適応閾値制御回路
６はコンピュータで構成され、そのコンピュータが記録
媒体６６のプログラムを実行することで、各回路の動作
が実現可能である。
【００４４】送信側ポインタ比較回路６１は送信側ライ
ト制御回路８から入力される送信側ライトポインタと送
信側リード制御回路７から入力される送信側リードポイ
ンタとを比較し、その比較結果を送信側ポインタ差分情
報として送信側適応差分制御回路６３へ供給する。
ト制御回路８から入力される送信側ライトポインタと送
信側リード制御回路７から入力される送信側リードポイ
ンタとを比較し、その比較結果を送信側ポインタ差分情
報として送信側適応差分制御回路６３へ供給する。
【００４５】送信側閾値設定情報保持回路６２はマイク
ロプロセッサインタフェース回路９から入力される閾値
設定情報を保持し、その情報を送信側閾値保持情報とし
て送信側適応差分制御回路６３へ供給する。
ロプロセッサインタフェース回路９から入力される閾値
設定情報を保持し、その情報を送信側閾値保持情報とし
て送信側適応差分制御回路６３へ供給する。
【００４６】送信側フロー制御回路６４は受信側適応閾
値制御回路２から入力される送信側フロー制御要求信号
に応じて送信側フロー制御指示信号を受信側適応差分制
御回路６３へ供給する。送信側ポーズフレーム挿入回路
６５は受信側適応閾値制御回路２から入力される送信側
フロー制御要求信号に応じて、回線側に送信停止を求め
るための送信側ポーズフレームを送信側メモリ回路５へ
供給する。
値制御回路２から入力される送信側フロー制御要求信号
に応じて送信側フロー制御指示信号を受信側適応差分制
御回路６３へ供給する。送信側ポーズフレーム挿入回路
６５は受信側適応閾値制御回路２から入力される送信側
フロー制御要求信号に応じて、回線側に送信停止を求め
るための送信側ポーズフレームを送信側メモリ回路５へ
供給する。
【００４７】送信側適応差分制御回路６３では送信側ポ
インタ差分情報と送信側閾値情報と送信側フロー制御指
示信号とに応じて送信側適応差分リード制御信号を送信
側リード制御回路４へ出力する。
インタ差分情報と送信側閾値情報と送信側フロー制御指
示信号とに応じて送信側適応差分リード制御信号を送信
側リード制御回路４へ出力する。
【００４８】図４は本発明の一実施例によるＬＡＮ中継
装置の受信側フロー制御を示すフローチャートであり、
図５及び図６は本発明の一実施例によるＬＡＮ中継装置
の送信側フロー制御を示すフローチャートであり、図７
は本発明の一実施例によるＬＡＮ中継装置のリードポイ
ンタ適応制御を示すタイムチャートである。これら図１
〜図７を参照して本発明の一実施例によるＬＡＮ中継装
置の適応型フロー制御動作について説明する。
装置の受信側フロー制御を示すフローチャートであり、
図５及び図６は本発明の一実施例によるＬＡＮ中継装置
の送信側フロー制御を示すフローチャートであり、図７
は本発明の一実施例によるＬＡＮ中継装置のリードポイ
ンタ適応制御を示すタイムチャートである。これら図１
〜図７を参照して本発明の一実施例によるＬＡＮ中継装
置の適応型フロー制御動作について説明する。
【００４９】まず、受信側の動作について説明する。受
信側動作の基準となる３種類の受信側閾値（受信側低閾
値、受信側中閾値、受信側高閾値）はマイクロプロセッ
サインタフェース回路９から受信側適応閾値制御回路２
へと予め設定される（図４ステップＳ１）。受信側メモ
リ回路１に入力された回線受信側入力データ信号は受信
側ライト制御回路３のライト制御信号によって受信側メ
モリ回路１にライトされ、受信側ライトポインタ（ＲＷ
Ｐ）情報は受信側ライト制御回路３から受信側適応閾値
制御回路２へと供給される（図４ステップＳ２）。
信側動作の基準となる３種類の受信側閾値（受信側低閾
値、受信側中閾値、受信側高閾値）はマイクロプロセッ
サインタフェース回路９から受信側適応閾値制御回路２
へと予め設定される（図４ステップＳ１）。受信側メモ
リ回路１に入力された回線受信側入力データ信号は受信
側ライト制御回路３のライト制御信号によって受信側メ
モリ回路１にライトされ、受信側ライトポインタ（ＲＷ
Ｐ）情報は受信側ライト制御回路３から受信側適応閾値
制御回路２へと供給される（図４ステップＳ２）。
【００５０】受信側適応閾値制御回路２は入力された受
信側ライトポインタＲＷＰと受信側低閾値とを比較し
（図４ステップＳ３）、受信側ライトポインタＲＷＰが
受信側低閾値以上になった場合、受信側のリード処理を
開始する。
信側ライトポインタＲＷＰと受信側低閾値とを比較し
（図４ステップＳ３）、受信側ライトポインタＲＷＰが
受信側低閾値以上になった場合、受信側のリード処理を
開始する。
【００５１】この場合、受信側のリード開始情報は受信
側適応閾値制御回路２から受信側リード制御回路４へ供
給される。受信側リード制御信号は受信側リード制御回
路４から受信側メモリ回路１に供給され、受信側メモリ
回路１からシステム受信側出力データ信号がリードさ
れ、受信側リードポインタ（ＲＲＰ）情報は受信側リー
ド制御回路４から受信側適応閾値制御回路２へと供給さ
れる（図４ステップＳ４）。
側適応閾値制御回路２から受信側リード制御回路４へ供
給される。受信側リード制御信号は受信側リード制御回
路４から受信側メモリ回路１に供給され、受信側メモリ
回路１からシステム受信側出力データ信号がリードさ
れ、受信側リードポインタ（ＲＲＰ）情報は受信側リー
ド制御回路４から受信側適応閾値制御回路２へと供給さ
れる（図４ステップＳ４）。
【００５２】受信側適応閾値制御回路２は入力された受
信側ライトポインタＲＷＰと受信側リードポインタＲＲ
Ｐとの差分（ＲＷＰ−ＲＲＰ）と受信側低閾値とを比較
し（図４ステップＳ５）、受信側ライトポインタＲＷＰ
と受信側リードポインタＲＲＰとの差分（ＲＷＰ−ＲＲ
Ｐ）が受信側低閾値の場合には通常のメモリアクセスを
実行し（ステップＳ６へ遷移）、受信側ライトポインタ
ＲＷＰと受信側リードポインタＲＲＰとの差分（ＲＷＰ
−ＲＲＰ）が受信側低閾値以外の場合には受信側適応閾
値リード制御処理が実行され（図４ステップＳ１１）、
ステップＳ６へ遷移する。
信側ライトポインタＲＷＰと受信側リードポインタＲＲ
Ｐとの差分（ＲＷＰ−ＲＲＰ）と受信側低閾値とを比較
し（図４ステップＳ５）、受信側ライトポインタＲＷＰ
と受信側リードポインタＲＲＰとの差分（ＲＷＰ−ＲＲ
Ｐ）が受信側低閾値の場合には通常のメモリアクセスを
実行し（ステップＳ６へ遷移）、受信側ライトポインタ
ＲＷＰと受信側リードポインタＲＲＰとの差分（ＲＷＰ
−ＲＲＰ）が受信側低閾値以外の場合には受信側適応閾
値リード制御処理が実行され（図４ステップＳ１１）、
ステップＳ６へ遷移する。
【００５３】ここで、図６を参照すると、ライトポイン
タ０は時刻ｔ０からライト動作が開始され、受信側ライ
トポインタＲＷＰが受信側低閾値以上になった時刻ｔ１
で、リードポインタ０のリード動作が開始される。この
時刻ｔ１での受信側ライトポインタと受信側リードポイ
ンタとの受信側差分ポインタ情報（ＲＷＰ−ＲＲＰ）が
受信側差分基準ポインタとなる。
タ０は時刻ｔ０からライト動作が開始され、受信側ライ
トポインタＲＷＰが受信側低閾値以上になった時刻ｔ１
で、リードポインタ０のリード動作が開始される。この
時刻ｔ１での受信側ライトポインタと受信側リードポイ
ンタとの受信側差分ポインタ情報（ＲＷＰ−ＲＲＰ）が
受信側差分基準ポインタとなる。
【００５４】ライト動作速度とリード動作速度とが常に
一致していれば、オーバフローやアンダフローが発生し
ない、システムとして安定な状態となる（ライトポイン
タ０及びリードポインタ０の傾きは同一）。
一致していれば、オーバフローやアンダフローが発生し
ない、システムとして安定な状態となる（ライトポイン
タ０及びリードポインタ０の傾きは同一）。
【００５５】しかしながら、回線側とシステム側とのク
ロックスキューやシステム側のキューイング処理によっ
て、ライト動作速度とリード動作速度とが常に一致する
とは限らない。例えば、リードポインタ１のように、ラ
イト動作速度に比べてリード動作速度が遅い場合、メモ
リが有限であるため、必ずオーバフロー（ライトポイン
タがリードポインタを追い越す現象）が発生する。
ロックスキューやシステム側のキューイング処理によっ
て、ライト動作速度とリード動作速度とが常に一致する
とは限らない。例えば、リードポインタ１のように、ラ
イト動作速度に比べてリード動作速度が遅い場合、メモ
リが有限であるため、必ずオーバフロー（ライトポイン
タがリードポインタを追い越す現象）が発生する。
【００５６】一方、リードポインタ２のように、ライト
動作速度に比べてリード動作速度が早い場合、必ずアン
ダフロー（リードポインタがライトポインタを追い越す
現象）が発生する。このような問題を発生させないよう
に、リードアクセスの制御を行い、常に、受信側ライト
ポインタと受信側リードポインタとの受信側差分ポイン
タ（ＲＷＰ−ＲＲＰ）が受信側差分基準ポインタと一致
するように、受信側基準差分ポインタからの差分ポイン
タ適応アルゴリズムを用いて、適応差分リード制御信号
によって受信側リード制御回路４のアクセスを制御す
る。
動作速度に比べてリード動作速度が早い場合、必ずアン
ダフロー（リードポインタがライトポインタを追い越す
現象）が発生する。このような問題を発生させないよう
に、リードアクセスの制御を行い、常に、受信側ライト
ポインタと受信側リードポインタとの受信側差分ポイン
タ（ＲＷＰ−ＲＲＰ）が受信側差分基準ポインタと一致
するように、受信側基準差分ポインタからの差分ポイン
タ適応アルゴリズムを用いて、適応差分リード制御信号
によって受信側リード制御回路４のアクセスを制御す
る。
【００５７】受信側ポインタ比較回路２１は受信側ライ
トポインタと受信側リードポインタとの受信側差分ポイ
ンタ情報（ＲＷＰ−ＲＲＰ）を受信側適応差分制御回路
２３に供給し、受信側閾値設定情報保持回路２２はマイ
クロプロセッサインタフェース回路９から予め設定され
た受信側低閾値保持情報を受信側適応差分制御回路２３
に供給する。
トポインタと受信側リードポインタとの受信側差分ポイ
ンタ情報（ＲＷＰ−ＲＲＰ）を受信側適応差分制御回路
２３に供給し、受信側閾値設定情報保持回路２２はマイ
クロプロセッサインタフェース回路９から予め設定され
た受信側低閾値保持情報を受信側適応差分制御回路２３
に供給する。
【００５８】受信側適応差分制御回路２３は受信側差分
ポインタ情報（ＲＷＰ−ＲＲＰ）と受信側低閾値保持情
報とを比較し、受信側のライトポインタ及びリードポイ
ンタのアクセス速度が一定となるように、受信側適応差
分リード制御信号を受信側リード制御回路４に出力す
る。
ポインタ情報（ＲＷＰ−ＲＲＰ）と受信側低閾値保持情
報とを比較し、受信側のライトポインタ及びリードポイ
ンタのアクセス速度が一定となるように、受信側適応差
分リード制御信号を受信側リード制御回路４に出力す
る。
【００５９】受信側適応閾値制御回路２は入力された受
信側ライトポインタＲＷＰと受信側リードポインタＲＲ
Ｐとの差分（ＲＷＰ−ＲＲＰ）と受信側中閾値とを比較
し（図４ステップＳ６）、受信側ライトポインタＲＷＰ
と受信側リードポインタＲＲＰとの差分（ＲＷＰ−ＲＲ
Ｐ）が受信側中閾値未満の場合には通常のメモリアクセ
スを実行し（ステップＳ７へ遷移）、受信側ライトポイ
ンタＲＷＰと受信側リードポインタＲＲＰとの差分（Ｒ
ＷＰ−ＲＲＰ）が受信側中閾値以上の場合には送信側フ
ロー制御要求送信処理が実行され（図４ステップＳ１
２）、ステップＳ７へ遷移する。
信側ライトポインタＲＷＰと受信側リードポインタＲＲ
Ｐとの差分（ＲＷＰ−ＲＲＰ）と受信側中閾値とを比較
し（図４ステップＳ６）、受信側ライトポインタＲＷＰ
と受信側リードポインタＲＲＰとの差分（ＲＷＰ−ＲＲ
Ｐ）が受信側中閾値未満の場合には通常のメモリアクセ
スを実行し（ステップＳ７へ遷移）、受信側ライトポイ
ンタＲＷＰと受信側リードポインタＲＲＰとの差分（Ｒ
ＷＰ−ＲＲＰ）が受信側中閾値以上の場合には送信側フ
ロー制御要求送信処理が実行され（図４ステップＳ１
２）、ステップＳ７へ遷移する。
【００６０】受信側ポインタ比較回路２１は受信側ライ
トポインタと受信側リードポインタとの受信側差分ポイ
ンタ情報（ＲＷＰ−ＲＲＰ）を受信側適応差分制御回路
２３に供給し、受信側閾値設定情報保持回路２２はマイ
クロプロセッサインタフェース回路９から予め設定され
た受信側中閾値保持情報を受信側適応差分制御回路２３
に供給する。
トポインタと受信側リードポインタとの受信側差分ポイ
ンタ情報（ＲＷＰ−ＲＲＰ）を受信側適応差分制御回路
２３に供給し、受信側閾値設定情報保持回路２２はマイ
クロプロセッサインタフェース回路９から予め設定され
た受信側中閾値保持情報を受信側適応差分制御回路２３
に供給する。
【００６１】受信側適応差分制御回路２３は受信側差分
ポインタ情報（ＲＷＰ−ＲＲＰ）と受信側中閾値保持情
報とを比較し、受信側メモリ回路１でのオーバフロー発
生を防止するために、送信側フロー制御要求信号を送信
側適応閾値制御回路６に出力する。
ポインタ情報（ＲＷＰ−ＲＲＰ）と受信側中閾値保持情
報とを比較し、受信側メモリ回路１でのオーバフロー発
生を防止するために、送信側フロー制御要求信号を送信
側適応閾値制御回路６に出力する。
【００６２】受信側適応閾値制御回路２は入力された受
信側ライトポインタＲＷＰと受信側リードポインタＲＲ
Ｐとの差分（ＲＷＰ−ＲＲＰ）と受信側高閾値とを比較
し（図４ステップＳ７）、受信側ライトポインタＲＷＰ
と受信側リードポインタＲＲＰとの差分（ＲＷＰ−ＲＲ
Ｐ）が受信側高閾値未満の場合には通常のメモリアクセ
スを実行し（ステップＳ８へ遷移）、受信側ライトポイ
ンタＲＷＰと受信側リードポインタＲＲＰとの差分（Ｒ
ＷＰ−ＲＲＰ）が受信側高閾値以上の場合には受信側強
制終了処理が実行され（図４ステップＳ１３）、ステッ
プＳ８へ遷移する。
信側ライトポインタＲＷＰと受信側リードポインタＲＲ
Ｐとの差分（ＲＷＰ−ＲＲＰ）と受信側高閾値とを比較
し（図４ステップＳ７）、受信側ライトポインタＲＷＰ
と受信側リードポインタＲＲＰとの差分（ＲＷＰ−ＲＲ
Ｐ）が受信側高閾値未満の場合には通常のメモリアクセ
スを実行し（ステップＳ８へ遷移）、受信側ライトポイ
ンタＲＷＰと受信側リードポインタＲＲＰとの差分（Ｒ
ＷＰ−ＲＲＰ）が受信側高閾値以上の場合には受信側強
制終了処理が実行され（図４ステップＳ１３）、ステッ
プＳ８へ遷移する。
【００６３】受信側ポインタ比較回路２１は受信側ライ
トポインタと受信側リードポインタとの受信側差分ポイ
ンタ情報（ＲＷＰ−ＲＲＰ）を受信側適応差分制御回路
２３に供給し、受信側閾値設定情報保持回路２２はマイ
クロプロセッサインタフェース回路９から予め設定され
た受信側高閾値保持情報を受信側適応差分制御回路２３
に供給する。受信側適応差分制御回路２３は受信側差分
ポインタ情報（ＲＷＰ−ＲＲＰ）と受信側高閾値保持情
報とを比較し、受信側メモリ回路１でのオーバフロー発
生のために、受信側適応差分リード強制終了信号を受信
側リード制御回路４に出力し、受信側リード制御回路４
による受信側メモリ回路１へのリードアクセスを強制的
に停止させる。
トポインタと受信側リードポインタとの受信側差分ポイ
ンタ情報（ＲＷＰ−ＲＲＰ）を受信側適応差分制御回路
２３に供給し、受信側閾値設定情報保持回路２２はマイ
クロプロセッサインタフェース回路９から予め設定され
た受信側高閾値保持情報を受信側適応差分制御回路２３
に供給する。受信側適応差分制御回路２３は受信側差分
ポインタ情報（ＲＷＰ−ＲＲＰ）と受信側高閾値保持情
報とを比較し、受信側メモリ回路１でのオーバフロー発
生のために、受信側適応差分リード強制終了信号を受信
側リード制御回路４に出力し、受信側リード制御回路４
による受信側メモリ回路１へのリードアクセスを強制的
に停止させる。
【００６４】受信側適応閾値制御回路２は受信側ライト
処理の終了を確認し（図４ステップＳ８）、終了してい
ない場合には通常のメモリアクセスを実行し（ステップ
Ｓ９へ遷移）、終了している場合には受信側ライト終了
処理が実行され（図４ステップＳ１４）、ステップＳ９
へ遷移する。
処理の終了を確認し（図４ステップＳ８）、終了してい
ない場合には通常のメモリアクセスを実行し（ステップ
Ｓ９へ遷移）、終了している場合には受信側ライト終了
処理が実行され（図４ステップＳ１４）、ステップＳ９
へ遷移する。
【００６５】受信側適応閾値制御回路２は受信側リード
処理の終了を確認し（図４ステップＳ９）、終了してい
ない場合には通常のメモリアクセスを実行し（ステップ
Ｓ５へ遷移）、終了している場合には受信側リード終了
処理が実行され（図４ステップＳ１５）、受信側メモリ
アクセスが終了となる。
処理の終了を確認し（図４ステップＳ９）、終了してい
ない場合には通常のメモリアクセスを実行し（ステップ
Ｓ５へ遷移）、終了している場合には受信側リード終了
処理が実行され（図４ステップＳ１５）、受信側メモリ
アクセスが終了となる。
【００６６】また、受信側適応閾値制御回路２は受信側
フロー制御要求信号を受信した場合、受信側フロー制御
を行うために、受信側適応閾値リード制御処理を実行し
（図４ステップＳ１１）、ステップＳ６へ遷移する。
フロー制御要求信号を受信した場合、受信側フロー制御
を行うために、受信側適応閾値リード制御処理を実行し
（図４ステップＳ１１）、ステップＳ６へ遷移する。
【００６７】受信側フロー制御回路２４は送信側適応閾
値制御回路６から受信側適応閾値制御回路２への受信側
フロー制御要求信号を受信すると、受信側フロー制御指
示信号を受信側適応差分制御回路２３に供給する。受信
側適応差分制御回路２３は受信側フロー制御を行うため
に受信側適応差分リード制御信号を受信側リード制御回
路４に出力する。
値制御回路６から受信側適応閾値制御回路２への受信側
フロー制御要求信号を受信すると、受信側フロー制御指
示信号を受信側適応差分制御回路２３に供給する。受信
側適応差分制御回路２３は受信側フロー制御を行うため
に受信側適応差分リード制御信号を受信側リード制御回
路４に出力する。
【００６８】通常の受信側リードアクセスの場合には、
受信側リード制御信号が受信側リード制御回路４から受
信側メモリ回路１に供給され、システム受信側出力デー
タ信号としてリードされ、受信側リードポインタ（ＲＲ
Ｐ）情報が受信側リード制御回路４から受信側適応閾値
制御回路２へ供給される。
受信側リード制御信号が受信側リード制御回路４から受
信側メモリ回路１に供給され、システム受信側出力デー
タ信号としてリードされ、受信側リードポインタ（ＲＲ
Ｐ）情報が受信側リード制御回路４から受信側適応閾値
制御回路２へ供給される。
【００６９】受信側適応閾値リード処理が必要な受信側
リードアクセスの場合には、必要に応じて適応制御され
た受信側リード制御信号が受信側リード制御回路４から
受信側メモリ回路１に供給され、受信側メモリ回路１か
らシステム受信側出力データ信号がリードされ、受信側
リードポインタ（ＲＲＰ）情報が受信側リード制御回路
４から受信側適応閾値制御回路２へ供給される。
リードアクセスの場合には、必要に応じて適応制御され
た受信側リード制御信号が受信側リード制御回路４から
受信側メモリ回路１に供給され、受信側メモリ回路１か
らシステム受信側出力データ信号がリードされ、受信側
リードポインタ（ＲＲＰ）情報が受信側リード制御回路
４から受信側適応閾値制御回路２へ供給される。
【００７０】送信側フロー制御要求処理が必要な受信側
リードアクセスの場合には、送信側フロー制御として適
応制御された受信側リード制御信号が受信側リード制御
回路４から受信側メモリ回路１に供給され、受信側メモ
リ回路１からシステム受信側出力データ信号としてリー
ドされ、受信側リードポインタ（ＲＲＰ）情報が受信側
リード制御回路４から受信側適応閾値制御回路２へ供給
される。
リードアクセスの場合には、送信側フロー制御として適
応制御された受信側リード制御信号が受信側リード制御
回路４から受信側メモリ回路１に供給され、受信側メモ
リ回路１からシステム受信側出力データ信号としてリー
ドされ、受信側リードポインタ（ＲＲＰ）情報が受信側
リード制御回路４から受信側適応閾値制御回路２へ供給
される。
【００７１】受信側強制終了処理が必要な受信側リード
アクセスの場合には、受信側の強制終了実行用受信側リ
ード制御信号が受信側リード制御回路４から受信側メモ
リ回路１に供給され、受信側リードアクセスが強制終了
される。
アクセスの場合には、受信側の強制終了実行用受信側リ
ード制御信号が受信側リード制御回路４から受信側メモ
リ回路１に供給され、受信側リードアクセスが強制終了
される。
【００７２】次に、送信側の動作について説明する。送
信側動作の基準となる３種類の送信側閾値（送信側低閾
値、送信側中閾値、送信側高閾値）はマイクロプロセッ
サインタフェース回路９から送信側適応閾値制御回路６
へと予め設定される（図５ステップＳ２１）。
信側動作の基準となる３種類の送信側閾値（送信側低閾
値、送信側中閾値、送信側高閾値）はマイクロプロセッ
サインタフェース回路９から送信側適応閾値制御回路６
へと予め設定される（図５ステップＳ２１）。
【００７３】送信側メモリ回路５に入力されたシステム
送信側入力データ信号は送信側ライト制御回路８のライ
ト制御信号によって送信側メモリ回路５にライトされ、
送信側ライトポインタ（ＴＷＰ）情報が送信側ライト制
御回路８から送信側適応閾値制御回路６へと供給される
（図５ステップＳ２２）。
送信側入力データ信号は送信側ライト制御回路８のライ
ト制御信号によって送信側メモリ回路５にライトされ、
送信側ライトポインタ（ＴＷＰ）情報が送信側ライト制
御回路８から送信側適応閾値制御回路６へと供給される
（図５ステップＳ２２）。
【００７４】送信側適応閾値制御回路６は入力された送
信側ライトポインタＴＷＰと送信側低閾値とを比較し
（図５ステップＳ２３）、送信側ライトポインタＴＷＰ
が送信側低閾値以上になった場合には送信側のリード処
理が開始される。
信側ライトポインタＴＷＰと送信側低閾値とを比較し
（図５ステップＳ２３）、送信側ライトポインタＴＷＰ
が送信側低閾値以上になった場合には送信側のリード処
理が開始される。
【００７５】送信側のリード開始情報は送信側適応閾値
制御回路６から送信側リード制御回路７へと供給され
る。送信側リード制御信号は送信側リード制御回路７か
ら送信側メモリ回路５に供給され、送信側メモリ回路５
から回線送信側出力データ信号がリードされ、送信側リ
ードポインタ（ＴＲＰ）情報が送信側リード制御回路７
から送信側適応閾値制御回路６へと供給される（図５ス
テップＳ２４）。
制御回路６から送信側リード制御回路７へと供給され
る。送信側リード制御信号は送信側リード制御回路７か
ら送信側メモリ回路５に供給され、送信側メモリ回路５
から回線送信側出力データ信号がリードされ、送信側リ
ードポインタ（ＴＲＰ）情報が送信側リード制御回路７
から送信側適応閾値制御回路６へと供給される（図５ス
テップＳ２４）。
【００７６】送信側適応閾値制御回路６は入力された送
信側ライトポインタＴＷＰと送信側リードポインタＴＲ
Ｐとの差分（ＴＷＰ−ＴＲＰ）と送信側低閾値とを比較
し（図５ステップＳ２５）、送信側ライトポインタＴＷ
Ｐと送信側リードポインタＴＲＰとの差分（ＴＷＰ−Ｔ
ＲＰ）が送信側低閾値の場合には通常のメモリアクセス
を実行し（ステップＳ２６へ遷移）、送信側ライトポイ
ンタＴＷＰと送信側リードポインタＴＲＰとの差分（Ｔ
ＷＰ−ＴＲＰ）が送信側低閾値以外の場合には送信側適
応閾値リード制御処理が実行され（図５ステップＳ３
１）、送信側ポーズフレーム挿入処理の必要性が判定さ
れる（図５ステップＳ３２）。ここでは送信側ポーズフ
レーム挿入処理が不要と判定されるので、ステップＳ２
６へと遷移する。
信側ライトポインタＴＷＰと送信側リードポインタＴＲ
Ｐとの差分（ＴＷＰ−ＴＲＰ）と送信側低閾値とを比較
し（図５ステップＳ２５）、送信側ライトポインタＴＷ
Ｐと送信側リードポインタＴＲＰとの差分（ＴＷＰ−Ｔ
ＲＰ）が送信側低閾値の場合には通常のメモリアクセス
を実行し（ステップＳ２６へ遷移）、送信側ライトポイ
ンタＴＷＰと送信側リードポインタＴＲＰとの差分（Ｔ
ＷＰ−ＴＲＰ）が送信側低閾値以外の場合には送信側適
応閾値リード制御処理が実行され（図５ステップＳ３
１）、送信側ポーズフレーム挿入処理の必要性が判定さ
れる（図５ステップＳ３２）。ここでは送信側ポーズフ
レーム挿入処理が不要と判定されるので、ステップＳ２
６へと遷移する。
【００７７】図７を参照すると、ライトポインタ０は時
刻ｔ０からライト動作が開始され、送信側ライトポイン
タＴＷＰが送信側低閾値以上になった時刻ｔ１で、リー
ドポインタ０のリード動作が開始される。この時刻ｔ１
での送信側ライトポインタと送信側リードポインタとの
送信側差分ポインタ情報（ＴＷＰ−ＴＲＰ）が送信側差
分基準ポインタとなる。
刻ｔ０からライト動作が開始され、送信側ライトポイン
タＴＷＰが送信側低閾値以上になった時刻ｔ１で、リー
ドポインタ０のリード動作が開始される。この時刻ｔ１
での送信側ライトポインタと送信側リードポインタとの
送信側差分ポインタ情報（ＴＷＰ−ＴＲＰ）が送信側差
分基準ポインタとなる。
【００７８】ライト動作速度とリード動作速度とが常に
一致していれば、オーバフローやアンダフローが発生し
ない、システムとして安定な状態となる（ライトポイン
タ０及びリードポインタ０の傾きは同一）。
一致していれば、オーバフローやアンダフローが発生し
ない、システムとして安定な状態となる（ライトポイン
タ０及びリードポインタ０の傾きは同一）。
【００７９】しかしながら、回線側とシステム側とのク
ロックスキューやシステム側のキューイング処理によっ
て、ライト動作速度とリード動作速度とが常に一致する
とは限らない。例えば、リードポインタ１のように、ラ
イト動作速度に比べてリード動作速度が遅い場合、メモ
リが有限であるため、必ずオーバフロー（ライトポイン
タがリードポインタを追い越す現象）が発生する。
ロックスキューやシステム側のキューイング処理によっ
て、ライト動作速度とリード動作速度とが常に一致する
とは限らない。例えば、リードポインタ１のように、ラ
イト動作速度に比べてリード動作速度が遅い場合、メモ
リが有限であるため、必ずオーバフロー（ライトポイン
タがリードポインタを追い越す現象）が発生する。
【００８０】一方、リードポインタ２のように、ライト
動作速度に比べてリード動作速度が早い場合、必ずアン
ダフロー（リードポインタがライトポインタを追い越す
現象）が発生する。このような問題を発生させないよう
に、リードアクセスの制御を行い、常に、送信側ライト
ポインタと送信側リードポインタとの送信側差分ポイン
タ情報（ＴＷＰ−ＴＲＰ）が送信側差分基準ポインタと
一致するように、送信側基準差分ポインタからの差分ポ
インタ適応アルゴリズムを用いて、適応差分リード制御
信号によって送信側リード制御回路７のアクセスを制御
する。
動作速度に比べてリード動作速度が早い場合、必ずアン
ダフロー（リードポインタがライトポインタを追い越す
現象）が発生する。このような問題を発生させないよう
に、リードアクセスの制御を行い、常に、送信側ライト
ポインタと送信側リードポインタとの送信側差分ポイン
タ情報（ＴＷＰ−ＴＲＰ）が送信側差分基準ポインタと
一致するように、送信側基準差分ポインタからの差分ポ
インタ適応アルゴリズムを用いて、適応差分リード制御
信号によって送信側リード制御回路７のアクセスを制御
する。
【００８１】送信側ポインタ比較回路６１は送信側ライ
トポインタと送信側リードポインタとの送信側差分ポイ
ンタ情報（ＴＷＰ−ＴＲＰ）を送信側適応差分制御回路
６３に供給し、送信側閾値設定情報保持回路６２はマイ
クロプロセッサインタフェース回路９から予め設定され
た送信側低閾値保持情報を送信側適応差分制御回路６３
に供給する。
トポインタと送信側リードポインタとの送信側差分ポイ
ンタ情報（ＴＷＰ−ＴＲＰ）を送信側適応差分制御回路
６３に供給し、送信側閾値設定情報保持回路６２はマイ
クロプロセッサインタフェース回路９から予め設定され
た送信側低閾値保持情報を送信側適応差分制御回路６３
に供給する。
【００８２】送信側適応差分制御回路６３は送信側差分
ポインタ情報（ＴＷＰ−ＴＲＰ）と送信側低閾値保持情
報とを比較し、送信側のライトポインタ及びリードポイ
ンタのアクセス速度が一定となるように、送信側適応差
分リード制御信号を送信側リード制御回路７に出力す
る。
ポインタ情報（ＴＷＰ−ＴＲＰ）と送信側低閾値保持情
報とを比較し、送信側のライトポインタ及びリードポイ
ンタのアクセス速度が一定となるように、送信側適応差
分リード制御信号を送信側リード制御回路７に出力す
る。
【００８３】送信側適応閾値制御回路６は入力された送
信側ライトポインタＴＷＰと送信側リードポインタＴＲ
Ｐとの差分（ＴＷＰ−ＴＲＰ）と送信側中閾値とを比較
し（図５ステップＳ２６）、送信側ライトポインタＴＷ
Ｐと送信側リードポインタＴＲＰとの差分（ＴＷＰ−Ｔ
ＲＰ）が送信側中閾値未満の場合には通常のメモリアク
セスを実行し（ステップＳ２７へ遷移）、送信側ライト
ポインタＴＷＰと送信側リードポインタＴＲＰとの差分
（ＴＷＰ−ＴＲＰ）が送信側中閾値以上の場合には受信
側フロー制御要求送信処理が実行され（図５ステップＳ
３４）、ステップＳ２７へ遷移する。
信側ライトポインタＴＷＰと送信側リードポインタＴＲ
Ｐとの差分（ＴＷＰ−ＴＲＰ）と送信側中閾値とを比較
し（図５ステップＳ２６）、送信側ライトポインタＴＷ
Ｐと送信側リードポインタＴＲＰとの差分（ＴＷＰ−Ｔ
ＲＰ）が送信側中閾値未満の場合には通常のメモリアク
セスを実行し（ステップＳ２７へ遷移）、送信側ライト
ポインタＴＷＰと送信側リードポインタＴＲＰとの差分
（ＴＷＰ−ＴＲＰ）が送信側中閾値以上の場合には受信
側フロー制御要求送信処理が実行され（図５ステップＳ
３４）、ステップＳ２７へ遷移する。
【００８４】送信側ポインタ比較回路６１は送信側ライ
トポインタと送信側リードポインタとの送信側差分ポイ
ンタ情報（ＴＷＰ−ＴＲＰ）を送信側適応差分制御回路
６３に供給し、送信側閾値設定情報保持回路６２はマイ
クロプロセッサインタフェース回路９から予め設定され
た送信側中閾値保持情報を送信側適応差分制御回路６３
に供給する。
トポインタと送信側リードポインタとの送信側差分ポイ
ンタ情報（ＴＷＰ−ＴＲＰ）を送信側適応差分制御回路
６３に供給し、送信側閾値設定情報保持回路６２はマイ
クロプロセッサインタフェース回路９から予め設定され
た送信側中閾値保持情報を送信側適応差分制御回路６３
に供給する。
【００８５】送信側適応差分制御回路６３は送信側差分
ポインタ情報（ＴＷＰ−ＴＲＰ）と送信側中閾値保持情
報とを比較し、送信側メモリ回路５でのオーバフロー発
生を防止するために、受信側フロー制御要求信号を受信
側適応閾値制御回路２に出力する。
ポインタ情報（ＴＷＰ−ＴＲＰ）と送信側中閾値保持情
報とを比較し、送信側メモリ回路５でのオーバフロー発
生を防止するために、受信側フロー制御要求信号を受信
側適応閾値制御回路２に出力する。
【００８６】送信側適応閾値制御回路６は入力された送
信側ライトポインタＴＷＰと送信側リードポインタＴＲ
Ｐとの差分（ＴＷＰ−ＴＲＰ）と送信側高閾値とを比較
し、送信側ライトポインタＴＷＰと送信側リードポイン
タＴＲＰとの差分（ＴＷＰ−ＴＲＰ）が送信側高閾値未
満の場合には通常のメモリアクセスを実行し（図６のス
テップＳ２８へ遷移）、送信側ライトポインタＴＷＰと
送信側リードポインタＴＲＰとの差分（ＴＷＰ−ＴＲ
Ｐ）が送信側高閾値以上の場合には送信側強制終了処理
が実行され（図５ステップＳ３４）、図６のステップＳ
２８へ遷移する。送信側ポインタ比較回路６１は送信側
ライトポインタと送信側リードポインタとの送信側差分
ポインタ情報（ＴＷＰ−ＴＲＰ）を送信側適応差分制御
回路６３３に供給し、送信側閾値設定情報保持回路６２
はマイクロプロセッサインタフェース回路９から予め設
定された送信側高閾値保持情報を送信側適応差分制御回
路６３に供給する。
信側ライトポインタＴＷＰと送信側リードポインタＴＲ
Ｐとの差分（ＴＷＰ−ＴＲＰ）と送信側高閾値とを比較
し、送信側ライトポインタＴＷＰと送信側リードポイン
タＴＲＰとの差分（ＴＷＰ−ＴＲＰ）が送信側高閾値未
満の場合には通常のメモリアクセスを実行し（図６のス
テップＳ２８へ遷移）、送信側ライトポインタＴＷＰと
送信側リードポインタＴＲＰとの差分（ＴＷＰ−ＴＲ
Ｐ）が送信側高閾値以上の場合には送信側強制終了処理
が実行され（図５ステップＳ３４）、図６のステップＳ
２８へ遷移する。送信側ポインタ比較回路６１は送信側
ライトポインタと送信側リードポインタとの送信側差分
ポインタ情報（ＴＷＰ−ＴＲＰ）を送信側適応差分制御
回路６３３に供給し、送信側閾値設定情報保持回路６２
はマイクロプロセッサインタフェース回路９から予め設
定された送信側高閾値保持情報を送信側適応差分制御回
路６３に供給する。
【００８７】送信側適応差分制御回路６３は送信側差分
ポインタ情報（ＴＷＰ−ＴＲＰ）と送信側高閾値保持情
報とを比較し、送信側メモリ回路５でのオーバフロー発
生のために送信側適応差分リード強制終了信号を送信側
リード制御回路７に出力する。
ポインタ情報（ＴＷＰ−ＴＲＰ）と送信側高閾値保持情
報とを比較し、送信側メモリ回路５でのオーバフロー発
生のために送信側適応差分リード強制終了信号を送信側
リード制御回路７に出力する。
【００８８】送信側適応閾値制御回路６は送信側ライト
処理の終了を確認し（図６ステップＳ２８）、終了して
いない場合には通常のメモリアクセスを実行し（ステッ
プＳ２９へ遷移）、終了している場合には送信側ライト
終了処理が実行され（図６ステップＳ３６）、ステップ
Ｓ２９へ遷移する。
処理の終了を確認し（図６ステップＳ２８）、終了して
いない場合には通常のメモリアクセスを実行し（ステッ
プＳ２９へ遷移）、終了している場合には送信側ライト
終了処理が実行され（図６ステップＳ３６）、ステップ
Ｓ２９へ遷移する。
【００８９】送信側適応閾値制御回路６は送信側リード
処理の終了を確認し（図６ステップＳ２９）、終了して
いない場合には通常のメモリアクセスを実行し（図５の
ステップＳ２５へ遷移）、終了している場合には送信側
リード終了処理が実行され（図６ステップＳ３７）、送
信側メモリアクセスが終了となる。
処理の終了を確認し（図６ステップＳ２９）、終了して
いない場合には通常のメモリアクセスを実行し（図５の
ステップＳ２５へ遷移）、終了している場合には送信側
リード終了処理が実行され（図６ステップＳ３７）、送
信側メモリアクセスが終了となる。
【００９０】また、送信側適応閾値制御回路６は送信側
フロー制御要求信号を受信すると（図５ステップＳ３
０）、送信側適応閾値リード制御処理を実行し（図５ス
テップＳ３１）、送信側ポーズフレーム挿入処理の必要
性を判定する（図５ステップＳ３２）。ここでは、送信
側ポーズフレーム挿入処理が必要と判定されるので、送
信側ポーズフレーム挿入処理が実行され（図５ステップ
Ｓ３３）、ステップＳ２６へ遷移する。
フロー制御要求信号を受信すると（図５ステップＳ３
０）、送信側適応閾値リード制御処理を実行し（図５ス
テップＳ３１）、送信側ポーズフレーム挿入処理の必要
性を判定する（図５ステップＳ３２）。ここでは、送信
側ポーズフレーム挿入処理が必要と判定されるので、送
信側ポーズフレーム挿入処理が実行され（図５ステップ
Ｓ３３）、ステップＳ２６へ遷移する。
【００９１】送信側フロー制御回路６４は受信側適応閾
値制御回路２から送信側適応閾値制御回路６への送信側
フロー制御要求信号を受信すると、送信側フロー制御指
示信号を送信側適応差分制御回路６３に供給する。送信
側適応差分制御回路６３は送信側フロー制御を行うため
に送信側適応差分リード制御信号を送信側リード制御回
路７に出力する。送信側ポーズフレーム挿入回路６５は
送信側ポーズフレームを送信側メモリ回路５に挿入し、
送信側ポーズフレームによって回線側に対してデータ送
信の停止を要請する。
値制御回路２から送信側適応閾値制御回路６への送信側
フロー制御要求信号を受信すると、送信側フロー制御指
示信号を送信側適応差分制御回路６３に供給する。送信
側適応差分制御回路６３は送信側フロー制御を行うため
に送信側適応差分リード制御信号を送信側リード制御回
路７に出力する。送信側ポーズフレーム挿入回路６５は
送信側ポーズフレームを送信側メモリ回路５に挿入し、
送信側ポーズフレームによって回線側に対してデータ送
信の停止を要請する。
【００９２】送信側適応差分リード制御信号は送信側適
応閾値制御回路６から送信側リード制御回路７へと供給
される。通常の送信側リードアクセスの場合には、送信
側リード制御信号が送信側リード制御回路７から送信側
メモリ回路５に供給され、送信側メモリ回路５から回線
送信側出力データ信号がリードされ、送信側リードポイ
ンタ（ＴＲＰ）情報が送信側リード制御回路７から送信
側適応閾値制御回路６へ供給される。
応閾値制御回路６から送信側リード制御回路７へと供給
される。通常の送信側リードアクセスの場合には、送信
側リード制御信号が送信側リード制御回路７から送信側
メモリ回路５に供給され、送信側メモリ回路５から回線
送信側出力データ信号がリードされ、送信側リードポイ
ンタ（ＴＲＰ）情報が送信側リード制御回路７から送信
側適応閾値制御回路６へ供給される。
【００９３】送信側適応閾値リード処理が必要な送信側
リードアクセスの場合には、必要に応じて適応制御され
た送信側リード制御信号が送信側リード制御回路７から
送信側メモリ回路５に供給され、送信側メモリ回路５か
ら回線送信側出力データ信号がリードされ、送信側リー
ドポインタ（ＴＲＰ）情報が送信側リード制御回路７か
ら送信側適応閾値制御回路６へ供給される。
リードアクセスの場合には、必要に応じて適応制御され
た送信側リード制御信号が送信側リード制御回路７から
送信側メモリ回路５に供給され、送信側メモリ回路５か
ら回線送信側出力データ信号がリードされ、送信側リー
ドポインタ（ＴＲＰ）情報が送信側リード制御回路７か
ら送信側適応閾値制御回路６へ供給される。
【００９４】送信側フロー制御要求処理が必要な送信側
リードアクセスの場合には、送信側フロー制御として適
応制御された送信側リード制御信号が送信側リード制御
回路７から送信側メモリ回路５に供給され、送信側メモ
リ回路５から回線送信側出力データ信号がリードされ、
送信側リードポインタ（ＴＲＰ）情報が送信側リード制
御回路７から送信側適応閾値制御回路６へ供給される。
リードアクセスの場合には、送信側フロー制御として適
応制御された送信側リード制御信号が送信側リード制御
回路７から送信側メモリ回路５に供給され、送信側メモ
リ回路５から回線送信側出力データ信号がリードされ、
送信側リードポインタ（ＴＲＰ）情報が送信側リード制
御回路７から送信側適応閾値制御回路６へ供給される。
【００９５】送信側フロー制御要求信号を受信した送信
側リードアクセスの場合には、送信側のポーズフレーム
挿入用送信側リード制御信号が送信側リード制御回路７
から送信側メモリ回路５に供給され、送信側ポーズフレ
ームが送信側適応閾値制御回路６から送信側メモリ回路
５に挿入される。
側リードアクセスの場合には、送信側のポーズフレーム
挿入用送信側リード制御信号が送信側リード制御回路７
から送信側メモリ回路５に供給され、送信側ポーズフレ
ームが送信側適応閾値制御回路６から送信側メモリ回路
５に挿入される。
【００９６】送信側強制終了処理が必要な送信側リード
アクセスの場合には、送信側の強制終了実行用送信側リ
ード制御信号が送信側リード制御回路７から送信側メモ
リ回路５に供給され、送信側リードアクセスが強制終了
される。
アクセスの場合には、送信側の強制終了実行用送信側リ
ード制御信号が送信側リード制御回路７から送信側メモ
リ回路５に供給され、送信側リードアクセスが強制終了
される。
【００９７】このように、ＬＡＮ中継装置の回線処理部
に受信側適応閾値制御回路２と、送信側適応閾値制御回
路６と、送信側ポーズフレーム挿入回路６５とを設ける
ことによって、従来困難であったメモリ回路の適応差分
リードアクセス制御が可能となり、安定したメモリアク
セス制御及び必要に応じて回線処理部のフロー制御機能
を実施することができる。
に受信側適応閾値制御回路２と、送信側適応閾値制御回
路６と、送信側ポーズフレーム挿入回路６５とを設ける
ことによって、従来困難であったメモリ回路の適応差分
リードアクセス制御が可能となり、安定したメモリアク
セス制御及び必要に応じて回線処理部のフロー制御機能
を実施することができる。
【００９８】図８は本発明の他の実施例によるＬＡＮ中
継装置の回線処理部の構成を示すブロック図である。図
８において、本発明の他の実施例によるＬＡＮ中継装置
の回線処理部は、上述した本発明の一実施例と同様に、
受信側メモリ回路１１と、受信側適応閾値制御回路１２
と、受信側ライト制御回路１３と、受信側リード制御回
路１４と、送信側メモリ回路１５と、送信側適応閾値制
御回路１６と、送信側リード制御回路１７と、送信側ラ
イト制御回路１８と、マイクロプロセッサインタフェー
ス回路１９とから構成され、それらの動作についてさら
に工夫している。
継装置の回線処理部の構成を示すブロック図である。図
８において、本発明の他の実施例によるＬＡＮ中継装置
の回線処理部は、上述した本発明の一実施例と同様に、
受信側メモリ回路１１と、受信側適応閾値制御回路１２
と、受信側ライト制御回路１３と、受信側リード制御回
路１４と、送信側メモリ回路１５と、送信側適応閾値制
御回路１６と、送信側リード制御回路１７と、送信側ラ
イト制御回路１８と、マイクロプロセッサインタフェー
ス回路１９とから構成され、それらの動作についてさら
に工夫している。
【００９９】すなわち、受信側適応差分ライト制御信号
が受信側適応閾値制御回路１２から受信側ライト制御回
路１３に供給され、送信側適応差分ライト制御信号が送
信側適応閾値制御回路１６から送信側ライト制御回路１
８に供給され、受信側及び送信側がともにライトアクセ
ス動作を適応差分制御することによって、メモリアクセ
ス制御を実行することができる。
が受信側適応閾値制御回路１２から受信側ライト制御回
路１３に供給され、送信側適応差分ライト制御信号が送
信側適応閾値制御回路１６から送信側ライト制御回路１
８に供給され、受信側及び送信側がともにライトアクセ
ス動作を適応差分制御することによって、メモリアクセ
ス制御を実行することができる。
【０１００】本実施例ではＬＡＮ中継装置の回線処理部
において、受信側適応閾値制御回路１２及び送信側適応
閾値制御回路１６の制御対象をライトアクセスに変更す
ることによって、従来困難であったメモリ回路の適応差
分ライトアクセス制御が可能となり、安定したメモリア
クセス制御を実施することができる。
において、受信側適応閾値制御回路１２及び送信側適応
閾値制御回路１６の制御対象をライトアクセスに変更す
ることによって、従来困難であったメモリ回路の適応差
分ライトアクセス制御が可能となり、安定したメモリア
クセス制御を実施することができる。
【０１０１】図９は本発明の別の実施例によるＬＡＮ中
継装置の回線処理部の構成を示すブロック図である。図
９において、本発明の別の実施例によるＬＡＮ中継装置
の回線処理部は、上述した本発明の一実施例と同様に、
受信側メモリ回路３１と、受信側適応閾値制御回路３２
と、受信側ライト制御回路３３と、受信側リード制御回
路３４と、送信側メモリ回路３５と、送信側適応閾値制
御回路３６と、送信側リード制御回路３７と、送信側ラ
イト制御回路３８と、マイクロプロセッサインタフェー
ス回路３９とから構成され、それらの動作についてさら
に工夫している。
継装置の回線処理部の構成を示すブロック図である。図
９において、本発明の別の実施例によるＬＡＮ中継装置
の回線処理部は、上述した本発明の一実施例と同様に、
受信側メモリ回路３１と、受信側適応閾値制御回路３２
と、受信側ライト制御回路３３と、受信側リード制御回
路３４と、送信側メモリ回路３５と、送信側適応閾値制
御回路３６と、送信側リード制御回路３７と、送信側ラ
イト制御回路３８と、マイクロプロセッサインタフェー
ス回路３９とから構成され、それらの動作についてさら
に工夫している。
【０１０２】すなわち、受信側適応差分リード制御信号
が受信側リード制御回路３４に、受信側適応差分ライト
制御信号が受信側適応閾値制御回路３２から受信側ライ
ト制御回路３３にそれぞれ供給され、送信側適応差分リ
ード制御信号が送信側適応閾値制御回路３６から送信側
リード制御回路３７に、送信側適応差分ライト制御信号
が送信側適応閾値制御回路３６から送信側ライト制御回
路３８にそれぞれ供給され、受信側及び送信側がともに
リードアクセス動作とライトアクセス動作とを適応差分
制御することによって、メモリアクセス制御を実行する
ことができる。
が受信側リード制御回路３４に、受信側適応差分ライト
制御信号が受信側適応閾値制御回路３２から受信側ライ
ト制御回路３３にそれぞれ供給され、送信側適応差分リ
ード制御信号が送信側適応閾値制御回路３６から送信側
リード制御回路３７に、送信側適応差分ライト制御信号
が送信側適応閾値制御回路３６から送信側ライト制御回
路３８にそれぞれ供給され、受信側及び送信側がともに
リードアクセス動作とライトアクセス動作とを適応差分
制御することによって、メモリアクセス制御を実行する
ことができる。
【０１０３】本実施例では、ＬＡＮ中継装置の回線処理
部に受信側適応閾値制御回路３２及び送信側適応閾値制
御回路３６の制御対象をリードアクセス及びライトアク
セスとすることによって、従来困難であったメモリ回路
の適応差分リード／ライトアクセス制御が可能となり、
安定したメモリアクセス制御を実施することができる。
部に受信側適応閾値制御回路３２及び送信側適応閾値制
御回路３６の制御対象をリードアクセス及びライトアク
セスとすることによって、従来困難であったメモリ回路
の適応差分リード／ライトアクセス制御が可能となり、
安定したメモリアクセス制御を実施することができる。
【０１０４】
【発明の効果】以上説明したように本発明は、回線とシ
ステムとの間においてデータ信号を中継するために受信
側メモリ回路及び送信側メモリ回路を回線処理部に含む
ＬＡＮ中継装置において、受信側メモリ回路へのライト
ポインタ及びリードポインタを比較して予め設定された
基準差分信号からの増減を検出した時にその増減に応じ
て受信側メモリ回路に対するアクセス制御を行い、送信
側メモリ回路へのライトポインタ及びリードポインタを
比較して予め設定された基準差分信号からの増減を検出
した時にその増減に応じて送信側メモリ回路に対するア
クセス制御を行うことによって、メモリ回路の適応差分
リードアクセス制御を行うことができ、安定したメモリ
アクセス制御及び必要に応じた回線処理部のフロー制御
機能を実施することができるという効果が得られる。
ステムとの間においてデータ信号を中継するために受信
側メモリ回路及び送信側メモリ回路を回線処理部に含む
ＬＡＮ中継装置において、受信側メモリ回路へのライト
ポインタ及びリードポインタを比較して予め設定された
基準差分信号からの増減を検出した時にその増減に応じ
て受信側メモリ回路に対するアクセス制御を行い、送信
側メモリ回路へのライトポインタ及びリードポインタを
比較して予め設定された基準差分信号からの増減を検出
した時にその増減に応じて送信側メモリ回路に対するア
クセス制御を行うことによって、メモリ回路の適応差分
リードアクセス制御を行うことができ、安定したメモリ
アクセス制御及び必要に応じた回線処理部のフロー制御
機能を実施することができるという効果が得られる。
【図１】本発明の一実施例によるＬＡＮ中継装置の回線
処理部の構成を示すブロック図である。
処理部の構成を示すブロック図である。
【図２】図１の受信側適応閾値制御回路の構成を示すブ
ロック図である。
ロック図である。
【図３】図１の送信側適応閾値制御回路の構成を示すブ
ロック図である。
ロック図である。
【図４】本発明の一実施例によるＬＡＮ中継装置の受信
側フロー制御を示すフローチャートである。
側フロー制御を示すフローチャートである。
【図５】本発明の一実施例によるＬＡＮ中継装置の送信
側フロー制御を示すフローチャートである。
側フロー制御を示すフローチャートである。
【図６】本発明の一実施例によるＬＡＮ中継装置の送信
側フロー制御を示すフローチャートである。
側フロー制御を示すフローチャートである。
【図７】本発明の一実施例によるＬＡＮ中継装置のリー
ドポインタ適応制御を示すタイムチャートである。
ドポインタ適応制御を示すタイムチャートである。
【図８】本発明の他の実施例によるＬＡＮ中継装置の回
線処理部の構成を示すブロック図である。
線処理部の構成を示すブロック図である。
【図９】本発明の別の実施例によるＬＡＮ中継装置の回
線処理部の構成を示すブロック図である。
線処理部の構成を示すブロック図である。
【図１０】従来例によるＬＡＮ中継装置の回線処理部の
構成を示すブロック図である。
構成を示すブロック図である。
１，１１，３１ 受信側メモリ回路
２，１２，３２ 受信側適応閾値制御回路
３，１３，３３ 受信側ライト制御回路
４，１４，３４ 受信側リード制御回路
５，１５，３５ 送信側メモリ回路
６，１６，３６ 送信側適応閾値制御回路
７，１７，３７ 送信側リード制御回路
８，１８，３８ 送信側ライト制御回路
９，１９，３９ マイクロプロセッサインタフェース回
路 ２１ 受信側ポインタ比較回路 ２２ 受信側閾値設定情報保持回路 ２３ 受信側適応差分制御回路 ２４ 受信側フロー制御回路 ２５，６６ 記録媒体 ６１ 送信側ポインタ比較回路 ６２ 送信側閾値設定情報保持回路 ６３ 送信側適応差分制御回路 ６４ 送信側フロー制御回路 ６５ 送信側ポーズフレーム挿入回路
路 ２１ 受信側ポインタ比較回路 ２２ 受信側閾値設定情報保持回路 ２３ 受信側適応差分制御回路 ２４ 受信側フロー制御回路 ２５，６６ 記録媒体 ６１ 送信側ポインタ比較回路 ６２ 送信側閾値設定情報保持回路 ６３ 送信側適応差分制御回路 ６４ 送信側フロー制御回路 ６５ 送信側ポーズフレーム挿入回路
Claims (11)
- 【請求項１】 回線とシステムとの間においてデータ信
号を中継するために受信側メモリ回路及び送信側メモリ
回路を回線処理部に含むＬＡＮ中継装置であって、前記
受信側メモリ回路へのライトポインタ及びリードポイン
タを比較して予め設定された基準差分信号からの増減を
検出した時にその増減に応じて前記受信側メモリ回路に
対するアクセス制御を行う受信側適応閾値制御回路と、
前記送信側メモリ回路へのライトポインタ及びリードポ
インタを比較して予め設定された基準差分信号からの増
減を検出した時にその増減に応じて前記送信側メモリ回
路に対するアクセス制御を行う送信側適応閾値制御回路
とを前記回線処理部に有することを特徴とするＬＡＮ中
継装置。 - 【請求項２】 前記基準差分信号は、前記受信側メモリ
回路及び前記送信側メモリ回路におけるオーバフローや
アンダフローの発生を防ぐために予め設定されたことを
特徴とする請求項１記載のＬＡＮ中継装置。 - 【請求項３】 前記受信側適応閾値制御回路は、前記受
信側メモリ回路に対するライトポインタとリードポイン
タとの差分が前記基準差分信号から増減しているかどう
かを検出し、 前記送信側適応閾値制御回路は、前記送信側メモリ回路
に対するライトポインタとリードポインタとの差分が前
記基準差分信号から増減しているかどうかを検出するよ
うにしたことを特徴とする請求項１または請求項２記載
のＬＡＮ中継装置。 - 【請求項４】 前記受信側適応閾値制御回路は、前記基
準差分信号からの増減を検出した時に前記受信側メモリ
回路に対するリードアクセスを制御し、 前記送信側適応閾値制御回路は、前記基準差分信号から
の増減を検出した時に前記送信側メモリ回路に対するリ
ードアクセスを制御するようにしたことを特徴とする請
求項１から請求項３のいずれか記載のＬＡＮ中継装置。 - 【請求項５】 前記受信側適応閾値制御回路は、送信側
へのフロー制御を実行するために送信側フロー制御要求
信号を前記送信側適応閾値制御回路へ供給しかつ前記送
信側適応閾値制御回路から供給される受信側フロー制御
要求信号に応じて前記受信側メモリ回路に対するリード
アクセスを停止させ、 前記送信側適応閾値制御回路は、受信側へのフロー制御
を実行するために前記受信側フロー制御要求信号を前記
受信側適応閾値制御回路へ供給しかつ前記受信側適応閾
値制御回路から供給される前記送信側フロー制御要求信
号に応じて前記回線側における送信を停止させるための
ポーズフレームを出力するようにしたことを特徴とする
請求項１から請求項４のいずれか記載のＬＡＮ中継装
置。 - 【請求項６】 回線とシステムとの間においてデータ信
号を中継するために受信側メモリ回路及び送信側メモリ
回路を回線処理部に含むＬＡＮ中継装置の適応型フロー
制御方法であって、前記受信側メモリ回路へのライトポ
インタ及びリードポインタを比較して予め設定された基
準差分信号からの増減を検出した時にその増減に応じて
前記受信側メモリ回路に対するアクセス制御を行うステ
ップと、前記送信側メモリ回路へのライトポインタ及び
リードポインタを比較して予め設定された基準差分信号
からの増減を検出した時にその増減に応じて前記送信側
メモリ回路に対するアクセス制御を行うステップとを前
記回線処理部に有することを特徴とする適応型フロー制
御方法。 - 【請求項７】 前記基準差分信号は、前記受信側メモリ
回路及び前記送信側メモリ回路におけるオーバフローや
アンダフローの発生を防ぐために予め設定されたことを
特徴とする請求項６記載の適応型フロー制御方法。 - 【請求項８】 前記受信側メモリ回路に対するアクセス
制御を行うステップは、前記受信側メモリ回路に対する
ライトポインタとリードポインタとの差分が前記基準差
分信号から増減しているかどうかを検出するステップを
含み、 前記送信側メモリ回路に対するアクセス制御を行うステ
ップは、前記送信側メモリ回路に対するライトポインタ
とリードポインタとの差分が前記基準差分信号から増減
しているかどうかを検出するステップを含むことを特徴
とする請求項６または請求項７記載の適応型フロー制御
方法。 - 【請求項９】 前記受信側メモリ回路に対するアクセス
制御を行うステップは、前記基準差分信号からの増減を
検出した時に前記受信側メモリ回路に対するリードアク
セスを制御するステップを含み、 前記送信側メモリ回路に対するアクセス制御を行うステ
ップは、前記基準差分信号からの増減を検出した時に前
記送信側メモリ回路に対するリードアクセスを制御する
ステップを含むことを特徴とする請求項６から請求項８
のいずれか記載の適応型フロー制御方法。 - 【請求項１０】 前記受信側メモリ回路に対するアクセ
ス制御を行うステップは、送信側へのフロー制御を実行
するために送信側フロー制御要求信号を前記送信側に供
給するステップと、前記送信側から供給される受信側フ
ロー制御要求信号に応じて前記受信側メモリ回路に対す
るリードアクセスを停止させるステップとを含み、 前記送信側メモリ回路に対するアクセス制御を行うステ
ップは、受信側へのフロー制御を実行するために前記受
信側フロー制御要求信号を前記受信側へ供給するステッ
プと、前記受信側から供給される前記送信側フロー制御
要求信号に応じて前記回線側における送信を停止させる
ためのポーズフレームを出力するステップとを含むこと
を特徴とする請求項６から請求項９のいずれか記載の適
応型フロー制御方法。 - 【請求項１１】 回線とシステムとの間においてデータ
信号を中継するために受信側メモリ回路及び送信側メモ
リ回路を回線処理部に含むＬＡＮ中継装置の適応型フロ
ー制御方法のプログラムであって、コンピュータに、前
記受信側メモリ回路へのライトポインタ及びリードポイ
ンタを比較して予め設定された基準差分信号からの増減
を検出した時にその増減に応じて前記受信側メモリ回路
に対するアクセス制御を行う処理と、前記送信側メモリ
回路へのライトポインタ及びリードポインタを比較して
予め設定された基準差分信号からの増減を検出した時に
その増減に応じて前記送信側メモリ回路に対するアクセ
ス制御を行う処理とを実行させるためのプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348143A JP2003152761A (ja) | 2001-11-14 | 2001-11-14 | Ｌａｎ中継装置及びそれに用いる適応型フロー制御方法並びにそのプログラム |
| US10/294,373 US7190675B2 (en) | 2001-11-14 | 2002-11-14 | Adaptive access control in LAN relaying apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348143A JP2003152761A (ja) | 2001-11-14 | 2001-11-14 | Ｌａｎ中継装置及びそれに用いる適応型フロー制御方法並びにそのプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152761A true JP2003152761A (ja) | 2003-05-23 |
Family
ID=19161016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001348143A Pending JP2003152761A (ja) | 2001-11-14 | 2001-11-14 | Ｌａｎ中継装置及びそれに用いる適応型フロー制御方法並びにそのプログラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7190675B2 (ja) |
| JP (1) | JP2003152761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009540681A (ja) * | 2006-06-05 | 2009-11-19 | フリースケール セミコンダクター インコーポレイテッド | データ通信フロー制御の装置および方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009110609A (ja) * | 2007-10-31 | 2009-05-21 | Hitachi Ltd | ストリームデータ転送制御機構 |
| US9531646B1 (en) | 2009-12-07 | 2016-12-27 | Altera Corporation | Multi-protocol configurable transceiver including configurable deskew in an integrated circuit |
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|---|---|---|---|---|
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| JP2751983B2 (ja) | 1992-12-16 | 1998-05-18 | 富士通株式会社 | 通信データ処理用記憶回路 |
| JPH0744566B2 (ja) | 1993-01-18 | 1995-05-15 | 日本電気株式会社 | データ通信制御装置 |
| US5406554A (en) * | 1993-10-05 | 1995-04-11 | Music Semiconductors, Corp. | Synchronous FIFO having an alterable buffer store |
| JPH07114510A (ja) | 1993-10-19 | 1995-05-02 | Hitachi Ltd | Ｆｉｆｏしきい値制御ｄｍａ制御方式 |
| JPH07283817A (ja) | 1994-04-11 | 1995-10-27 | Sumitomo Electric Ind Ltd | Ａｔｍ−ｌａｎノード間フロー制御方法 |
| JPH08274797A (ja) | 1995-03-30 | 1996-10-18 | Matsushita Electric Works Ltd | Ｌａｎのスイッチング装置 |
| US5983278A (en) | 1996-04-19 | 1999-11-09 | Lucent Technologies Inc. | Low-loss, fair bandwidth allocation flow control in a packet switch |
| GB9618129D0 (en) | 1996-08-30 | 1996-10-09 | Sgs Thomson Microelectronics | Improvements in or relating to an ATM switch |
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| JPH10276224A (ja) | 1997-03-28 | 1998-10-13 | Hitachi Cable Ltd | スイッチングハブ |
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| JP2000101676A (ja) | 1998-09-22 | 2000-04-07 | Matsushita Electric Ind Co Ltd | データ通信方式 |
| JP2000209250A (ja) | 1999-01-13 | 2000-07-28 | Hitachi Cable Ltd | スイッチングハブにおけるフロ―制御方式 |
| JP2000269997A (ja) | 1999-03-18 | 2000-09-29 | Fujitsu Ltd | Ｌａｎ中継交換装置 |
| US6754189B1 (en) | 1999-04-08 | 2004-06-22 | Lucent Technologies Inc. | Method of queue length based burst management in wireless communication systems |
| JP2001203705A (ja) | 2000-01-19 | 2001-07-27 | Nec Corp | フロー制御回路及びフロー制御方法並びにフロー制御プログラムを記録した記憶媒体 |
| US6977897B1 (en) * | 2000-05-08 | 2005-12-20 | Crossroads Systems, Inc. | System and method for jitter compensation in data transfers |
-
2001
- 2001-11-14 JP JP2001348143A patent/JP2003152761A/ja active Pending
-
2002
- 2002-11-14 US US10/294,373 patent/US7190675B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009540681A (ja) * | 2006-06-05 | 2009-11-19 | フリースケール セミコンダクター インコーポレイテッド | データ通信フロー制御の装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7190675B2 (en) | 2007-03-13 |
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