JP2751983B2 - 通信データ処理用記憶回路 - Google Patents
通信データ処理用記憶回路Info
- Publication number
- JP2751983B2 JP2751983B2 JP4336224A JP33622492A JP2751983B2 JP 2751983 B2 JP2751983 B2 JP 2751983B2 JP 4336224 A JP4336224 A JP 4336224A JP 33622492 A JP33622492 A JP 33622492A JP 2751983 B2 JP2751983 B2 JP 2751983B2
- Authority
- JP
- Japan
- Prior art keywords
- address counter
- read address
- address
- write address
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【0001】
【産業上の利用分野】本発明は通信データ処理用の記憶
回路に関し、特にフレームフォーマットの異なる系を仲
介する通信データ処理用記憶回路に関するものである。
回路に関し、特にフレームフォーマットの異なる系を仲
介する通信データ処理用記憶回路に関するものである。
【0002】
【従来技術】異種の通信網を相互に接続するインターフ
ェースでは伝送路のフレームフォーマットと該伝送路よ
り得られたデータを処理する装置でのフレームフォーマ
ットとが異なる場合がある。このような場合に伝送路よ
りの伝送データは一旦エラスティックストアと称せられ
る記憶手段に収納され、その後該記エラスティックスト
アにより読み出される際に装置側のフレームに乗り変え
て出力されるようになっている。
ェースでは伝送路のフレームフォーマットと該伝送路よ
り得られたデータを処理する装置でのフレームフォーマ
ットとが異なる場合がある。このような場合に伝送路よ
りの伝送データは一旦エラスティックストアと称せられ
る記憶手段に収納され、その後該記エラスティックスト
アにより読み出される際に装置側のフレームに乗り変え
て出力されるようになっている。
【0003】図2は上記機能を備えた記憶回路をTU11/2
伝送モードに適用した場合のブロック図を示し、また図
3はその拡大図を示すものである。伝送路側のデータは
受信ポインタ処理手段50に入力され、その出力がエラ
スティックストア10に書き込まれるようになってい
る。このエラスティックストア10に対しては書き込み
アドレスカウンタ20より書き込みアドレスAwが与え
られるようになっており、上記伝送データは上記書き込
みアドレスAwに従って書き込まれる。
伝送モードに適用した場合のブロック図を示し、また図
3はその拡大図を示すものである。伝送路側のデータは
受信ポインタ処理手段50に入力され、その出力がエラ
スティックストア10に書き込まれるようになってい
る。このエラスティックストア10に対しては書き込み
アドレスカウンタ20より書き込みアドレスAwが与え
られるようになっており、上記伝送データは上記書き込
みアドレスAwに従って書き込まれる。
【0004】上記受信ポインタ処理手段50に入力され
た送信データの中、スタッフデータが上記書き込みアド
レスカウンタ20に入力されて該書き込みアドレスカウ
ンタ20を制御し、伝送された(Vc11/2) データを正規
の伝送路側フレームフォーマットに適合した伝送データ
にしてエラスティックストア10に書き込むようになっ
ている。
た送信データの中、スタッフデータが上記書き込みアド
レスカウンタ20に入力されて該書き込みアドレスカウ
ンタ20を制御し、伝送された(Vc11/2) データを正規
の伝送路側フレームフォーマットに適合した伝送データ
にしてエラスティックストア10に書き込むようになっ
ている。
【0005】上記エラスティックストア10は更に読み
出しアドレスカウンタ30より読み出しアドレスArが
与えられており、上記のように書き込まれた伝送データ
が該読み出しアドレスArに従って順次読み出される。
出しアドレスカウンタ30より読み出しアドレスArが
与えられており、上記のように書き込まれた伝送データ
が該読み出しアドレスArに従って順次読み出される。
【0006】このようにして読み出された伝送データに
対して送信ポイント処理手段60でエラスティックスト
ア10の書き込み読み出しの際に生じたスタッフデータ
等が付加されたデータ(Tu11/2)として装置側に伝送され
る。
対して送信ポイント処理手段60でエラスティックスト
ア10の書き込み読み出しの際に生じたスタッフデータ
等が付加されたデータ(Tu11/2)として装置側に伝送され
る。
【0007】上記書き込みアドレスカウンタ20の出力
する書き込みアドレスAwと,読み出しアドレスカウン
タ30の出力する読み出しアドレスArは位相差検出回
路40で比較され、読み出しアドレスArに対して書き
込みアドレスAwが所定値m進むように制御される。す
なわち、図3に示すように、Aw−Ar>mであるとき
には、読み出しアドレスArが遅れていることを意味す
るので、位相差検出回路40は送信ポインタ処理手段6
0にその旨通知する。この通知を受けた該送信ポインタ
処理手段60は読み出しアドレスカウンタ30に上記差
がmになるように該アドレスカウンタ30を制御するよ
うになっている。
する書き込みアドレスAwと,読み出しアドレスカウン
タ30の出力する読み出しアドレスArは位相差検出回
路40で比較され、読み出しアドレスArに対して書き
込みアドレスAwが所定値m進むように制御される。す
なわち、図3に示すように、Aw−Ar>mであるとき
には、読み出しアドレスArが遅れていることを意味す
るので、位相差検出回路40は送信ポインタ処理手段6
0にその旨通知する。この通知を受けた該送信ポインタ
処理手段60は読み出しアドレスカウンタ30に上記差
がmになるように該アドレスカウンタ30を制御するよ
うになっている。
【0008】また、Aw−Ar<mであるときには、読
み出しアドレスArの方が所定値mより進んでいること
を意味しているので、送信ポインタ処理手段60はアド
レスカウンタ30の出力を遅らせるようにする。
み出しアドレスArの方が所定値mより進んでいること
を意味しているので、送信ポインタ処理手段60はアド
レスカウンタ30の出力を遅らせるようにする。
【0009】更に、何等かの原因でスリップが生じてA
w−Ar=0となったとき、読み出しカウンタ30にロ
ードがかけられる。このとき、読み出しアドレスカウン
タ30は書き込みアドレスカウンタ20の現在出力値に
−mを加算した値を加算回路70より得て、その値をロ
ードするようになっている。
w−Ar=0となったとき、読み出しカウンタ30にロ
ードがかけられる。このとき、読み出しアドレスカウン
タ30は書き込みアドレスカウンタ20の現在出力値に
−mを加算した値を加算回路70より得て、その値をロ
ードするようになっている。
【0010】
【発明が解決しようとする課題】上記従来の回路による
と、加算回路70を用いる必要があり、回路規模が大き
くなる欠点があり、特に並列に多数チャンネルを処理す
る装置ではその欠点が増大し、またコストも著しく高く
なる欠点がある。
と、加算回路70を用いる必要があり、回路規模が大き
くなる欠点があり、特に並列に多数チャンネルを処理す
る装置ではその欠点が増大し、またコストも著しく高く
なる欠点がある。
【0011】本発明は上記従来の事情に鑑みて提案され
たものであって、回路規模が小さく、またコストも低い
通信データ処理用記憶回路を提供することを目的とする
ものである。
たものであって、回路規模が小さく、またコストも低い
通信データ処理用記憶回路を提供することを目的とする
ものである。
【0012】
【課題を解決するための手段】本発明は上記目的を達成
するために以下の手段を採用している。すなわち、本発
明は、伝送路から伝送されるデータを一旦収納するエラ
スティックストア10と、該エラスティックストア10
に対する書き込みアドレスAwを形成する書き込みアド
レスカウンタ20と、上記エラスティックストア10に
対する読み出しアドレスArを形成する読み出しアドレ
スカウンタ30と、上記書き込みアドレスAwと読み出
しアドレスArの位相差を監視し、該位相差が所定値m
でないときにスタッフを指示する位相差検出回路40を
備えた通信データ処理用記憶回路を前提とし、該通信デ
ータ処理用記憶回路において図1に示すように、上記位
相差検出回路40の検出する書き込みアドレスArと読
み出しアドレスArの差が零になったとき、両アドレス
カウンタ20、30に所定値mの差を持たせた値L、L
+mをロードするものである。
するために以下の手段を採用している。すなわち、本発
明は、伝送路から伝送されるデータを一旦収納するエラ
スティックストア10と、該エラスティックストア10
に対する書き込みアドレスAwを形成する書き込みアド
レスカウンタ20と、上記エラスティックストア10に
対する読み出しアドレスArを形成する読み出しアドレ
スカウンタ30と、上記書き込みアドレスAwと読み出
しアドレスArの位相差を監視し、該位相差が所定値m
でないときにスタッフを指示する位相差検出回路40を
備えた通信データ処理用記憶回路を前提とし、該通信デ
ータ処理用記憶回路において図1に示すように、上記位
相差検出回路40の検出する書き込みアドレスArと読
み出しアドレスArの差が零になったとき、両アドレス
カウンタ20、30に所定値mの差を持たせた値L、L
+mをロードするものである。
【0013】
【作用】スリップが生じて書き込みアドレスカウンタ2
0の出力アドレスAwと読み出しアドレスカウンタ30
の出力アドレスArとが同じになるような状態ではデー
タの乱れは避けることはできない。
0の出力アドレスAwと読み出しアドレスカウンタ30
の出力アドレスArとが同じになるような状態ではデー
タの乱れは避けることはできない。
【0014】従って、従来のように加算器70を用いて
入力側のアドレスを変化させないようにしても結果とし
てデータの乱れは生じる。そこで、いかなる手段を用い
てもデータに乱れは生じるものと考えるとすると、対策
はより簡単になる。そこで、本発明のように、上記スリ
ップが生じた場合書き込みアドレスカウンタ20と読み
出しアドレスカウンタ30の両方に所定値mの差を持つ
2つの値L+mとLを一度にロードするようにすると、
加算回路70を用いることなく両者の位相差を正常の状
態に戻すことができる。
入力側のアドレスを変化させないようにしても結果とし
てデータの乱れは生じる。そこで、いかなる手段を用い
てもデータに乱れは生じるものと考えるとすると、対策
はより簡単になる。そこで、本発明のように、上記スリ
ップが生じた場合書き込みアドレスカウンタ20と読み
出しアドレスカウンタ30の両方に所定値mの差を持つ
2つの値L+mとLを一度にロードするようにすると、
加算回路70を用いることなく両者の位相差を正常の状
態に戻すことができる。
【0015】
【実施例】図1は本発明の一実施例を示すブロック図で
ある。従来と同様、入力データは書き込みアドレスカウ
ンタ20の出力するアドレスAwに従ってエラスティッ
クストア10に入力データの書き込みを行い、読み出し
アドレスカウンタ30の出力するアドレスArに従って
上記エラスティックストア10よりデータを読み出すよ
うになっている。
ある。従来と同様、入力データは書き込みアドレスカウ
ンタ20の出力するアドレスAwに従ってエラスティッ
クストア10に入力データの書き込みを行い、読み出し
アドレスカウンタ30の出力するアドレスArに従って
上記エラスティックストア10よりデータを読み出すよ
うになっている。
【0016】更に、書き込みアドレスカウンタ20の出
力するアドレスAwと読み出しアドレスカウンタ30の
出力するアドレスArは位相差検出回路40に入力され
双方の位相差が検出される。そして、Aw−Ar>mで
あるときには上記送信ポインタ処理手段60はネガテブ
スタッフ(読み出しアドレスカウンタ30の出力を進め
る)を行う。また、Aw−Ar<mであるとき、送信ポ
インタ処理手段60はポジテブスタッフ(読み出しアド
レスカウンタ30の出力を遅らせる)を行う。
力するアドレスAwと読み出しアドレスカウンタ30の
出力するアドレスArは位相差検出回路40に入力され
双方の位相差が検出される。そして、Aw−Ar>mで
あるときには上記送信ポインタ処理手段60はネガテブ
スタッフ(読み出しアドレスカウンタ30の出力を進め
る)を行う。また、Aw−Ar<mであるとき、送信ポ
インタ処理手段60はポジテブスタッフ(読み出しアド
レスカウンタ30の出力を遅らせる)を行う。
【0017】以上の構成及び動作は従来と全く同じであ
るが、何等かの原因で書き込みアドレスカウンタ20の
出力する書き込みアドレスAwと読み出しアドレスカウ
ンタ30の出力する読み出しアドレスArとがAw−A
r=0の関係になったとき、本発明では位相差検出回路
40より書き込みアドレスカウンタ20と読み出しアド
レスカウンタ30の両方に同時にロードがかけられる。
るが、何等かの原因で書き込みアドレスカウンタ20の
出力する書き込みアドレスAwと読み出しアドレスカウ
ンタ30の出力する読み出しアドレスArとがAw−A
r=0の関係になったとき、本発明では位相差検出回路
40より書き込みアドレスカウンタ20と読み出しアド
レスカウンタ30の両方に同時にロードがかけられる。
【0018】このロードによって書き込みアドレスカウ
ンタ20には所定値L+mが設定され、読み出しアドレ
スカウンタ30には別の所定値Lが設定される。これに
よって図3に示した加算回路70を設けることなく、両
アドレスカウンタ20、30の出力する書き込みアドレ
スAwと読み出しアドレスArの位相差を正常値mに戻
すことができることになる。
ンタ20には所定値L+mが設定され、読み出しアドレ
スカウンタ30には別の所定値Lが設定される。これに
よって図3に示した加算回路70を設けることなく、両
アドレスカウンタ20、30の出力する書き込みアドレ
スAwと読み出しアドレスArの位相差を正常値mに戻
すことができることになる。
【0019】
【発明の効果】以上説明したように本発明は、入力デー
タをエラスティックストアに書き込んで所定位相を保っ
て、該エラスティックストアより読み出すに際してスリ
ップ等の異常が生じたとき、書き込みアドレスカウンタ
と読み出しアドレスカウンタに同時にロードをかけると
ともに、書き込みアドレスカウンタに読み出しアドレス
カウンタより所定値、少ない値を強制的にロードするよ
うにしているので、加算回路を用いる必要がなく、また
その周辺の配線も省略することができるので、回路容量
が著しく小さくなり、更にコストダウンをも図ることが
できる。
タをエラスティックストアに書き込んで所定位相を保っ
て、該エラスティックストアより読み出すに際してスリ
ップ等の異常が生じたとき、書き込みアドレスカウンタ
と読み出しアドレスカウンタに同時にロードをかけると
ともに、書き込みアドレスカウンタに読み出しアドレス
カウンタより所定値、少ない値を強制的にロードするよ
うにしているので、加算回路を用いる必要がなく、また
その周辺の配線も省略することができるので、回路容量
が著しく小さくなり、更にコストダウンをも図ることが
できる。
【図1】本発明の一実施例ブロック図である。
【図2】従来例ブロック図である。
【図3】従来例の一部拡大ブロック図である。
10 エラスティックストア 20 書き込みアドレスカウンタ 30 読み出しアドレスカウンタ 40 位相差検出回路 Aw 書き込みアドレス Ar 読み出しアドレス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−288747(JP,A) 特開 平3−24845(JP,A) 特開 昭59−125141(JP,A) 特開 平5−145510(JP,A) (58)調査した分野(Int.Cl.6,DB名) H04L 29/06
Claims (1)
- 【請求項1】 伝送路から伝送されるデータを一旦収納
するエラスティックストア(10)と、該エラスティックス
トア(10)に対する書き込みアドレス(Aw)を形成する書き
込みアドレスカウンタ(20)と、上記エラスティックスト
ア(10)に対する読み出しアドレス(Ar)を形成する読み出
しアドレスカウンタ(30)と、上記書き込みアドレス(Aw)
と読み出しアドレス(Ar)の位相差を監視し、該位相差が
所定値(m) でないときにスタッフを指示する位相差検出
回路(40)を備えた通信データ処理用記憶回路において、 上記位相差検出回路(40)の検出する書き込みアドレス(A
w)と読み出しアドレス(Ar)の差が零になったとき、両ア
ドレスカウンタ(20)、(30)に所定値(m) の差を持たせた
値(L),(L+m) をロードすることを特徴とする通信データ
処理用記憶回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4336224A JP2751983B2 (ja) | 1992-12-16 | 1992-12-16 | 通信データ処理用記憶回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4336224A JP2751983B2 (ja) | 1992-12-16 | 1992-12-16 | 通信データ処理用記憶回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06188938A JPH06188938A (ja) | 1994-07-08 |
JP2751983B2 true JP2751983B2 (ja) | 1998-05-18 |
Family
ID=18296923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4336224A Expired - Fee Related JP2751983B2 (ja) | 1992-12-16 | 1992-12-16 | 通信データ処理用記憶回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2751983B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003152761A (ja) | 2001-11-14 | 2003-05-23 | Nec Miyagi Ltd | Lan中継装置及びそれに用いる適応型フロー制御方法並びにそのプログラム |
KR100441616B1 (ko) | 2001-12-14 | 2004-07-23 | 한국전자통신연구원 | 직교 복조 장치에서의 i 채널 및 q 채널 간 진폭 및위상 불일치 검출 및 보상 방법과 그 방법을 사용하는직교 복조 장치 |
-
1992
- 1992-12-16 JP JP4336224A patent/JP2751983B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06188938A (ja) | 1994-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2751983B2 (ja) | 通信データ処理用記憶回路 | |
US5157696A (en) | Digital signal time difference correcting circuit | |
KR960028571A (ko) | 절단 에러 보상 장치 | |
US5590279A (en) | Memory data copying apparatus | |
JP2723843B2 (ja) | デュアルポートメモリ制御回路 | |
JPS62252584A (ja) | デイスクユニツト制御装置 | |
JP2788758B2 (ja) | Fifoメモリ出力断検出リセット方式 | |
JP2926859B2 (ja) | 並列処理システム | |
KR0182707B1 (ko) | 교환기에 있어서 프로세서간통신 메세지에 대한 모니터장치 및 방법 | |
KR100221297B1 (ko) | 개량된 선입선출형 버퍼 | |
US20050093871A1 (en) | Digital line delay using a single port memory | |
JP2558952B2 (ja) | 固定小数点型デジタル信号処理装置 | |
JP2746203B2 (ja) | 伝送路無瞬断切替システムおよび方法 | |
JPH04171560A (ja) | データ受信装置 | |
JP2924324B2 (ja) | 多重化装置 | |
JPH031735A (ja) | ブリッジ装置 | |
JPH06188909A (ja) | 異常パケット処理方式 | |
JP3009533B2 (ja) | メモリを用いた大容量カウンタ | |
JPS63222549A (ja) | 受信バツフア管理装置 | |
JPS619743A (ja) | ロギング制御方法 | |
JPH047740A (ja) | オペランドデータ送出制御装置 | |
JPH0482077A (ja) | Fifoメモリ | |
JPH08179998A (ja) | 多段ハードウエアタイマ | |
JPH0267667A (ja) | 回路基板 | |
JPH10112713A (ja) | 共有型バッファアドレス監視回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |
|
LAPS | Cancellation because of no payment of annual fees |