JP2751983B2 - 通信データ処理用記憶回路 - Google Patents
通信データ処理用記憶回路Info
- Publication number
- JP2751983B2 JP2751983B2 JP4336224A JP33622492A JP2751983B2 JP 2751983 B2 JP2751983 B2 JP 2751983B2 JP 4336224 A JP4336224 A JP 4336224A JP 33622492 A JP33622492 A JP 33622492A JP 2751983 B2 JP2751983 B2 JP 2751983B2
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- Japan
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- read address
- address
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- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信データ処理用の記憶
回路に関し、特にフレームフォーマットの異なる系を仲
介する通信データ処理用記憶回路に関するものである。
回路に関し、特にフレームフォーマットの異なる系を仲
介する通信データ処理用記憶回路に関するものである。
【０００２】
【従来技術】異種の通信網を相互に接続するインターフ
ェースでは伝送路のフレームフォーマットと該伝送路よ
り得られたデータを処理する装置でのフレームフォーマ
ットとが異なる場合がある。このような場合に伝送路よ
りの伝送データは一旦エラスティックストアと称せられ
る記憶手段に収納され、その後該記エラスティックスト
アにより読み出される際に装置側のフレームに乗り変え
て出力されるようになっている。
ェースでは伝送路のフレームフォーマットと該伝送路よ
り得られたデータを処理する装置でのフレームフォーマ
ットとが異なる場合がある。このような場合に伝送路よ
りの伝送データは一旦エラスティックストアと称せられ
る記憶手段に収納され、その後該記エラスティックスト
アにより読み出される際に装置側のフレームに乗り変え
て出力されるようになっている。
【０００３】図２は上記機能を備えた記憶回路をTU11/2
伝送モードに適用した場合のブロック図を示し、また図
３はその拡大図を示すものである。伝送路側のデータは
受信ポインタ処理手段５０に入力され、その出力がエラ
スティックストア１０に書き込まれるようになってい
る。このエラスティックストア１０に対しては書き込み
アドレスカウンタ２０より書き込みアドレスＡｗが与え
られるようになっており、上記伝送データは上記書き込
みアドレスＡｗに従って書き込まれる。
伝送モードに適用した場合のブロック図を示し、また図
３はその拡大図を示すものである。伝送路側のデータは
受信ポインタ処理手段５０に入力され、その出力がエラ
スティックストア１０に書き込まれるようになってい
る。このエラスティックストア１０に対しては書き込み
アドレスカウンタ２０より書き込みアドレスＡｗが与え
られるようになっており、上記伝送データは上記書き込
みアドレスＡｗに従って書き込まれる。
【０００４】上記受信ポインタ処理手段５０に入力され
た送信データの中、スタッフデータが上記書き込みアド
レスカウンタ２０に入力されて該書き込みアドレスカウ
ンタ２０を制御し、伝送された（Vc11/2) データを正規
の伝送路側フレームフォーマットに適合した伝送データ
にしてエラスティックストア１０に書き込むようになっ
ている。
た送信データの中、スタッフデータが上記書き込みアド
レスカウンタ２０に入力されて該書き込みアドレスカウ
ンタ２０を制御し、伝送された（Vc11/2) データを正規
の伝送路側フレームフォーマットに適合した伝送データ
にしてエラスティックストア１０に書き込むようになっ
ている。
【０００５】上記エラスティックストア１０は更に読み
出しアドレスカウンタ３０より読み出しアドレスＡｒが
与えられており、上記のように書き込まれた伝送データ
が該読み出しアドレスＡｒに従って順次読み出される。
出しアドレスカウンタ３０より読み出しアドレスＡｒが
与えられており、上記のように書き込まれた伝送データ
が該読み出しアドレスＡｒに従って順次読み出される。
【０００６】このようにして読み出された伝送データに
対して送信ポイント処理手段６０でエラスティックスト
ア１０の書き込み読み出しの際に生じたスタッフデータ
等が付加されたデータ(Tu11/2)として装置側に伝送され
る。
対して送信ポイント処理手段６０でエラスティックスト
ア１０の書き込み読み出しの際に生じたスタッフデータ
等が付加されたデータ(Tu11/2)として装置側に伝送され
る。
【０００７】上記書き込みアドレスカウンタ２０の出力
する書き込みアドレスＡｗと，読み出しアドレスカウン
タ３０の出力する読み出しアドレスＡｒは位相差検出回
路４０で比較され、読み出しアドレスＡｒに対して書き
込みアドレスＡｗが所定値ｍ進むように制御される。す
なわち、図３に示すように、Ａｗ−Ａｒ＞ｍであるとき
には、読み出しアドレスＡｒが遅れていることを意味す
るので、位相差検出回路４０は送信ポインタ処理手段６
０にその旨通知する。この通知を受けた該送信ポインタ
処理手段６０は読み出しアドレスカウンタ３０に上記差
がｍになるように該アドレスカウンタ３０を制御するよ
うになっている。
する書き込みアドレスＡｗと，読み出しアドレスカウン
タ３０の出力する読み出しアドレスＡｒは位相差検出回
路４０で比較され、読み出しアドレスＡｒに対して書き
込みアドレスＡｗが所定値ｍ進むように制御される。す
なわち、図３に示すように、Ａｗ−Ａｒ＞ｍであるとき
には、読み出しアドレスＡｒが遅れていることを意味す
るので、位相差検出回路４０は送信ポインタ処理手段６
０にその旨通知する。この通知を受けた該送信ポインタ
処理手段６０は読み出しアドレスカウンタ３０に上記差
がｍになるように該アドレスカウンタ３０を制御するよ
うになっている。
【０００８】また、Ａｗ−Ａｒ＜ｍであるときには、読
み出しアドレスＡｒの方が所定値ｍより進んでいること
を意味しているので、送信ポインタ処理手段６０はアド
レスカウンタ３０の出力を遅らせるようにする。
み出しアドレスＡｒの方が所定値ｍより進んでいること
を意味しているので、送信ポインタ処理手段６０はアド
レスカウンタ３０の出力を遅らせるようにする。
【０００９】更に、何等かの原因でスリップが生じてＡ
ｗ−Ａｒ＝０となったとき、読み出しカウンタ３０にロ
ードがかけられる。このとき、読み出しアドレスカウン
タ３０は書き込みアドレスカウンタ２０の現在出力値に
−ｍを加算した値を加算回路７０より得て、その値をロ
ードするようになっている。
ｗ−Ａｒ＝０となったとき、読み出しカウンタ３０にロ
ードがかけられる。このとき、読み出しアドレスカウン
タ３０は書き込みアドレスカウンタ２０の現在出力値に
−ｍを加算した値を加算回路７０より得て、その値をロ
ードするようになっている。
【００１０】
【発明が解決しようとする課題】上記従来の回路による
と、加算回路７０を用いる必要があり、回路規模が大き
くなる欠点があり、特に並列に多数チャンネルを処理す
る装置ではその欠点が増大し、またコストも著しく高く
なる欠点がある。
と、加算回路７０を用いる必要があり、回路規模が大き
くなる欠点があり、特に並列に多数チャンネルを処理す
る装置ではその欠点が増大し、またコストも著しく高く
なる欠点がある。
【００１１】本発明は上記従来の事情に鑑みて提案され
たものであって、回路規模が小さく、またコストも低い
通信データ処理用記憶回路を提供することを目的とする
ものである。
たものであって、回路規模が小さく、またコストも低い
通信データ処理用記憶回路を提供することを目的とする
ものである。
【００１２】
【課題を解決するための手段】本発明は上記目的を達成
するために以下の手段を採用している。すなわち、本発
明は、伝送路から伝送されるデータを一旦収納するエラ
スティックストア１０と、該エラスティックストア１０
に対する書き込みアドレスＡｗを形成する書き込みアド
レスカウンタ２０と、上記エラスティックストア１０に
対する読み出しアドレスＡｒを形成する読み出しアドレ
スカウンタ３０と、上記書き込みアドレスＡｗと読み出
しアドレスＡｒの位相差を監視し、該位相差が所定値ｍ
でないときにスタッフを指示する位相差検出回路４０を
備えた通信データ処理用記憶回路を前提とし、該通信デ
ータ処理用記憶回路において図１に示すように、上記位
相差検出回路４０の検出する書き込みアドレスＡｒと読
み出しアドレスＡｒの差が零になったとき、両アドレス
カウンタ２０、３０に所定値ｍの差を持たせた値Ｌ、Ｌ
＋ｍをロードするものである。
するために以下の手段を採用している。すなわち、本発
明は、伝送路から伝送されるデータを一旦収納するエラ
スティックストア１０と、該エラスティックストア１０
に対する書き込みアドレスＡｗを形成する書き込みアド
レスカウンタ２０と、上記エラスティックストア１０に
対する読み出しアドレスＡｒを形成する読み出しアドレ
スカウンタ３０と、上記書き込みアドレスＡｗと読み出
しアドレスＡｒの位相差を監視し、該位相差が所定値ｍ
でないときにスタッフを指示する位相差検出回路４０を
備えた通信データ処理用記憶回路を前提とし、該通信デ
ータ処理用記憶回路において図１に示すように、上記位
相差検出回路４０の検出する書き込みアドレスＡｒと読
み出しアドレスＡｒの差が零になったとき、両アドレス
カウンタ２０、３０に所定値ｍの差を持たせた値Ｌ、Ｌ
＋ｍをロードするものである。
【００１３】
【作用】スリップが生じて書き込みアドレスカウンタ２
０の出力アドレスＡｗと読み出しアドレスカウンタ３０
の出力アドレスＡｒとが同じになるような状態ではデー
タの乱れは避けることはできない。
０の出力アドレスＡｗと読み出しアドレスカウンタ３０
の出力アドレスＡｒとが同じになるような状態ではデー
タの乱れは避けることはできない。
【００１４】従って、従来のように加算器７０を用いて
入力側のアドレスを変化させないようにしても結果とし
てデータの乱れは生じる。そこで、いかなる手段を用い
てもデータに乱れは生じるものと考えるとすると、対策
はより簡単になる。そこで、本発明のように、上記スリ
ップが生じた場合書き込みアドレスカウンタ２０と読み
出しアドレスカウンタ３０の両方に所定値ｍの差を持つ
２つの値Ｌ＋ｍとＬを一度にロードするようにすると、
加算回路７０を用いることなく両者の位相差を正常の状
態に戻すことができる。
入力側のアドレスを変化させないようにしても結果とし
てデータの乱れは生じる。そこで、いかなる手段を用い
てもデータに乱れは生じるものと考えるとすると、対策
はより簡単になる。そこで、本発明のように、上記スリ
ップが生じた場合書き込みアドレスカウンタ２０と読み
出しアドレスカウンタ３０の両方に所定値ｍの差を持つ
２つの値Ｌ＋ｍとＬを一度にロードするようにすると、
加算回路７０を用いることなく両者の位相差を正常の状
態に戻すことができる。
【００１５】
【実施例】図１は本発明の一実施例を示すブロック図で
ある。従来と同様、入力データは書き込みアドレスカウ
ンタ２０の出力するアドレスＡｗに従ってエラスティッ
クストア１０に入力データの書き込みを行い、読み出し
アドレスカウンタ３０の出力するアドレスＡｒに従って
上記エラスティックストア１０よりデータを読み出すよ
うになっている。
ある。従来と同様、入力データは書き込みアドレスカウ
ンタ２０の出力するアドレスＡｗに従ってエラスティッ
クストア１０に入力データの書き込みを行い、読み出し
アドレスカウンタ３０の出力するアドレスＡｒに従って
上記エラスティックストア１０よりデータを読み出すよ
うになっている。
【００１６】更に、書き込みアドレスカウンタ２０の出
力するアドレスＡｗと読み出しアドレスカウンタ３０の
出力するアドレスＡｒは位相差検出回路４０に入力され
双方の位相差が検出される。そして、Ａｗ−Ａｒ＞ｍで
あるときには上記送信ポインタ処理手段６０はネガテブ
スタッフ（読み出しアドレスカウンタ３０の出力を進め
る）を行う。また、Ａｗ−Ａｒ＜ｍであるとき、送信ポ
インタ処理手段６０はポジテブスタッフ（読み出しアド
レスカウンタ３０の出力を遅らせる）を行う。
力するアドレスＡｗと読み出しアドレスカウンタ３０の
出力するアドレスＡｒは位相差検出回路４０に入力され
双方の位相差が検出される。そして、Ａｗ−Ａｒ＞ｍで
あるときには上記送信ポインタ処理手段６０はネガテブ
スタッフ（読み出しアドレスカウンタ３０の出力を進め
る）を行う。また、Ａｗ−Ａｒ＜ｍであるとき、送信ポ
インタ処理手段６０はポジテブスタッフ（読み出しアド
レスカウンタ３０の出力を遅らせる）を行う。
【００１７】以上の構成及び動作は従来と全く同じであ
るが、何等かの原因で書き込みアドレスカウンタ２０の
出力する書き込みアドレスＡｗと読み出しアドレスカウ
ンタ３０の出力する読み出しアドレスＡｒとがＡｗ−Ａ
ｒ＝０の関係になったとき、本発明では位相差検出回路
４０より書き込みアドレスカウンタ２０と読み出しアド
レスカウンタ３０の両方に同時にロードがかけられる。
るが、何等かの原因で書き込みアドレスカウンタ２０の
出力する書き込みアドレスＡｗと読み出しアドレスカウ
ンタ３０の出力する読み出しアドレスＡｒとがＡｗ−Ａ
ｒ＝０の関係になったとき、本発明では位相差検出回路
４０より書き込みアドレスカウンタ２０と読み出しアド
レスカウンタ３０の両方に同時にロードがかけられる。
【００１８】このロードによって書き込みアドレスカウ
ンタ２０には所定値Ｌ＋ｍが設定され、読み出しアドレ
スカウンタ３０には別の所定値Ｌが設定される。これに
よって図３に示した加算回路７０を設けることなく、両
アドレスカウンタ２０、３０の出力する書き込みアドレ
スＡｗと読み出しアドレスＡｒの位相差を正常値ｍに戻
すことができることになる。
ンタ２０には所定値Ｌ＋ｍが設定され、読み出しアドレ
スカウンタ３０には別の所定値Ｌが設定される。これに
よって図３に示した加算回路７０を設けることなく、両
アドレスカウンタ２０、３０の出力する書き込みアドレ
スＡｗと読み出しアドレスＡｒの位相差を正常値ｍに戻
すことができることになる。
【００１９】
【発明の効果】以上説明したように本発明は、入力デー
タをエラスティックストアに書き込んで所定位相を保っ
て、該エラスティックストアより読み出すに際してスリ
ップ等の異常が生じたとき、書き込みアドレスカウンタ
と読み出しアドレスカウンタに同時にロードをかけると
ともに、書き込みアドレスカウンタに読み出しアドレス
カウンタより所定値、少ない値を強制的にロードするよ
うにしているので、加算回路を用いる必要がなく、また
その周辺の配線も省略することができるので、回路容量
が著しく小さくなり、更にコストダウンをも図ることが
できる。
タをエラスティックストアに書き込んで所定位相を保っ
て、該エラスティックストアより読み出すに際してスリ
ップ等の異常が生じたとき、書き込みアドレスカウンタ
と読み出しアドレスカウンタに同時にロードをかけると
ともに、書き込みアドレスカウンタに読み出しアドレス
カウンタより所定値、少ない値を強制的にロードするよ
うにしているので、加算回路を用いる必要がなく、また
その周辺の配線も省略することができるので、回路容量
が著しく小さくなり、更にコストダウンをも図ることが
できる。
【図１】本発明の一実施例ブロック図である。
【図２】従来例ブロック図である。
【図３】従来例の一部拡大ブロック図である。
１０ エラスティックストア ２０ 書き込みアドレスカウンタ ３０ 読み出しアドレスカウンタ ４０ 位相差検出回路 Ａｗ 書き込みアドレス Ａｒ 読み出しアドレス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−288747（ＪＰ，Ａ) 特開 平３−24845（ＪＰ，Ａ) 特開 昭59−125141（ＪＰ，Ａ) 特開 平５−145510（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/06
Claims (1)
- 【請求項１】 伝送路から伝送されるデータを一旦収納
するエラスティックストア(10)と、該エラスティックス
トア(10)に対する書き込みアドレス(Aw)を形成する書き
込みアドレスカウンタ(20)と、上記エラスティックスト
ア(10)に対する読み出しアドレス(Ar)を形成する読み出
しアドレスカウンタ(30)と、上記書き込みアドレス(Aw)
と読み出しアドレス(Ar)の位相差を監視し、該位相差が
所定値(m) でないときにスタッフを指示する位相差検出
回路(40)を備えた通信データ処理用記憶回路において、 上記位相差検出回路(40)の検出する書き込みアドレス(A
w)と読み出しアドレス(Ar)の差が零になったとき、両ア
ドレスカウンタ(20)、(30)に所定値(m) の差を持たせた
値(L),(L+m) をロードすることを特徴とする通信データ
処理用記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336224A JP2751983B2 (ja) | 1992-12-16 | 1992-12-16 | 通信データ処理用記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336224A JP2751983B2 (ja) | 1992-12-16 | 1992-12-16 | 通信データ処理用記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188938A JPH06188938A (ja) | 1994-07-08 |
| JP2751983B2 true JP2751983B2 (ja) | 1998-05-18 |
Family
ID=18296923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336224A Expired - Fee Related JP2751983B2 (ja) | 1992-12-16 | 1992-12-16 | 通信データ処理用記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751983B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152761A (ja) | 2001-11-14 | 2003-05-23 | Nec Miyagi Ltd | Ｌａｎ中継装置及びそれに用いる適応型フロー制御方法並びにそのプログラム |
| KR100441616B1 (ko) | 2001-12-14 | 2004-07-23 | 한국전자통신연구원 | 직교 복조 장치에서의 ｉ 채널 및 ｑ 채널 간 진폭 및위상 불일치 검출 및 보상 방법과 그 방법을 사용하는직교 복조 장치 |
-
1992
- 1992-12-16 JP JP4336224A patent/JP2751983B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188938A (ja) | 1994-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |
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