JPH0973787A

JPH0973787A - 半導体記憶装置

Info

Publication number: JPH0973787A
Application number: JP7246959A
Authority: JP
Inventors: Etsuko Kawaguchi; 恵津子川口; Keiichi Higeta; 恵一日下田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-31
Filing date: 1995-08-31
Publication date: 1997-03-18

Abstract

(57)【要約】【目的】本発明の目的は、書込みパルスについての設
計変更に容易に対応可能な技術を提供することにある。【構成】マスクＲＯＭ部４５を設け、このマスクＲＯ
Ｍ部４５への情報記憶によって書込みパルス調整信号
（書込みパルス幅調整信号ＴＷ１〜ＴＷ３、及びセット
アップ調整信号ＴＳ１，ＴＳ２）のパターンが決定され
るようにする。それにより、マスクＲＯＭ部４５への情
報書込みについてのマスク１枚の変更によって、書込み
パルス調整信号のパターン変更を可能として、書込みパ
ルスについての設計変更の容易化を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
には、それに含まれる書込みアンプの動作制御用の書込
みパルスを生成するための書込みパルス生成回路の改良
技術に関し、例えばＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）に適用して有効な技術に関する。

【０００２】

【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。そ
れぞれの相補データ線は、相補データ線に１対１で結合
された複数個のカラム選択スイッチを介して相補コモン
データ線に共通接続されている。メモリセルへの書込み
データを増幅するため、書込みアンプが設けられる。こ
の書込みアンプの動作は、基本クロックに基づいて生成
された書込みパルスによって制御される。

【０００３】書込みパルスがハイレベルにアサートされ
た場合に、外部から上記書込みアンプへのデータ取込が
可能とされ、そのとき、データ外部端子に与えられたデ
ータが、当該書込みアンプで増幅されて上記相補コモン
データ線に伝達される。メモリセルへの書込み時間は、
この書込みパルスの幅で決定される。

【０００４】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００５】

【発明が解決しようとする課題】ＳＲＡＭの書込みマー
ジンのテストを可能とするため、書込みパルスの幅やセ
ットアップ時間（書込みパルスがアサートされるまでの
時間）を外部から変更できるようになっている。すなわ
ち、書込みパルス生成回路には、多段結合された複数の
ディレイ回路や、各ディレイ回路の出力ノードを選択可
能なセレクタが設けられ、上記セレクタの動作制御によ
り、書込みパルスの幅やセットアップ時間を実際に変更
することができる。そのような変更により、書込みマー
ジンのテストが可能となる。この書込みマージンテスト
において、もし、書込みマージン不足と判断されたら、
書込みパルスについての設計変更が行われる。

【０００６】書込みパルスについての設計変更は、デコ
ード部を形成する論理回路を変更することによって行う
ことができる。しかしながら、デコード部の論理変更の
ためには、半導体形成用のマスク、トランジスタのゲー
ト電極形成用のマスク、金属配線層形成用のマスクな
ど、少なくとも３枚のマスクについてパターン変更を行
う必要がある。そのため、書込みマージンテストにおい
て、書込みマージン不足と判断された場合の書込みパル
スについての設計変更が非常に面倒とされる。

【０００７】本発明の目的は、書込みパルスについての
設計変更に容易に対応可能な技術を提供することにあ
る。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、複数のメモリセルを配列して成
るメモリセルアレイ（６）と、このメモリセルアレイへ
の書込みデータを増幅可能な書込みアンプ（１０）とを
含み、書込みアンプの動作制御用の書込みパルスを、書
込みパルス調整信号に基づいて変更可能に半導体記憶装
置が構成されるとき、上記書込みパルス調整信号のパタ
ーンをプログラマブルリンクによって設定可能なパター
ン設定回路（４５）を設ける。

【００１１】また、複数のワードライン（ｗ１〜ｗ８）
と、上記ワードラインに交差するように形成された複数
のビットライン（ｂ１〜ｂ３）と、上記ワードラインと
上記ビットラインとの交差箇所に対応して設けられたマ
スクＲＯＭ素子（６７〜９０）とを含み、マスクＲＯＭ
素子の記憶状態に応じてビットラインに得られたデータ
に基づいて上記書込みパルス調整信号を形成する回路
（４５）を設けて半導体記憶装置を構成する。

【００１２】さらに、外部からの制御信号を取込むため
の外部ピンの数を低減するため、外部からの制御信号を
デコードして上記ワードラインの選択信号を生成可能な
デコード回路（４４）を設けることができる。

【００１３】上記パターン設定回路の構成素子をＭＯＳ
トランジスタとし、書込みアンプの構成素子をバイポー
ラトランジスタとした場合の信号レベルの整合を図るた
め、上記ビットラインの信号レベルをエミッタ結合論理
のレベルに変換するレベル変換回路（４７）を設けるこ
とができる。

【００１４】

【作用】上記した手段によれば、パターン設定回路は、
上記書込みパルス調整信号の組合わせパターンをプログ
ラマブルリンクによって設定可能とする。このことが、
プログラマブルリンクを含むマスク１枚の変更によっ
て、書込みパルス調整信号の組合わせパターンの変更を
可能とし、書込みマージンテストにおいて書込みマージ
ン不足と判断された場合の書込みパルスについての設計
変更の容易化を達成する。

【００１５】また、マスクＲＯＭ素子（６７〜９０）と
を含み、マスクＲＯＭ素子の記憶状態に応じてビットラ
インに得られたデータに基づいて上記書込みパルス調整
信号が形成されるので、マスクＲＯＭへのデータ書込み
用のマスク１枚の変更によって、書込みパルス調整信号
の組合わせパターンの変更を可能とし、書込みマージン
テストにおいて書込みマージン不足と判断された場合の
書込みパルスについての設計変更の容易化を達成する。

【００１６】

【実施例】図２には本発明の一実施例であるＳＲＡＭが
示される。同図に示されるＳＲＡＭ１３３は、特に制限
されないが、公知の半導体集積回路製造技術によって単
結晶シリコン基板などの一つの半導体基板に形成され
る。

【００１７】図２において６は、複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線に結合される。それぞれの相補データ
線は、相補データ線に１対１で結合された複数個のカラ
ム選択スイッチを含むカラム選択回路９を介して相補コ
モンデータ線に共通接続されている。

【００１８】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファ１−０〜１−ｍを介してロウデコーダ４に
伝達される。アドレス信号Ａｍ＋１〜Ａｎは、それに対
応して配置されたアドレスバッファ１−ｍ＋１〜１−ｍ
を介してカラムデコーダ８に伝達される。ロウドライバ
５はロウデコーダ４のデコード出力に基づいて、入力ア
ドレス信号に対応するワード線を選択レベルに駆動す
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。またカラムデコーダ
８は、これに供給されるアドレス信号に対応するカラム
選択スイッチをオン動作させて、上記選択された相補コ
モンデータ線に導通する。このとき相補コモンデータ線
の電位は、読出しアンプ１１で増幅されて外部に出力可
能とされる。外部から書込みアンプ１１に書込みデータ
が与えられると、その書込みデータに従って相補コモン
データ線が駆動され、アドレス信号によって選択された
相補データ線を介して所定のメモリセルにそのデータに
応ずる電荷情報が蓄積される。

【００１９】上記書込みアンプ１０は、書込みパルス生
成回路１２によって制御される。この書込みパルス生成
回路１２は、特に制限されないが、相補レベルの基本ク
ロックＣＬＫに基づいて、書込みアンプを活性化するた
めの信号（書込みパルスＷＰ）を生成する。特に制限さ
れないが、この書込みパルスＷＰがアサートされた場合
に、上記書込みアンプ１０へのデータ取込が可能とさ
れ、そのとき、データ外部端子に与えられたデータが、
当該書込みアンプで増幅されて上記相補コモンデータ線
に伝達される。メモリセルへの書込み動作は、この書込
みパルスＷＰの幅、及びセットアップ時間で決定され
る。書込みパルス幅ＷＰが不適切であると、正常な書込
みが行われないめ、書込みパルスＷＰを最適化する必要
がある。また、外部からの書込み指示のためのライトイ
ネーブル信号ＷＥ＊に基づいて書込み信号を生成するた
めのＷＥドライバ３が設けられ、外部から入力されたラ
イトイネーブル信号ＷＥ＊が、書込みパルス生成回路１
２からの書込みパルスＷＰに同期されるようになってい
る。

【００２０】図３には上記書込みパルス生成回路１２の
構成例が示される。

【００２１】図３に示されるように書込みパルス発生回
路１２は、特に制限されないが、デコード部２０、パル
スシェイプ部２１、パルス拡張部２２、及びセットアッ
プ調整部２３を含む。

【００２２】デコード部２０は、図示されない外部ピン
を介して入力された書込みパルス制御信号Ｃ１，Ｃ２，
Ｃ３をデコードして、書込みパルス幅調整信号ＴＷ１〜
ＴＷ３、及びセットアップ調整信号ＴＳ１，ＴＳ２を生
成する。書込みパルス幅調整信号ＴＷ１〜ＴＷ３はパル
ス拡張部２２に伝達され、また、セットアップ調整信号
ＴＳ１，ＴＳ２はセットアップ調整部２３に伝達され
る。この実施例において、デコード部２０は、書込みパ
ルス調整信号、すなわち、書込みパルス幅調整信号ＴＷ
１〜ＴＷ３及びセットアップ調整信号ＴＳ１，ＴＳ２の
組合わせパターンをプログラマブルリンクによって設定
可能なパターン設定部を含む。このパターン設定部は、
後に詳述するように、マスクＲＯＭ（リード・オンリ・
メモリ）によって形成される。

【００２３】この実施例ＳＲＡＭがデータ処理装置に搭
載された状態では（通常動作状態）、上記書込みパルス
制御信号Ｃ１，Ｃ２，Ｃ３をＳＲＡＭ内に取込むための
外部ピン（この実施例では３個存在する）は、ＳＲＡＭ
搭載ボード上でローレベルに固定される。そのように書
込みパルス制御信号Ｃ１，Ｃ２，Ｃ３の取込み用外部ピ
ンがローレベルに固定された状態では、つまり、書込み
パルス制御信号Ｃ１，Ｃ２，Ｃ３が全てローレベルの場
合において出力される書込みパルス幅調整信号ＴＷ１〜
ＴＷ３及びセットアップ調整信号ＴＳ１，ＴＳ２によっ
て、書込みパルスＷＰの幅、及びセットアップ時間は、
それぞれ設計値に等しくされる。この実施例ＳＲＡＭの
書込みマージンテストは、ＳＲＡＭ書込みパルス制御信
号Ｃ１，Ｃ２，Ｃ３を、論理“０００”以外の組合わせ
に変更することによって可能とされる。この書込みマー
ジンテストにおいて、もし、書込みマージンが少ないと
判断された場合には、書込みパルス幅調整信号ＴＷ１〜
ＴＷ３及びセットアップ調整信号ＴＳ１，ＴＳ２の組合
わせパターンの変更が行われる。この組合わせパターン
の変更はマスクＲＯＭ部４５の配線層の一部であるプロ
グラマブルリンク部分の変更によって容易に行うことが
できる。

【００２４】パルスシェイプ部２１は、相補レベルの基
本クロックＣＬＫが入力された場合に、それの波形を整
形する機能を有し、特に制限されないが、バッファ２
５，２８，２９、ディレイ回路２６，２７、及び論理ゲ
ート３０とが結合されて成る。相補レベルの基本クロッ
クＣＬＫは、ディレイ回路２６，２７で遅延された後
に、バッファ２８を介して論理ゲート３０に伝達され
る。論理ゲート３０において、バッファ２８，２９のア
ンド論理、及びナンド論理がとられ、それが、後段のパ
ルス拡張部２２に伝達される。

【００２５】パルス拡張部２２は、書込みパルスＷＰの
幅の調整機能を有し、特に制限されないが、ディレイ段
２２ａ、及びセレクト部２２ｂとを含む。ディレイ段２
２ａは、特に制限されないが、ディレイ回路３１，３
２，３３がシリーズ接続されて成る。セレクト部２２ｂ
は、上記ディレイ回路３１，３２，３３の出力ノードを
選択する機能を有し、特に制限されないが、上記ディレ
イ回路３１，３２，３３の非反転出力ノードと、デコー
ド部２０からの書込みパルス幅調整信号ＴＷ１〜ＴＷ３
とのアンド論理を得るための２入力アンドゲート３４，
３５，３６と、このアンドゲート３４，３５，３６から
の出力信号のオア（ＯＲ）論理、及びノア（ＮＯＲ）論
理を得る論理ゲート３７とを含む。パルス幅調整信号Ｔ
Ｗ１，ＴＷ２，ＴＷ３の組合わせによって書込みパルス
ＷＰの幅を調整することができる。すなわち、パルス幅
調整信号ＴＷ１がアサートされた場合、パルス幅調整信
号ＴＷ１，ＴＷ２がアサートされた場合、パルス幅調整
信号ＴＷ１，ＴＷ２，ＴＷ３がアサートされた場合の順
に書込みパルスＷＰの幅が広くなる。

【００２６】セットアップ調整部２３は、書込みパルス
ＷＰのセットアップ時間を調整する機能を有し、特に制
限されないが、ディレイ段２３ａと、セレクト部２３ｂ
とを含む。ディレイ段２３ａは、ディレイ回路３８，３
９がシリーズ接続されて成る。セレクト部２３ｂは、上
記ディレイ回路３８，３９の出力ノードを選択する機能
を有し、特に制限されないが、上記ディレイ回路３８，
３９の非反転出力ノードと、デコード部２０からのセッ
トアップ調整信号ＴＳ１，ＴＳ２とのアンド論理を得る
ための２入力アンドゲート４０，４１と、このアンドゲ
ート４０，４１からの出力信号のオア（ＯＲ）論理、及
びノア（ＮＯＲ）論理を得る論理ゲート４２とを含む。
例えばセットアップ調整信号ＴＳ１がハイレベルにアサ
ートされた場合には、アンドゲート４０により、ディレ
イ回路３８の出力信号が選択的に論理ゲート４２に伝達
される。同様に、セットアップ調整信号ＴＳ２がハイレ
ベルにアサートされた場合には、アンドゲート４１によ
り、ディレイ回路３９の出力信号が選択的に論理ゲート
４２に伝達される。そのようなディレイ回路の出力ノー
ド選択により、書込みパルスＷＰのセットアップ時間の
変更が可能とされる。

【００２７】図１には上記デコード部２０の構成例が示
される。

【００２８】図１に示されるように、デコード部２０
は、特に制限されないが、マスクＲＯＭ部４５、デコー
ド回路４４、プルアップ回路４６、及びレベル変換回路
４７を含む。

【００２９】マスクＲＯＭ部４５は、パルス調整信号
（書込みパルス幅調整信号ＴＷ１〜ＴＷ３及びセットア
ップ調整信号ＴＳ１，ＴＳ２）のパターン設定回路とし
て機能する。つまり、書込みパルス調整信号の組合わせ
パターンをプログラマブルに設定可能とされ、複数のワ
ードラインと、このワードラインに交差するように配置
された複数のビットラインと、ワードラインと上記ビッ
トラインとの交差箇所に設けられたマスクＲＯＭ素子と
を含む。マスクＲＯＭ素子へのデータ書込みは、製造プ
ロセスにおいて、所定の金属配線によって行われる。

【００３０】デコード回路４４は、書込みパルス制御信
号Ｃ１，Ｃ２，Ｃ３をデコードすることによって、マス
クＲＯＭ部４５におけるワードラインの選択信号を得
る。プルアップ回路４６は、マスクＲＯＭ部４５におけ
るビットラインを高電位側電源Ｖｃｃレベルにプルアッ
プする機能を有し、また、レベル変換回路４７は、上記
ビットラインの信号レベル（ＭＯＳレベル）をエミッタ
結合論理（「ＥＣＬ」と略記する）のレベルに変換する
機能を有する。このレベル変換回路４７からの出力信号
が、書込みパルス調整信号、すなわち書込みパルス幅調
整信号ＴＷ１〜ＴＷ３及びセットアップ調整信号ＴＳ
１，ＴＳ２とされる。

【００３１】図４には上記マスクＲＯＭ部４５の構成例
が示される。

【００３２】この実施例において、マスクＲＯＭ部４５
は、特に制限されないが、８本のワードラインｗ１〜ｗ
８と、それに交差するように形成された５本のビットラ
インｂ１，ｂ２，ｂ３，…を含む。図４においては、上
記５本のビットラインのうちｂ１〜ｂ３で示される３本
のビットラインが代表的に示される。そして、ワードラ
インｗ１〜ｗ８とビットラインｂ１，ｂ２，ｂ３，…と
の交差箇所には、６７〜９０で示されるように、マスク
ＲＯＭ素子が結合される。全てのマスクＲＯＭ素子６７
〜９０は互いに同一構成とされる。一つのマスクＲＯＭ
素子は、特に制限されないが、図７（ｅ）に示されるよ
うに、１個のｎチャンネル型ＭＯＳトランジスタＱ１４
によって形成される。このｎチャンネル型ＭＯＳトラン
ジスタＱ１４のゲート電極は、マスクＲＯＭ素子の入力
端子Ｉとされ、対応するワードラインｗ１〜ｗ８に結合
される。また、ｎチャンネル型ＭＯＳトランジスタＱ１
４のドレイン電極、及びソース電極は、それぞれマスク
ＲＯＭ素子の出力端子Ｏ、及び低電位側電源Ｖｔｔ端子
とされる。マスクＲＯＭ素子の出力端子Ｏを低電位側電
源Ｖｔｔ端子に結合することによってマスクＲＯＭ素子
へのハイレベル書込みが可能とされ、マスクＲＯＭ素子
の出力端子Ｏを対応するビットに結合することによっ
て、マスクＲＯＭ素子へのローレベル書込みが可能とさ
れる。そのような結合は、金属配線によって行われる。
この金属配線が、本発明におけるプログラムリンクの一
例とされる。

【００３３】図５には上記デコード回路４４の構成例が
示される。

【００３４】図５に示されるように、デコード回路４４
は、特に制限されないが、インバータ５０〜５２と、そ
れの後段に配置されたナンドゲート５３〜５６と、それ
の後段に配置されたノアゲート５７〜６４とが結合され
ることによって、書込みパルス制御信号Ｃ１，Ｃ２，Ｃ
３をデコードしてワードラインｗ１〜ｗ８の選択信号を
得るように構成される。

【００３５】上記インバータ５０〜５２は、それぞれ図
７（ａ）に示されるように、ｐチャンネル型ＭＯＳトラ
ンジスタＱ１とｎチャンネル型ＭＯＳトランジスタＱ２
とが直列接続されて成る。このＭＯＳトランジスタＱ
１，Ｑ２のゲート電極が入力端子Ｉとされる。また、ｐ
チャンネル型ＭＯＳトランジスタＱ１のソース電極が高
電位側電源Ｖｃｃに結合され、ｎチャンネル型ＭＯＳト
ランジスタＱ２のソース電極が低電位側電源Ｖｔｔに結
合される。

【００３６】ナンドゲート５３〜５６は、それぞれ図７
（ｆ）に示されるように、ｐチャンネル型ＭＯＳトラン
ジスタＱ１５，Ｑ１６が並列接続され、それにｎチャン
ネル型ＭＯＳトランジスタＱ１７，Ｑ１８が直列接続さ
れて成る。ｐチャンネル型ＭＯＳトランジスタＱ１６と
ｎチャンネル型ＭＯＳトランジスタＱ１７のゲート電極
は、第１入力端子Ｉ１に共通接続される。また、ｐチャ
ンネル型ＭＯＳトランジスタＱ１５とｎチャンネル型Ｍ
ＯＳトランジスタＱ１７のゲート電極は、第２入力端子
Ｉ２に共通接続される。ｐチャンネル型ＭＯＳトランジ
スタＱ１５，１６のソース電極は高電位側電源Ｖｃｃに
結合され、また、ｎチャンネル型ＭＯＳトランジスタＱ
１８のソース電極は低電位側電源Ｖｔｔに結合される。
そして、ｐチャンネル型ＭＯＳトランジスタＱ１５，Ｑ
１６のドレイン電極、及びｎチャンネル型ＭＯＳトラン
ジスタＱ１７のドレイン電極が出力端子Ｏに共通接続さ
れる。

【００３７】ノアゲート５７〜６４は、それぞれ図７
（ｃ）に示されるように、ｐチャンネル型ＭＯＳトラン
ジスタＱ１０，Ｑ１１、及びｎチャンネル型ＭＯＳトラ
ンジスタＱ１２が直列接続され、このｎチャンネル型Ｍ
ＯＳトランジスタＱ１２に、ｎチャンネル型ＭＯＳトラ
ンジスタＱ９が並列接続されて成る。ｐチャンネル型Ｍ
ＯＳトランジスタＱ１０、及びｎチャンネル型ＭＯＳト
ランジスタＱ９のゲート電極は第１入力端子Ｉ１に共通
接続され、ｐチャンネル型ＭＯＳトランジスタＱ１１、
及びｎチャンネル型ＭＯＳトランジスタＱ１２のゲート
電極は、第２入力端子に共通接続される。ｐチャンネル
型ＭＯＳトランジスタＱ１０のソース電極は高電位側電
源Ｖｃｃに結合され、ｎチャンネル型ＭＯＳトランジス
タＱ９，Ｑ１２のソース電極は低電位側電源Ｖｔｔに結
合される。ｐチャンネル型ＭＯＳトランジスタＱ１１の
ドレイン電極、及びｎチャンネル型ＭＯＳトランジスタ
Ｑ９，Ｑ１２のドレイン電極が、出力端子Ｏに共通接続
される。

【００３８】図６（ａ）には上記プルアップ回路４６の
構成例が示される。

【００３９】プルアップ回路４６は、ビットラインｂ
１，ｂ２，ｂ３，…に対応して配置されたプルアップ用
素子９２，９３，９４，…を含む。このプルアップ用素
子９２，９３，９４，…は、それぞれ図７（ｄ）に示さ
れるように、１個のｐチャンネル型ＭＯＳトランジスタ
Ｑ１３とされる。このｐチャンネル型ＭＯＳトランジス
タＱ１３のソース電極、及びゲート電極は、それぞれ高
電位側電源Ｖｃｃ、及び低電位側電源Ｖｔｔに結合され
る。また、ｐチャンネル型ＭＯＳトランジスタＱ１３の
ドレイン電極は、出力端子Ｏを介して、対応するビット
ラインに結合される。

【００４０】図６（ｂ）には上記レベル変換回路４７の
構成例が示される。

【００４１】レベル変換回路４７は、ビットラインｂ
１，ｂ２，ｂ３，…に対応して配置されたレベル変換部
１０１，１０２，１０３，…を含む。このレベル変換部
１０１，１０２，１０３，…は、それぞれ図７（ｂ）に
示されるように、ｐチャンネル型ＭＯＳトランジスタＱ
３，Ｑ４が直列接続されて成るインバータと、それの後
段に配置されたｎｐｎ型バイポーラトランジスタＱ５
と、それに直列接続されたｎｐｎ型バイポーラトランジ
スタＱ６，Ｑ７、及びｎチャンネル型ＭＯＳトランジス
タＱ８とを含む。ＭＯＳトランジスタＱ３，Ｑ４のゲー
ト電極が入力端子Ｉに結合される。ｐチャンネル型ＭＯ
ＳトランジスタＱ３のソース電極、及びｎｐｎ型バイポ
ーラトランジスタＱ５のコレクタ電極が高電位側電源Ｖ
ｃｃに結合され、ｎチャンネル型ＭＯＳトランジスタＱ
８のソース電極が第２低電位側電源Ｖｅｅに結合され
る。ｎｐｎ型バイポーラトランジスタＱ６のエミッタ電
極、及びｎｐｎ型バイポーラトランジスタＱ７のコレク
タ電極が出力端子Ｏに結合され、る。ｎチャンネル型Ｍ
ＯＳトランジスタＱ８は抵抗として機能される。高電位
側電源Ｖｃｃが０Ｖとされ、第２低電位側電源Ｖｅｅが
−４Ｖとされるとき、出力端子ＯからＥＣＬレベルの論
理出力（ハイレベルが−１．６Ｖ、ローレベルが−２．
８６Ｖ）が得られる。つまり、ｂ１，ｂ２，ｂ３，…ビ
ットラインのＣＭＯＳレベルの信号が、ＥＣＬレベルの
信号に変換され、書込みパルス幅調整信号ＴＷ１〜ＴＷ
３、及びセットアップ調整信号ＴＳ１，ＴＳ２として、
図３に示されるパルス拡張部２２、及びセットアップ調
整部２３にそれぞれ伝達される。

【００４２】次に、マスクＲＯＭ部４５へのデータ書込
みについて説明する。

【００４３】図４に示される例では、マスクＲＯＭ素子
６７〜７４にはローレベル書込みが行われ、マスクＲＯ
Ｍ素子７５〜９０にはハイレベル書込みが行われてい
る。そのような書込みは、製造プロセスにおいて、金属
配線層を形成するマスクを使用することによって可能と
される。例えば、図８に示されるように、マスクＲＯＭ
素子６７，６８を形成するｎチャンネル型ＭＯＳトラン
ジスタのドレイン電極とビットラインｂ１とを結合する
ように金属配線Ｌ１１，Ｌ２１が形成された場合には、
ワードラインｗ１又はｗ２が選択されることによって、
ビットラインｂ１が低電位側電源Ｖｔｔレベル（ローレ
ベル）とされる。それに対して、マスクＲＯＭ素子７
５，７６，８３，８４を形成するｎチャンネル型ＭＯＳ
トランジスタのドレイン電極が、それぞれ金属配線Ｌ１
２，Ｌ２２，Ｌ１３，Ｌ２３によって低電位側電源Ｖｔ
ｔに結合された場合には、ワードラインｗ１，ｗ２のい
ずれが選択されても、ビットラインｂ２，ｂ３はビット
ラインのプリチャージレベル（高電位側電源Ｖｃｃレベ
ル）とされる。そのように、金属配線Ｌ１１，Ｌ２１，
Ｌ１２，Ｌ２２，Ｌ１３，Ｌ２３が、プログラマブルリ
ンクの一例であり、ビットラインからの出力論理、つま
り、書込みパルス調整信号（書込みパルス幅調整信号Ｔ
Ｗ１〜ＴＷ３、及びセットアップ調整信号ＴＳ１，ＴＳ
２）の設定が可能とされる。しかも、上記金属配線Ｌ１
２，Ｌ２２，Ｌ１３，Ｌ２３は、金属配線用のマスク１
枚によって形成することができるので、その変更も該当
マスク１枚を変更すれば足りる。つまり、書込みマージ
ン不足により、書込みパルス制御信号Ｃ１，Ｃ２，Ｃ３
をローレベルに固定する通常使用状態での書込みパルス
調整信号（書込みパルス幅調整信号ＴＷ１〜ＴＷ３、及
びセットアップ調整信号ＴＳ１，ＴＳ２）についての設
計変更が必要となった場合には、上記金属配線のための
マスクを変更するだけでよく、デコーダ回路の論理構成
を変更する場合のように金属配線層形成用のマスクの他
に拡散層形成用のマスク等を変更する必要がないので、
書込みパルス調整信号についての設計変更が容易とされ
る。このことは、ＳＲＡＭの製造コストの低減を図る上
で有利とされる。

【００４４】図９には、この実施例ＳＲＡＭ１３３が適
用されるデータ処理装置が示される。

【００４５】このデータ処理装置は、システムバスＢＵ
Ｓを介して、ＣＰＵ（中央処理装置）１３１、ＳＲＡＭ
１３３、ＲＯＭ（リード・オンリ・メモリ）１３４、周
辺装置制御部１３５、表示系１３６などが、互いに信号
のやり取り可能に結合され、予め定められたプログラム
に従って所定のデータ処理を行うコンピュータシステム
として構成される。上記ＣＰＵ１３０は、本システムの
論理的中核とされ、主として、アドレス指定、情報の読
出しと書込み、データの演算、命令のシーケンス、割り
込の受付け、記憶装置と入出力装置との情報交換の起動
等の機能を有し、演算制御部や、バス制御部、メモリア
クセス制御部などから構成される。上記ＳＤＲＡＭ１３
２や、本実施例ＳＲＡＭ１３３、及びＲＯＭ１３４は内
部記憶装置として位置付けられている。そして、ＳＤＲ
ＡＭ１３２やＳＲＡＭ１３３には、ＣＰＵ３０での計算
や制御に必要なプログラムやデータが格納される。周辺
装置制御部１３５によって、外部憶装置１３８の動作制
御や、キーボード１３９などからの情報入力制御が行わ
れる。また、上記表示系１３６によって、ＣＲＴディス
プレイ１４０への情報表示制御が行われる。

【００４６】上記実施例によれば、以下の作用効果を得
ることができる。

【００４７】（１）マスクＲＯＭ部４５が設けられ、こ
のマスクＲＯＭ部４５への情報記憶によって書込みパル
ス調整信号（書込みパルス幅調整信号ＴＷ１〜ＴＷ３、
及びセットアップ調整信号ＴＳ１，ＴＳ２）のパターン
が決定されるため、マスクＲＯＭ部４５への情報書込み
についてのマスクパターンの変更によって、書込みパル
ス調整信号の組合わせパターンの変更が可能とされる。
つまり、マスクＲＯＭ部４５への情報書込みについての
マスク１枚を変更することによって、書込みパルス調整
信号の組合わせパターンの変更が可能とされる。換言す
れば、書込みパルス調整信号の組合わせパターンを変更
するのに、デコード部２０を構成するインバータやノア
ゲートの組合わせを変更する場合には、半導体形成用の
マスク、トランジスタのゲート電極形成用のマスク、金
属配線層形成用のマスクなど、少なくとも３枚のマスク
についてパターン変更を行う必要があるが、上記実施例
によれば、マスクＲＯＭ部４５への情報書込みについて
のマスク１枚を変更することによって、書込みパルス調
整信号のパターン変更が可能とされるので、書込みパル
ス調整信号のパターン変更を容易に行うことができる。

【００４８】（２）マスクＲＯＭ部４５は、複数のワー
ドラインｗ１〜ｗ８と、このワードラインに交差するよ
うに配置された複数のビットラインｂ１〜ｂ３と、ワー
ドラインとビットラインとの交差箇所に設けられたマス
クＲＯＭ素子６７〜９０とをによって、容易に構成する
ことができる。

【００４９】（３）外部からの書込みパルス制御信号Ｃ
１，Ｃ２，Ｃ３をデコードしてワードラインの選択信号
を生成可能なデコード回路４４を設けることにより、外
部からの書込みパルス制御信号Ｃ１，Ｃ２，Ｃ３を取込
むための外部ピンの数の低減を図ることができる。

【００５０】（４）ビットラインの信号レベルをＥＣＬ
レベルに変換するレベル変換回路４７を設けることによ
り、マスクＲＯＭ部４５の構成素子をＭＯＳトランジス
タとし、書込みアンプ１０の構成素子をバイポーラトラ
ンジスタとした場合の信号レベルの整合を図ることがで
きる。

【００５１】（５）マスク１枚の変更により、書込みパ
ルス調整信号のパターン変更が可能とされるので、配線
パターンの異なるマスクを予め複数枚用意しておくこと
により、デバイスのできに合せてマスクを変えることに
より、ロット毎又はウェーハ毎の設計変更が可能とな
る。

【００５２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５３】例えば、上記実施例では、マスクＲＯＭ素
子を形成するｎチャンネル型ＭＯＳトランジスタのドレ
イン電極とビットラインや、ドレイン電極と高電位側第
２電源Ｖｔｔとの結合を金属配線層によって行うように
したが、この金属配線層に代えてヒューズを用いること
ができる。この場合、マスクＲＯＭ素子を形成するｎチ
ャンネル型ＭＯＳトランジスタのドレイン電極とビット
ラインを結合するヒューズ、又はドレイン電極と高電位
側第２電源Ｖｔｔとを結合するヒューズのいずれかを、
ウェーハ状態で熔断することによって、書込みパルス調
整信号のパターン情報書込みを行うようにする。

【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、ダイナミックＲＡＭなどの各
種半導体記憶装置に広く適用することができる。

【００５５】本発明は、少なくとも書込みアンプの動作
制御用の書込みパルスを変更可能な書込みパルス調整回
路を含むことを条件に適用することができる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５７】すなわち、書込みパルス調整信号の組合わ
せパターンをプログラマブルに設定可能とすることによ
り、マスク１枚の変更によって書込みパルス調整信号の
パターン変更が可能とされ、それによって、書込みパル
スの設計変更の容易化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＳＲＡＭの書込みパル
ス生成回路に含まれるデコード部の構成例ブロック図で
ある。

【図２】上記ＳＲＡＭの全体的な構成例ブロック図であ
る。

【図３】上記ＳＲＡＭにおける書込みパルス生成回路の
構成例回路図である。

【図４】上記デコード部に含まれるマスクＲＯＭ部の構
成例回路図である。

【図５】上記デコード部に含まれるデコード回路の構成
例回路図である。

【図６】上記デコード部に含まれるプルアップ回路及び
レベル変換回路の構成例回路図である。

【図７】上記デコード部に含まれる各種回路における主
要部の詳細な回路図である。

【図８】上記マスクＲＯＭ部へのデータ書込み説明のた
めの回路図である。

【図９】上記ＳＲＡＭを含むデータ処理装置の全体的な
構成例ブロック図である。

【符号の説明】

１−０〜１−ｍアドレスバッファ２カラムドライバ３ＷＥドライバ４ロウデコーダ５ロウドライバ６メモリセルアレイ８カラムデコーダ９カラム選択回路１０書込みアンプ１１読出しアンプ１２書込みパルス生成回路２０デコード部２１パルスシェイプ部２２パルス拡張部２２ａ，２３ａディレイ段２２ｂ，２３ｂセレクト部２３セットアップ調整部４４デコード回路４５マスクＲＯＭ４６プルアップ回路４７レベル変換回路５０〜５２インバータ５３〜５６ナンドゲート５７〜６４ノアゲート６７〜９０マスクＲＯＭ素子９２〜９４プルアップ用素子１０１〜１０３レベル変換部１３１ＣＰＵ１３２ＳＤＲＡＭ１３３ＳＲＡＭ１３４ＲＯＭ１３５周辺装置制御部１３６表示系１３８外部記憶装置１３９キーボード１４０ＣＲＴディスプレイｂ１〜ｂ３ビットラインｗ１〜ｗ８ワードライン

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを配列して成るメモリ
セルアレイと、上記メモリセルアレイへの書込みデータ
を増幅可能な書込みアンプとを含み、上記書込みアンプ
の動作制御用の書込みパルスを、書込みパルス調整信号
に基づいて変更可能な半導体記憶装置において、上記書込みパルス調整信号の組合わせパターンをプログ
ラマブルリンクによって設定可能なパターン設定部を含
むことを特徴とする半導体記憶装置。
【請求項２】複数のメモリセルを配列して成るメモリ
セルアレイと、上記メモリセルアレイへの書込みデータ
を増幅可能な書込みアンプとを含み、上記書込みアンプ
の動作制御用の書込みパルスを、書込みパルス調整信号
に基づいて変更可能な半導体記憶装置において、複数のワードラインと、上記ワードラインに交差するよ
うに形成された複数のビットラインと、上記ワードライ
ンと上記ビットラインとの交差箇所に対応して設けられ
たマスクＲＯＭ素子とを含み、マスクＲＯＭ素子の記憶
状態に応じてビットラインに得られたデータに基づいて
上記書込みパルス調整信号を形成する回路を備えたこと
を特徴とする半導体記憶装置。
【請求項３】外部からの制御信号をデコードして上記
ワードラインの選択信号を生成するデコード回路を含む
請求項２記載の半導体記憶装置。
【請求項４】上記ビットラインの信号レベルをエミッ
タ結合論理のレベルに変換するレベル変換回路を含む請
求項２又は３記載の半導体記憶装置。