JPS605493A

JPS605493A - 半導体記憶装置

Info

Publication number: JPS605493A
Application number: JP58112177A
Authority: JP
Inventors: Takashi Osawa; 隆大沢; Shozo Saito; 斉藤　昇三
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-06-22
Filing date: 1983-06-22
Publication date: 1985-01-12
Also published as: JPH0241106B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、複数ビットのデータを１ビットず・つシリ
アルに読み出しもしくは書き込むようにした半導体記憶
装置に関する。

〔発明の技術的背景〕

ダイナミック型メモリの分野では、１９８１年にインモ
ス社がニブルモード機能を採用した６４にビットダイナ
ミック型ランダムアクセスメモリを発表して以来、新規
なシリアルモード機能を採用する傾向が強まっている。

このモードは、任意のアドレスを一組指定すれば、それ
に引続き２１個（ｔは自然数）のメモリセルに対して高
速にデータの読み出しもしくは書き込みが行なえるもの
であり、Ｌ＝２の時にはニブルモード、ｔ＝３の時には
バイトモードとそれぞれ呼ばれている。

現在、多くのダイナミック型ランダムアクセスメモリで
採用されている回路方式は、データ読み出しの場合、−
組のアドレスが指定されると２Ｌ個のメモリセルの情報
が並列的に入出力・ぐッファまで導びかれ、その中から
指定されたアドレスに対応するデータのみが出力バッフ
ァを通して出力される。一方、データ書き込みの場合に
は、指定されたアドレスに対応するデータ線に入カパッ
ファを通してデータが入力される。

シリアルモード機能は、これら入出力バッファまで到達
している２１個のデータのうち、今までのように２１−
１個を捨てることなしに２を個の全部あるいは一部をシ
′リアルデータに変換して読み出す、あるいは２１個の
全部あるいは一部のデータを７リアルデータに書き換え
る機能であり、スピードの面、実用上の面、等で効率的
であるという考え方に基づいている。また入出力バッフ
ァまで到達した２Ｌ個のデータを７リアルに読み出すあ
るいは書き込む方法としては、を段のシフトレジスタを
使用し、各段の出力で２気のデータ線とデータ出力線あ
るいはデータ入力線との間に挿入されているスイッチノ
ブトラン・クス　を制御する方法が採用されている。す
なわち、各段のシフトレジスタを動作させるための同期
用クロックとしてたとえばカラムアドレスストローブ信
号ＣＡＳを使って、指定されたアト・レスに対応するデ
ータ線とデータ出力線及びデータ入力線との間に設けら
れているスイッチングトランジスタに入力されているシ
フトレジスタ出力から・ぐルス信号金順次遅延伝播させ
ることにより、２″本のデータ線をデータ出力線及びデ
ータ入力線に連続して接続するようにしている。また、
上記シフトレジスタの最終段は初段のシフトレジスタと
接続され、全体としてループ回路を構成しているので、
２Ｌ＋１回目の信号ＣＡＳが入力されたときには再び最
初に指定されたアドレスに対応するデータ線とデータ出
力線及びデータ入力線が接続される。

〔背景技術の問題点〕

ところで、従来のダイナミック型ランダムアクセスメモ
リのデータ読み出し／書き込みモード機能は次のように
分類されている。

（１）　／−マルモードおよびイージモードの両方共使
用可能なメモリ（２）　／−マルモードおよびニブルモードの両方共使
用可能なメモリ（３）　／−マルモード及びバイトモードの両方共使用
可能なメモリここでノーマルモードとは本来のランダムアクセス型の
モードであり、カラムおよびロウアドレスを一組指定す
る毎に１つのメモリセル単位でデータの書き込みもしく
は読み出しを行なう型式のモードである。また波−ジモ
ードとは。

初？り　？’！　／　−マルモードと同じ操作で１つの
メモリセルをアクセスし、これ以後はカラムアドレス指
定だけで同一ロウアドレス内のメモリセルが順次アクセ
ス可能な型式のモードのことである。

従来、このようなメモリ全集積化する場合にその選択可
・能なモード機能の設定は、製造時における金属配線形
成用の製造マスクを各モード機能に対応して何種類か用
意しておき、これらのマスクを選択して用いて回路接続
を異ならせることにより実現している。しかしながら、
この方法では次のような欠点がある。すなわち、まずそ
の１つとして、完成したチップ上にはモ−・ド機能選択
後には実際に使用されない余分な回路が設けられており
、このためチップサイズが大型化してしまい、今後チッ
プ面積全有効に使う上で大きな障害となる。また、モー
ドの選択枝を多くして種々のモード選択が可能になるよ
うにすればする程不要な回路は増し、チップサイズが大
型化して生産コストが高価となる。

欠点の２つ目としては、チップ作成工程の変更はなるべ
く全工程の終りの方にもっていきたいという観点からみ
れば、金属配線形成用マスクを用いた工程はかなり終り
の方であるとはいえ最終工程ではない。このため、生産
時間の短縮化を図る余地はまだある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的はデータの読み出し、書き込みモードが
異なるランダムアクセス型の半導体記憶装置を構成する
際に、生産コストおよび生産時間を大幅に低減させるこ
とができる半導体記憶装置を提供することにある。

〔発明の概要〕

この発明によれば、データ線と出力バッフγおよび入力
バッファそれぞれとの間にスイッチングトランジスタを
挿入し、一方、これらのスイッチングトランジスタを制
御するために複数のシフトレジスタを多段縦続接続して
ループ回路を構成し、さらに各段のシフトレジスタ相互
間にデータシフト経路を変更して全体としてのデータシ
フト数を調節するためのフユーズを設け、製造工程の終
Ｓ後にこれらフユーズを選択的に溶断することによって
データ読み出し、書き込みモードが異なるランダムアク
セス型メモリを構成するようにした半導体記憶装置が提
供されている。

〔発明の実施例〕

以下図面全参照してこの発明の一実施例を説明する。第
１図はこの発明をダイナミック型ランダムアクセスメモ
リに実施した場合の構成を示すブロック図である。図に
おいて１０は、複数のダイナミック型メモリセルを有す
るメモリセルアレ４１１．列デコーダ１２およびデータ
読み出し時に用いられるセンスアンプを含む行デコーダ
１３からなり、データの書き込みおよび読み出しが可能
なメモリ回路である。このメモリ回路ＸＯ内の行デコー
ダＺ３には、メモリセルアレイ１１内のメモリセルから
読み出されるデータおよび後述する入力バッファから出
力されメモリセルアレイ１１内のメモリセルに書き込ま
れるデータが伝達される（２’Ｘ２）本のデータ線Ｉ　
／　０１　＋　Ｉ　／　Ｏｌ　ｐ・・・・・　Ｉ１０□
’　＊　ｌ１０２’が接続されている。

２０は入力バッファである。この入力／Ｊッファ２０は
入力データＤｉｎから、前記メモリセルアレイ１１内の
メモリセルに書き込むための、一対のデータＤｉ　、　
Ｄｉを形成し、この書き込み用データＤｉ　、　Ｄｉは
一対のデータ入力線２１　＋２２に供給される。

３０は出力バッファである。この出カッ々ツファ３０は
前記メモリセルアレイ１１から読み出され一対のデータ
出力線３１．３２に伝達される読み出しデータＤｏ　＋
　Ｄｏから出力データｆｌｏｕｔを形成する。

上記一対のデータ人力８２１９２２と前記２′対のデー
タ線Ｉ　／　０１　Ｔ　Ｉ　／　Ｏ、＊・・・・・Ｉ１
０□　。

ｔｌｏ−それぞれとの間には各２つずつのＭＯ８ＦＥ’
Ｉ’２３１９２４１　Ｎ・・・・・　２　Ｊ　２Ｌ＋　
２４２Ｌが挿入され同様に上記一対のデータ出力線３１
．３２と２′対のデータ線それぞれとの間にも各２つず
つのＭＯＳＦＥＴ　３３　ｔ　ｐ　３４　ｔ　１・・・
・・　３３２’、　、？　４．、’が挿入されている。

また、第１図において４０は２　個のシフトレジスタを
多縦続接続してループ回路を構成したデータシフト回路
である。このデータシフト回路４０にはカラムアドレス
ストローブ信号ＣＡＳがデータ／ブト用の同期信号とし
て入力されているとともに、２ｔ（同のカラムアドレス
信号ｋＩｃＩ　Ａｔ（！　’・・・・・ＡＬｃ　ｇ　ｋ
Ｌｃ−が入力されている。

さらにこのデータシフト回路４０内の各段のシフトレジ
スタには、上記２を個のカラムアドレス信号のうち６個
の組合せが入力されるデフ−グが設けられている。そし
てこのデコーダのうち、特定のアドレス信号の組合せが
入力されているデコーダが設けられているシフトレジス
タの出力のみがアクティブにされ、その後、カラムアド
レスストローブ信号ＣＡＳが人力される毎に出力のアク
ティブ状態が後段のシフトレジスタに順次シフトされる
ようになっている。このデータシフト回路４０の各段の
シフトレジスタの出力信号φ１〜φ２Ｌは、前記４個ず
つのＭＯＳＦＥＴ　２３１　＠　２４１　ｖ　３３１　
＊　３４１　１・・・・・２３Ｂ’　＋　２４２’　ｅ
　３３２’　＋　３４２’のダートにそれぞれ並列的に
入力されている。

第２図は第１図中のデータシフト回路４０を具体的に示
す回路図である。このデータシフト回路４０は、カラム
アドレスストローブ信号ＣＡＳおよびこの信号ＣＡＳに
対してわずかに位相が遅れている信号ＣＡＳ　’が並列
的に入力され、力）つ前記２を個のカラムアドレス信号
Ａ１ｃ、Ａ１ｃ。

・・・・・ＡＡｃ　、　Ａπのうち各を個の組合せがそ
れぞれ入力される２Ｌ個のシフトレジスタ４１１〜４１
２Ｌｅ備えている。これら各シフトレジスタ４１１〜４
１２Ｌの相互間には、フユーズ５Ｚｌ〜５１２先ｌのそ
れぞれ、フーーズ５．ｆ’ｌ〜５２２−。

のそれぞれ、フユーズ５３！〜５３ｑ−１のそれぞれお
よびフユーズ５４．〜５４２’−１のそれぞれからなる
フユーズ回路５０．〜５０２’−１が設けられている・
上記各フユーズ回路５０のうちフユーズ５１は各ジフト
レジスタ４１相互間に挿入され、すべてのフユーズ回路
５０のフユーズ５２は最終段のシフトレジスタ４１−と
初段のシフトレジスタ４Ｊｌ　との間に直列挿入されて
いる。上記各フユーズ回路５０のうちフユーズ５３はフ
ユーズ５１．５２の一端どうしの相互間に挿入され、同
じくフユーズ５４はフユーズ５１．６２の他端どうしの
相互間に挿入されている。なお、これらのフユーズ５１
〜５４はたとえば多結晶／リコンによりて構成されてい
る。

第３図は第２図中のシフトレジスタ４１のうち、初段の
ものとこの次の段のものを詳細に示す回路図である。図
示するように、初段のシフト、レジスタ４１１において
、信号φ１　の出力端６Ｉと正極性の電源電圧ＶＤＤ印
加点との間には、そのダートにプリチャージ・ぐルスφ
ＰＲが入力されるＭＯＳＦＥＴ　６２が挿入されている
。上記出力端６１とアース′准圧印別点との間には、２
個のカラムアドレス信号Ａｌｅ−Ａｚｃのそれぞれがｒ
　−トに入力されるｔ個のＭＯＳＦＥＴ　６３１〜６３
ｔが並列挿入されている。これらのＭＯＳＦＥＴ　６２
　。

６３はＭＯＳＦＥＴ　６３を駆動ＭＯ８、ＭＯＳＦＥＴ
　６２を負荷ＭＯ８とするデコーダ６４會構成している
。

さらに初段のシフトレジスタ４１１において、上記出力
端６１にはそのドレインに・前記カラムアドレスストロ
ーブ信号ＣＡＳが入力されているｒｉ’ｌ０８ＦＥＴ　
６５のダートが接％’ｌｖされている。また、初段のシ
フトレジスタ４１１において、ｖＤＤ印加点とアース電
圧印加点との間には、それぞれ２つずつのＭＯ８Ｆ″Ｂ
Ｔ　６６と６７．６９と７０゜７２と７３．７５と７６
を直列接続して直列回路６Ｂ、７１．７４．７７が構成
されている。

上記ＭＯ８ＦＥＴ　６６　、７０のダートは前記フユー
ズ５２１　と５３１の接続点に接続され、上記ＭＯ８Ｆ
ＥＴ　６７　、６９のダートは前記ＭＯ８ＦＥＴ　６５
のソースに接続されている。さらに上記直列回路６８．
７１の直列接続点７８．７９にはＭＯＳＦＥＴ　＆　０
　、８１　（Ｄ’ｌ”　ｈがそれぞれ接続されている。

上記ＭＯ８ＦＥＴ　８０　、　ＩＩ　Ｉの各ドレインは
。

前記カラムアドレスストローブ信号ＣＡＳが（ｌｊ給さ
れこの信号ＣＡＳよりもわずかに位相が遅れた信号ＣＡ
Ｓ　’を発生する！たとえば遅延回路からなる信号発生
回路４２の出力端に並列的に接続されている。また上記
ＭＯ８ＦｇＴ　８０のソース（才前記ＰＡＯ８ＦＢＴ　
７２　＊　７６のダートに並列的に接続され、」二記Ｍ
ＯＳＦＥＴ　８１のソースは上記ＭＯ３ＦＥＴ７５のゲ
ートに接続されている。さらに上記直列回路７７の直列
接続点８２は上記ＭＯ８ＦＥＴ　７．１７１’　−トｖ
こ接続され、直列回路７４の直列接続点は前記出力端６
１に接続されている。

また次段のシフトレジスタ４ＩＩでも、ＭＯＳＦＥＴ　
６６　、７０　］ｒ−）が前段ノシフトレゾスタ４１１
の出力端６１にフユーズ５１．を介して接続されている
ところ以外はすべて同様に構成されている。なお、第３
図中のＭＯＳＦＥＴは第１図中のものと共にすべてＮチ
ャネルでエン／’％ンスメント型のものであるとする。

次に上記のように構成された装置では、データシフト回
路４０内に設けられている各フユーズ回路５０のフユー
ズ５１〜５４を、装置の製造後にレーザービーム発生手
段等を用いて選択的に溶断することによってシフトレジ
スタ４１１〜４１２Ｌにおけるデータのシフト経路を変
更して全体としてのデータシフト数を調節するようにし
ている。たとえば、各フユーズ回路５０のそれぞれ２つ
のフユーズｓｓ、ｓ４ｔｍ断した場合の動作について説
明する。このとき。

データシフト回路４０では２１個のシフトレジスタ４１
１〜４１２Ｌがフーーズ５１＋５２を介して結合され、
全体として２１段のループ回路をなすデータシフト回路
となっている。

まス、メモリセルアレイ１１内のメモリセルからデータ
を読み出す場合、０ウアドレス信号に応じた列デコーダ
Ｉ２のデコード出力によってメモリセルアレイ１１の１
列分のメモリセルが選択され、これらのメモリセルから
並列的にデータが読み出される。そしてこれらの読み出
しデータは行デコーダ１３内のセンスアンプによってセ
ンスされここでいったんラッチされる。

センスアンプでラッチされているデータは、この後、デ
ータシフト回路４０に与えられているカラムアドレス信
号ＡＩＣ，ｒｌｃ　１・・・・・Ａｔｃ＋丁フ７とＧま
異なるカラムアドレス信号が人力する行デコーダ１３を
介して（２ＬＸ２）本のデータ線ｌ１０１＠１１０１、
・・・・・Ｉ１０□Ｌ　、　Ｉ　１０ｚＬ　に出力され
る。

次にたとえばデータシフト回路４０において初段のシフ
トレジスタ４Ｕ１　に人力Ａれている２個のカラムアド
レス信号がすべてＬレベルに設定されている場合、第３
図において初段のシフトレジスタ４１１内のＭＯ８ＦＦ
ＪＴ　６３１〜６３ｔはすべてオフ状態にされる。これ
以前にｈυＳＦＥ’ｒ６２はプリヂャージパルスφＰＲ
によって所定期間オン状態にされ、出力端６１はＨレベ
ルに設定されている。このためカラムアドレスストロー
ブ信号ＣＡＳが入力する前の状態ではこのシフトレジス
タ４１１の出力φ１のみがＨレベルに設定される。この
出力φｌによって第１図中のＭＯＳＦＥＴ　２３１　ｒ
　２４１＋　３３１　ｅ　３４１がともにオフ状態にさ
れる。これによって一対のデータ出力線３１．３２が一
対のデータ線ｘ１０．　、　Ｉ、１０゜と接続され、こ
の一対のデータ線Ｉ１０．　、Ｉｌｏ、に予め出力され
ている読み出しデータが一対のデータ出力線３１　、　
Ｊ　２にデータＤｏ　、　Ｄｏとして伝えられる。した
がって、この後に出カッ９ツファ３０からは、シフトレ
ジスタ４２１　に入力されているカラムアドレス信号に
対応した行デコーダ１３内のセンスアンプに予めラッチ
されていたデータがＤｏｕｔとして出力される。

次にデータシフト回路４０にカラムアドレスストローブ
信号ＣＡＳが１１＠次人力される。まず最初の信号ＣＡ
Ｓが入力する。このとき初段のシフトレジスタ４１１の
出力φｌは■レベルになっていて、ＭＯＳＦＥＴ　６５
はオンしているので、この信号ＣＡＳはこのＭＯＳＦＥ
Ｔ　６５　′ｆ：介して初段のシフトレジスタ４１１　
内＋７）　ＭＯＳＦＥＴ　６７　、６９　（７１１”　
−トに入力される。この結果、上記両ＭＯ８ＦＥＴ　６
７　。

６９はともにオン状態にされる。ＭＯＳＦＥＴ　６７が
オン状態となることによって直列回路６８の直列接続点
７８はＬレベルに設定され、これによってＭＯＳＦＥＴ
　８０はオフ状態にされる。また上記ＭＯ８ＦＥＴ　８
０がオフ状態にされることによってＭＯＳＦＥＴ　７２
　、７６はともにオン状態にされることがない。一方、
このときにＭＯＳＦＥＴ　６６　、７０のダート入力と
なる最終段のシフトレジスタ４１２１の出力φ２ｔがＬ
レベルになっていると仮定すれば、ＭＯＳＦＥＴ　６６
　、７０はともにオフ状態にされる。

この結果、信号ＣＡＳが入力してＭＯＳＦＥＴ　６９が
オン状態にされれば、直列回路７Ｉの直列接続点７９は
ＨレベルされさらにこれによってＭＯ８ＦＥＴ８Ｉがオ
ン状態にされる。信号ＣＡＳの入力後、これよりもわず
かに遅れて信号発生回路４２から信号ＣＡＳ’が出力さ
れる。そしてこの信号ＣＡＳ　’が上記ＭＯ８ＦＥ７８
１　ｆ：介してＭＯＳＦＥＴ　７５のダートに入力され
、この後、ＭＯ３ＦＦＪＴ　７５がオン状態にされる。

上記ｕｏｓｒＦＪＴ７５がオン状態にされることによっ
て直列回路７７の直列接続点８２がＨレベルに設定され
、これによってＭＯ８Ｆ’ＥＴ　７３がオン状態に設定
される。するといままでＨレベルにされていた出力端６
ＩはこのＭＯＳＦＥＴ　７３によってＬレベルにされる
。すなわぢ、初段のシフトレジスタ４１１の出力φ１は
初めはＨレベルにされ、信号ＣＡＳが入力した後はＬレ
ベルにされる。

一方、次段のシフトレジスタ４１２において信号ＣＡＳ
が入力する前の状態では、を個のカラムアドレス信号の
うち少なくとも１つはＨレベルになっており、ＭＯＳＦ
ＥＴ　６３、〜６３ｔのいずれかがオン状態にされてい
る。このためグリチャージノソルスφＰＲによってＭＯ
ＳＦＥＴ　６２が予め所定期間オン状態にされても出力
端６Ｚにおける信号φ２はＬレベルのまま保持される。

またこのことは初段以外の他のシフトレジスタでも同様
である・したがって、ＭＯＳＦＥＴ　ｅ　ｓはオフ状態にされＣ
おり、ＨＯ８Ｔｉ’ＥＴ　６７　、６９はともにオン状
態にされることがない。またフーーズ５ＩＩＩｉ俗断さ
れていないので、Ｈレベルにされている初段のシフトレ
ジスタ４Ｚ、の出力φ１がこのフユーズ５１１ｆ介して
次段のシフトレジスタ４１２のＭＯＳＦＥＴ　６６１７
０に入力される。これによってＭＯ８ＦＦ、Ｔ　６６が
オン状態にされて直列回路６８の直列接続点７８がＨレ
ベルにされ、さらにこれによってＭＯＳＦＥＴ　８０が
オン状態にされる。まｆｃ　ＭＯＳＦＥＴ　ｙ　ｏもオ
ン状態にされ、この結果、ＭＯＳＦＥＴ　８１はオフ状
態にされる。この状態で最初の信号ＣＡ８が入力され、
この後、パ役初の信号ＣＡＳ　’が信号発生回路４２か
ら出力されると、この信号ＣＡＳ　’はオン状態にされ
ている上記ＭＯ３ＦＥＴ８０を介してＭＯＳＦＥＴ　７
２　、７６のダートに入力される。この結果、直列回路
７４においてＭＯＳＦＥＴ　７２はオン状態に、ＭＯＳ
ＦＥＴ　７３はオフ状態にされ、これによっていままで
Ｌレベルに保持されていた出力端６Ｉにおける信号φ２
はＨレベルにされる。

データシフト回路４０に最初のカラムアドレスストロー
ブ信号ＣＡＳが入力した後は、上記したようにφｌがＬ
レベルにされ、今度はφ２がＨレベルにされる。これに
より、今度は第１図中のＭＯＳＦＥＴ、？　３１　、２
４．　、３３．　、　、？　４．の代りにＭＯ８ＦＥＴ
２Ｊｚ　ｅ２４２１３３２１３４２がともにオフ状態に
されて、一対のデータ入出力’１１３　”　／　０２　
、Ｉ　／　０２に予め出力されている読み出しデ゛−夕
が一対のデータ出力線、？　Ｚ　、　３２にデータＯｏ
　、　Ｄｏとして伝えられる。したがって、この後に出
力バッファ３０からは、シフトレジスタ４１２に入力さ
れているカラムアドレス信号に対応した行デコーダ１３
内のセンスアンプに予めラッチされていたデータが１）
ｏｕ　ｔとして出力される。

また最初のカラムアドレスストローブ信号ＣＡＳが入力
した後、次段のシフトレジスタ４１２ではＭＯＳＦＥＴ
　６５がオフ状態にされ、初段のシフトレジスタ４１に
の出力φ１によって次段のシフトレジスタ４１２内のＭ
ＯＳＦＥＴ　６６　、７０がともにオフ状態にされる。

この状態は最初の信号ＣＡＳが入力する前の初段のシフ
トレジスタ４１１と等価である。したがって、次に信号
ＣＡＳが入力すれば次段のシフトレジスタ４１２の出力
φ２はＬレベルにされる。ここでデータノット回路４θ
内のシフトレジスタ４１７〜４１２ｔは各フーーズ５Ｋ
を介して多段縦続接続されているので、各段における出
力φ１〜φ、ＬのＩ■レベルの状態が信号ＣＡＳの入力
動作と同期して１呵次最終段に向ってシフトされる。こ
の結果、２１個の信号ＣＡＳが入力されることによって
２を対のデータ線Ｔ１０．　、Ｉｌｏ、＋・＝・ｌ１０
２４＋　ｌ１０２’に予め出力されているデータが一対
のデータ出力線、？　Ｚ　、　ｓ　、？に順次伝えられ
、これにより行デコーダ１３内のセンスアンプでラッチ
されていた２１ビツトのデータが７リアルに出力バッフ
Ｔ３０から出力される。

ところで、データシフト回路４０において、最・終段の
／フトレジスク４１２Ｌは（２’−１）　個のフユーズ
５２を直列に介して初段のシフトレジスタ４１．に結合
され、全体としてループ回路を構成しているので、（２
Ｌ＋１）個目の信号が入力されると、再び初段のシフト
レジスタ４１１の出力φ１がＨレベルにされ再び初めの
データが出力される。

このようにデータシフト回路４０内のフユーズ回路５０
の各フユーズ５３，５４をすべて溶断した場合に、各段
のシフトレジスタ４１１〜４１２Ｌはシリアルに接続さ
れた状態となり、この後、信号ＣＡＳを順次入力するこ
とにより２６ビツトのデータはサイクリックにすべて読
み出されることになる。

ところでいま、中央に位置するフユーズ回路５０２１、
−１のフユーズ５１２’−”　＋　５２２’−’と、こ
れ以外のフユーズ回路５０の各フユーズ５３゜５４を溶
断すると、シフトレジスタ４１４〜４１２ｔ−１によっ
て単独のループ回路が構成され同様にシフトレジスタ４
１２ｔ＝＋１〜４１２ｔによって単独のループ回路が構
成される。このときには、指定されたｔ個のカラムアド
レス信号によっていずれか一方のループ回路のみがデー
タシフト可能となり　２Ｌ−１個の出力によって２１−
１個のデータが前記と同様な操作で順次読み出される。

このように、フユーズ回路５０内のフユーズ５１〜５４
を選択的に溶断することによって、データシフト回路４
０におけるデータシフト経路が変更されこれによってデ
ータシフト数が２’　＋　２”’−”　＋・・・・・２
．１と種々に調節される。

これによってゾＩＪ　７’ルに読み出すことができるデ
ータのビット数が変えられる。ただし、１ビツトのみの
データ読み出しを行なう場合、つまりノーマルモードの
読み出しの場合、各フユーズ回路５θ内の各フーーズ５
１，５２ｆ：溶断するものであるが、いずれのフユーズ
も溶断することなしに同じ効果をもたらすことができる
。

この実施例の装置ではデータの書き込みも行なうことが
できる。この場合にはデータの読み出、し時と同様にデ
ータシフト回路４０の出力に順次オン状態に設定してデ
ータ入力線２１．２２をデータ紗Ｉ１０．．ｌ１０１〜
Ｉ／　Ｏ２’　＋　Ｉ　／　０２Ｌに順次接続させ、入
カパッファ２０からの書き込み用データＤｉ　、　Ｄｉ
　’１１−行デコーダＩ３内のセンスアンプにラッチさ
せることにより行なわれる。

そしてこの場合にもフユーズ回路５０内のフユーズ５Ｚ
〜５４を選択的に溶断することによって、シリアルに書
き込みができるデータのビット数を自由に変えることが
できる。

このように上記実施例によれば、装置の製造後に、フユ
ーズ回路５０内のフユーズ５１〜５４をレーザビーム発
生手段等を用いて選択的に溶断することにより、データ
の読み出しもしくは書き込み時のシリアルモードすなわ
ちビット数を大きな範囲で変えることができる。このた
め、シリアルモードに応じて製造工程を変更する必要が
ないので、生産時間を大幅に低減させることができる。

また上記実施例によれば、前記ノーマルモード、ページ
モード、ニゲルモード等の各モードに対して専用の回路
を設けることｌ、Ｃしに、１つのデータシフト回路４０
苓・設けこの回路内部におけるデータシフト経路を変更
することによって各モードを実現しているので、使用さ
一１ｔｆｌい余分な回路の発生は従来よりも十分に少な
くすることができる。このため、チップサイズの小型化
が可能であり、生産コストを安価とすることができる。

さらにまたデータシフト回路４０内のフユ−ズ５１〜５
４を選択的に溶断する手段としてのレーザビーム発生手
段としては、不良メモリセル金スイア〆モリセルと交換
して使用するいわゆる冗長機能を有するメモリの分野に
おいて利用されているレーザ装置をそのまま利用するこ
とができる。

なお、この発明は上記実施例に限定されろものではなく
種々の変形が可能である。たとえば上記実施例ではこの
発明をダイナミック型ランダムアクセスメモリに実施し
た場合について説明したが、これはメモリセルとしてス
タティック型のものを備えたスタティック捜ランダムア
クセスメモリに対し′Ｃも実施が可能であることはいう
までもない。

〔発明の効果〕

以上説明したようにこの発明によれば、データの読み出
し、書き込みモードが異なるランダムアクセス型の半導
体記憶装置を桁成する際に、生産コストおよび生産時間
を大幅に低減させることができる半導体記憶装置が提供
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるダイナミック型２ン
ダムアクセスメモリのブロック図、第２図は第１図中の
デーク７７ト回路會具体的に示す回路図、第３図は第２
図の一部を詳細に示す回路図である。１０・・・メモリ回路、２０・・・人力バッファ、３０
・・・出力バッファ、４０・・・データシフト回路、Ｉ
ｌｏ・・・データ入出力線、２１．２２・・・データ入
力線、３１．３２・・・データ出力腺、２３，２４゜、
？　；？　、　３４・・・ＭＯＳ　Ｆ’Ｆ、Ｔ　（デー
タ選択手段）、４１・・・シフトレジスタ、５０・・・
フユーズ回路、５Ｚ〜５４・・・フユーズ。

Claims

【特許請求の範囲】

（１）データの書き込みおよび読み出しを行なうメモリ
回路と、このメモリ回路に結合される複数のデータ線と
、上記メモリ回路に書き込むべきデータを上記データ線
に出力するとともに上記メモリ回路から読み出されるデ
ータが上記データ線を介して入力されるデータ入出力手
段と、複数のデータシフト手段を多段縦続接続してルー
プ回路を構成したデータシフト回路と、このデータシフ
ト回路の各データシフト手段の出力データに応じて、デ
ータ読み出し時には上記複数の各データ線上に現われて
いるデータを順次選択して上記データ入出力手段へ供給
し、データ書き込み時には上記データ入出力手段から出
力されるデータを順次選択して上記複数の各データ線に
供給するデータ選択手段と、上記データシフト回路にお
けるデータシフト数を調節する調節手段とを具備したこ
とを特徴とする半導体記憶装置。
（２）　前記調節手段は前記データシフト回路の各デー
タシフト手段相互間に設けられたフユーズ回路である特
許請求の範囲第１項に記載の半導体記憶装置。
（３）　前記データシフト回路の各データシフト手段は
複数ビットのアドレス信号の組合せが入力されるデコー
ダをそれぞれ備え、かつ各データシフト手段にはカラム
アドレスストローブ信号およびこれと同期した信号が同
期信号として人力され、このデータシフト回路は特定の
アドレス信号の組合せが入力されているデータシフト手
段の出力データをカラムアドレスストｏ　−プ信号に同
期して順次シフトするように構成されている特許請求の
範囲第１項に記載の半導体記憶装置。