JPH0291877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0291877A JPH0291877A JP63241924A JP24192488A JPH0291877A JP H0291877 A JPH0291877 A JP H0291877A JP 63241924 A JP63241924 A JP 63241924A JP 24192488 A JP24192488 A JP 24192488A JP H0291877 A JPH0291877 A JP H0291877A
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- JP
- Japan
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- circuit
- signal
- signals
- timing
- clock
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口産業上の利用分野コ
本発明は書き込みおよび読み出し動作が行えるクロック
同期方式の半導体記憶装置に関する。
同期方式の半導体記憶装置に関する。
［従来の技術］
従来の書き込みおよび読み出し動作が行えるクロック同
期方式の半導体記憶装置は第５図に示す構造をしており
、第６図に示す読み出し時の動作波形のようにクロック
の１周期の間に書き込みあるいは読み出し動作を終了す
るようになっている。
期方式の半導体記憶装置は第５図に示す構造をしており
、第６図に示す読み出し時の動作波形のようにクロック
の１周期の間に書き込みあるいは読み出し動作を終了す
るようになっている。
［発明が解決しようとする問題点］
上述した従来の書き込みおよび読み出し動作が行えるク
ロック同期方式の半導体記憶装置はクロックの１周期の
間に書き込みあるいは読み出し動作を終了させるため、
第７図に示す読み出し時の動作波形のように書き込みあ
るいは読み出し動作に必要な時間よりも短い周期のクロ
ックでは出力を得ることができないという欠点がある。
ロック同期方式の半導体記憶装置はクロックの１周期の
間に書き込みあるいは読み出し動作を終了させるため、
第７図に示す読み出し時の動作波形のように書き込みあ
るいは読み出し動作に必要な時間よりも短い周期のクロ
ックでは出力を得ることができないという欠点がある。
［発明の従来技術に対する相違点コ
上述した従来の書き込みおよび読み出し動作が行えるク
ロック同期方式の半導体装置に対し、本発明はアドレス
デコーダにはアドレスデコーダの出力を取り込んでおき
、ワード線の駆動およびメモリセルに記憶されているデ
ータのビット線への読み出しあるいはメモリセルへのデ
ータの書込みを行うクロックのタイミングのとき１、取
り込んておいた値てワード線を駆動する信号保持回路を
備え、読み出し回路にはメモリセルから出力されたビッ
ト線信号を取り込み、読み出し回路が動作するクロック
のタイミングのとき取り込んでおいた信号を読み出し回
路へ送り出す信号保持回路と出力のタイミングをクロッ
クに同期させる信号保持回路を備え、書き込み回路には
取り込んだ入力データ信号を保持しておき、書き込み可
の状態のときに書き込み回路へ信号を送り出す信号保持
回路を備え、書き込み可信号取り込み部には、書き込み
可信号を取り込み、書き込み回路へはアドレスデコーダ
の出力がワード線を駆動するクゴックのタイミングのと
きに、読み出し回路へはアドレスデコーダの出力がワー
ド線を駆動するクロックのタイミングの次のタイミング
のときに信号を送り出す信号保持回路を供えることによ
り、クロックの各周期毎にアドレス信号、書き込み可信
号、人力データ信号を取り込みながら、書き込みおよび
読み出し動作を分割して複数のクロックの周期にわたっ
てパイプライン的に処理できるため、書き込みあるいは
読み出しに必用な時間よりも短い周期のクロックで動作
できるという相違点を有する。
ロック同期方式の半導体装置に対し、本発明はアドレス
デコーダにはアドレスデコーダの出力を取り込んでおき
、ワード線の駆動およびメモリセルに記憶されているデ
ータのビット線への読み出しあるいはメモリセルへのデ
ータの書込みを行うクロックのタイミングのとき１、取
り込んておいた値てワード線を駆動する信号保持回路を
備え、読み出し回路にはメモリセルから出力されたビッ
ト線信号を取り込み、読み出し回路が動作するクロック
のタイミングのとき取り込んでおいた信号を読み出し回
路へ送り出す信号保持回路と出力のタイミングをクロッ
クに同期させる信号保持回路を備え、書き込み回路には
取り込んだ入力データ信号を保持しておき、書き込み可
の状態のときに書き込み回路へ信号を送り出す信号保持
回路を備え、書き込み可信号取り込み部には、書き込み
可信号を取り込み、書き込み回路へはアドレスデコーダ
の出力がワード線を駆動するクゴックのタイミングのと
きに、読み出し回路へはアドレスデコーダの出力がワー
ド線を駆動するクロックのタイミングの次のタイミング
のときに信号を送り出す信号保持回路を供えることによ
り、クロックの各周期毎にアドレス信号、書き込み可信
号、人力データ信号を取り込みながら、書き込みおよび
読み出し動作を分割して複数のクロックの周期にわたっ
てパイプライン的に処理できるため、書き込みあるいは
読み出しに必用な時間よりも短い周期のクロックで動作
できるという相違点を有する。
［問題点を解決するための手段］
本発明の書き込みおよび読み出し動作が行えるクロック
同期方式の半導体記憶装置はアドレスデコーダにはアド
レスデコーダの出力を取り込んでおき、ワード線の駆動
およびメモリセルに記憶されているデータのビット線へ
の読み出しあるいはメモリセルへのデータの書き込みを
行うクロックのタイミングのとき、取り込んでおいた値
でワード線を駆動する信号保持回路を備え、読み出し回
路にはメモリセルから出力されたビット線信号を取り込
み、読み出し回路が動作するクロックのタイミングのと
き取り込んでおいた信号を読み出し回路へ送り出す信号
保持回路と出力のタイミングをクロックに同期させる信
号保持回路を備え、書き込み回路には取り込んだ入力デ
ータ信号を保持しておき、書き込み可の状態のときに書
き込み回路へ信号を送り出す信号保持回路を備え、書き
込み可信号取り込み部には、書き込み可信号を取り込み
、書き込み回路へはアドレスデコーダの出力がワード線
を駆動するクロックのタイミングのときに読み出し回路
へはアドレスデコーダの出力がワード線を駆動するクロ
ックのタイミングの次のタイミングの時に信号を送り出
す信号保持回路を堝えている。
同期方式の半導体記憶装置はアドレスデコーダにはアド
レスデコーダの出力を取り込んでおき、ワード線の駆動
およびメモリセルに記憶されているデータのビット線へ
の読み出しあるいはメモリセルへのデータの書き込みを
行うクロックのタイミングのとき、取り込んでおいた値
でワード線を駆動する信号保持回路を備え、読み出し回
路にはメモリセルから出力されたビット線信号を取り込
み、読み出し回路が動作するクロックのタイミングのと
き取り込んでおいた信号を読み出し回路へ送り出す信号
保持回路と出力のタイミングをクロックに同期させる信
号保持回路を備え、書き込み回路には取り込んだ入力デ
ータ信号を保持しておき、書き込み可の状態のときに書
き込み回路へ信号を送り出す信号保持回路を備え、書き
込み可信号取り込み部には、書き込み可信号を取り込み
、書き込み回路へはアドレスデコーダの出力がワード線
を駆動するクロックのタイミングのときに読み出し回路
へはアドレスデコーダの出力がワード線を駆動するクロ
ックのタイミングの次のタイミングの時に信号を送り出
す信号保持回路を堝えている。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示すブロック図である。
アドレスデコーダ１０３、書き込み回路１０６、読み出
し回路１０７および書き込み可信号取り込み部１０５の
各部に、タイミング回路１０４からの信号により制御さ
れる信号保持回路として、ワード信号保持回路１１１、
入力信号保持回路１１３、読み出し信号保持回路１１２
、出力信号保持回路１１４および書き込み可信号保持回
路１１５を備えている。ここでアドレスデコーダ１０３
及び′読み出し回路にはブロック動作クロック信号ＢＥ
が高レベルのとき動作し、メモリセル１０１中のワード
線およびビット線、カラムセレクタ１０２、書き込み回
路１０６には低レベルの時に動作するようにしておく。
し回路１０７および書き込み可信号取り込み部１０５の
各部に、タイミング回路１０４からの信号により制御さ
れる信号保持回路として、ワード信号保持回路１１１、
入力信号保持回路１１３、読み出し信号保持回路１１２
、出力信号保持回路１１４および書き込み可信号保持回
路１１５を備えている。ここでアドレスデコーダ１０３
及び′読み出し回路にはブロック動作クロック信号ＢＥ
が高レベルのとき動作し、メモリセル１０１中のワード
線およびビット線、カラムセレクタ１０２、書き込み回
路１０６には低レベルの時に動作するようにしておく。
またワード信号保持回路１１１はアドレスデコーダ１０
３からの信号を保持しておき、ブロック動作クロック信
号ＢＥのたち下がり時からワード線を駆動するようにし
、読み出し信号保持回路１１２はカラムセレクタ１０２
を通過してきたビット線信号を保持しておき、ブロック
動作クロック信号ＢＥの立ち上がり時から読み出し回路
１０７ヘビツト線信号を送り出すようにする。さらに書
き込み可信号保持回路１１５は書き込み可信号ＷＥを保
持しておき、書き込み回路部１０６へはブロック動作ク
ロック信号ＢＥの立ち下がり、読み出し回路１０７へは
立ち上がり時から書き込み可信号ＷＥを送り出すように
する。
３からの信号を保持しておき、ブロック動作クロック信
号ＢＥのたち下がり時からワード線を駆動するようにし
、読み出し信号保持回路１１２はカラムセレクタ１０２
を通過してきたビット線信号を保持しておき、ブロック
動作クロック信号ＢＥの立ち上がり時から読み出し回路
１０７ヘビツト線信号を送り出すようにする。さらに書
き込み可信号保持回路１１５は書き込み可信号ＷＥを保
持しておき、書き込み回路部１０６へはブロック動作ク
ロック信号ＢＥの立ち下がり、読み出し回路１０７へは
立ち上がり時から書き込み可信号ＷＥを送り出すように
する。
このような回路構成において読み出し及び書き込み動作
を行う場合の信号伝搬の様子を第２図に示す。ここでは
ＣＯのタイミングで取り込んだアドレス信号に対する出
力はＣ１のタイミングで行われる［（ａ）〜（ｇ）、信
号ＳＯ］。また書き込み動作の場合もＣＯのタイミング
でアドレス信号と人力データ信号を取り込み、Ｃ１のタ
イミングでメモリセルへの書き込みが行われる［（ａ）
〜（ｄ）、 （ｈ）〜（ｋ）、信号Ｓ′０］。以上の
ように各信号保持回路を用いることにより、１段のパイ
プライン動作を実現し、短い周期のクロックでも動作さ
せることができる。尚、各信号保持回路の設置位置やタ
イミング、信号保持の期間を変更することにより、２段
以上のパイプライン動作も可能である。
を行う場合の信号伝搬の様子を第２図に示す。ここでは
ＣＯのタイミングで取り込んだアドレス信号に対する出
力はＣ１のタイミングで行われる［（ａ）〜（ｇ）、信
号ＳＯ］。また書き込み動作の場合もＣＯのタイミング
でアドレス信号と人力データ信号を取り込み、Ｃ１のタ
イミングでメモリセルへの書き込みが行われる［（ａ）
〜（ｄ）、 （ｈ）〜（ｋ）、信号Ｓ′０］。以上の
ように各信号保持回路を用いることにより、１段のパイ
プライン動作を実現し、短い周期のクロックでも動作さ
せることができる。尚、各信号保持回路の設置位置やタ
イミング、信号保持の期間を変更することにより、２段
以上のパイプライン動作も可能である。
第３図は本発明の第２実施例を示すブロック図である。
本実施例はデュアルポートの半導体記憶装置に適用した
ものである。ここでアドレス信号。
ものである。ここでアドレス信号。
書き込み可信号２人力データ信号の各人力部にラッチを
設けておき、Ａボート側のブロック動作クロック信号Ｂ
ＥａとＰボート側のブロック動作クロック信号ＢＥｂを
逆位相としておく。ブロック動作クロック信号ＢＥａ、
ＢＥｂをアドレス信号へ０〜Ａｎ、 ＢＯ〜Ｂｎ、
書き込み可信号ＷＥａ。
設けておき、Ａボート側のブロック動作クロック信号Ｂ
ＥａとＰボート側のブロック動作クロック信号ＢＥｂを
逆位相としておく。ブロック動作クロック信号ＢＥａ、
ＢＥｂをアドレス信号へ０〜Ａｎ、 ＢＯ〜Ｂｎ、
書き込み可信号ＷＥａ。
＼ＶＥｂおよび入出力データ信号ｌ０ａＯ〜ＩＯＡｍ、
ｌ０ｂＯ〜ＩＯｂｍの２倍の周期（１／２の周波数）と
し、ブロック動作クロック信号以外はＡ、８両ボートに
同一の信号を入力すると第４図に示すように人力データ
（ここでは読み出し動作のため、アドレス信号）を交互
に取り込み、シングルボートの場合に比べて２倍の速度
でデータの処理を行うことができる。
ｌ０ｂＯ〜ＩＯｂｍの２倍の周期（１／２の周波数）と
し、ブロック動作クロック信号以外はＡ、８両ボートに
同一の信号を入力すると第４図に示すように人力データ
（ここでは読み出し動作のため、アドレス信号）を交互
に取り込み、シングルボートの場合に比べて２倍の速度
でデータの処理を行うことができる。
［発明の効果コ
以上説明したように本発明は書き込み及び読み出し動作
が行えるクロック同期方式の半導体記憶装置において、
アドレスデコーダにはアドレスデコーダの出力を取り込
んでおき、ワード線の駆動及びメモリセルに記憶されて
いるデータのビット線への読み出しあるいはメモリセル
へのデータの書込みを行うクロックのタイミングの時、
取り込んておいた値てワード線を駆動する信号保持回路
を備え、読み出し回路にはメモリセルから出力されたピ
ット線信号を取り込み、読み出し回路が動作するクロッ
クのタイミングのとき取り込んでおいた信号を読み出し
回路へ送り出す信号保持回路と出力のタイミングをクロ
ックに同期させる信号保持回路を備え、書き込み回路に
取り込んだ入力データ信号を保持しておき、書き込み可
の状態の時に書き込み回路へ信号を送り出す信号保持回
路を園え、書き込み可信号取り込み部は、書込み可信号
を取り込み、書き込み回路へはアドレスデコーダの出力
がワード線を駆動するクロックのタイミングの時に、読
み出し回路へはアドレスデコーダの出力がワード線を駆
動するクロックのタイミングの次のタイミングの時に信
号を送り出す信号保持回路を備えることにより、クロッ
クの各周期毎にアドレス信号、書込み可信号、入力デー
タ信号を取り込みながら、書込み及び読み出し動作を分
割して複数のクロック周期にわたってパイプライン的に
処理できるため、書き込みあるいは読み出し動作に必用
な時間よりも短い周期のクロックでの動作が可能となり
、２０ＭＨｚのクロック周液数て動作するクロック周期
方式の半導体記憶装置であれば、８０ＭＨｚ程度のクロ
ック周波数で動作させることができるという効果がある
。
が行えるクロック同期方式の半導体記憶装置において、
アドレスデコーダにはアドレスデコーダの出力を取り込
んでおき、ワード線の駆動及びメモリセルに記憶されて
いるデータのビット線への読み出しあるいはメモリセル
へのデータの書込みを行うクロックのタイミングの時、
取り込んておいた値てワード線を駆動する信号保持回路
を備え、読み出し回路にはメモリセルから出力されたピ
ット線信号を取り込み、読み出し回路が動作するクロッ
クのタイミングのとき取り込んでおいた信号を読み出し
回路へ送り出す信号保持回路と出力のタイミングをクロ
ックに同期させる信号保持回路を備え、書き込み回路に
取り込んだ入力データ信号を保持しておき、書き込み可
の状態の時に書き込み回路へ信号を送り出す信号保持回
路を園え、書き込み可信号取り込み部は、書込み可信号
を取り込み、書き込み回路へはアドレスデコーダの出力
がワード線を駆動するクロックのタイミングの時に、読
み出し回路へはアドレスデコーダの出力がワード線を駆
動するクロックのタイミングの次のタイミングの時に信
号を送り出す信号保持回路を備えることにより、クロッ
クの各周期毎にアドレス信号、書込み可信号、入力デー
タ信号を取り込みながら、書込み及び読み出し動作を分
割して複数のクロック周期にわたってパイプライン的に
処理できるため、書き込みあるいは読み出し動作に必用
な時間よりも短い周期のクロックでの動作が可能となり
、２０ＭＨｚのクロック周液数て動作するクロック周期
方式の半導体記憶装置であれば、８０ＭＨｚ程度のクロ
ック周波数で動作させることができるという効果がある
。
１０４、 ２０４ａ。
２０４ｂ、３０４・・φ・・タイミング回路、
第１図は本発明の半導体記憶装置の第１実施例を示すブ
ロック図、第２図は第１実施例の半導体記憶装置の動作
を説明するための動作波形図、第３図は本発明の半導体
記憶装置の第２実施例を示すブロック図、第４図は第２
図の半導体記憶装置の読み出し時の動作を説明するため
の波形図、第５図は従来の半導体記憶装置のブロック図
、第６図及び第７図は第５図の半導体記憶装置の動作を
説明するための波形図である。 １０１．２０１，３０１・φ・会φメモリセル、１０２
．２０２，３０２・・・・カラムセレクタ、１０３、
２０３ａ。 ２０３ｂ、３０３・◆・・・アドレスデコーダ、１０５
、 ２０５ ａ。 ２０５ｂ、３０５・・書き込み可信号取り込み部、１０
８．３０６・・・・書き込み回路、１０７．３０７・・
・・読み出し回路、２０８ａ、２０８ｂ・・・書き込み
読出し回路、１１１．２１１ａ。 ２１１ｂ・・・・・・・ワード信号保持回路、１１２．
２１２ａ。 ２１２ｂ・・・・・・・読み出し信号保持回路、１１３
・・・・・・・・人力信号保持回路、１１４・・・・・
・・・出力信号保持回路、１１５．２１５ａ。 ２１５ｂ・・・・・・書き込み可信号保持回路、２１６
ａ、２１６ｂ・・アドレス信号入力ラッチ、２１７ａ、
２１７ｂ・・・・入出力信号保持回路、ＡＯ，ＡＩ、Ａ
ｎ。 ＢＯ，Ｂｌ、Ｂｎ・・・・・・、アドレス信号、Ｂ Ｅ
、 Ｂ Ｅ ａ。 ＢＥｂ・・・・・・・ブロック動作クロック信号、Ｃｂ
ｌ、Ｃｂ２・・・・・ブロック動作クロック信号パルス
、 Ｓｏ、Ｓｌ、Ｓ２．Ｓａｄ。 Ｓａｌ、Ｓａ２．ＳｂＯ。 Ｓｂｌ、Ｓｂ２・・・・・読み出し動作時の伝搬（言号
パルス、 Ｓ’ ０． Ｓ’ １゜ Ｓ’ ２・パ・・書き込み動作時の法搬盾号パルス。 ＷＥ、 ＷＥ ａ、 ＷＥ ｂ・・・・書き込み可
信号、ＩＯ，Ｉｍ・・・・・・・・・入力データ信号、
００、Ｏｍ・・・・・・・・・出力データ信号、ｌ０ａ
Ｏ，ＩＯａｍ。
ロック図、第２図は第１実施例の半導体記憶装置の動作
を説明するための動作波形図、第３図は本発明の半導体
記憶装置の第２実施例を示すブロック図、第４図は第２
図の半導体記憶装置の読み出し時の動作を説明するため
の波形図、第５図は従来の半導体記憶装置のブロック図
、第６図及び第７図は第５図の半導体記憶装置の動作を
説明するための波形図である。 １０１．２０１，３０１・φ・会φメモリセル、１０２
．２０２，３０２・・・・カラムセレクタ、１０３、
２０３ａ。 ２０３ｂ、３０３・◆・・・アドレスデコーダ、１０５
、 ２０５ ａ。 ２０５ｂ、３０５・・書き込み可信号取り込み部、１０
８．３０６・・・・書き込み回路、１０７．３０７・・
・・読み出し回路、２０８ａ、２０８ｂ・・・書き込み
読出し回路、１１１．２１１ａ。 ２１１ｂ・・・・・・・ワード信号保持回路、１１２．
２１２ａ。 ２１２ｂ・・・・・・・読み出し信号保持回路、１１３
・・・・・・・・人力信号保持回路、１１４・・・・・
・・・出力信号保持回路、１１５．２１５ａ。 ２１５ｂ・・・・・・書き込み可信号保持回路、２１６
ａ、２１６ｂ・・アドレス信号入力ラッチ、２１７ａ、
２１７ｂ・・・・入出力信号保持回路、ＡＯ，ＡＩ、Ａ
ｎ。 ＢＯ，Ｂｌ、Ｂｎ・・・・・・、アドレス信号、Ｂ Ｅ
、 Ｂ Ｅ ａ。 ＢＥｂ・・・・・・・ブロック動作クロック信号、Ｃｂ
ｌ、Ｃｂ２・・・・・ブロック動作クロック信号パルス
、 Ｓｏ、Ｓｌ、Ｓ２．Ｓａｄ。 Ｓａｌ、Ｓａ２．ＳｂＯ。 Ｓｂｌ、Ｓｂ２・・・・・読み出し動作時の伝搬（言号
パルス、 Ｓ’ ０． Ｓ’ １゜ Ｓ’ ２・パ・・書き込み動作時の法搬盾号パルス。 ＷＥ、 ＷＥ ａ、 ＷＥ ｂ・・・・書き込み可
信号、ＩＯ，Ｉｍ・・・・・・・・・入力データ信号、
００、Ｏｍ・・・・・・・・・出力データ信号、ｌ０ａ
Ｏ，ＩＯａｍ。
Claims (1)
- 書き込みおよび読み出し動作が行えるクロック同期方式
の半導体記憶装置において、アドレスデコーダにはアド
レスデコーダの出力を取り込んでおき、ワード線の駆動
およびメモリセルに記憶されているデータのビット線へ
の読み出しあるいはメモリセルへのデータの書込みを行
うクロックのタイミングのとき取り込んておいた値でワ
ード線を駆動する信号保持回路を備え、読み出し回路に
はメモリセルから出力されたビット線信号を取り込み、
読み出し回路が動作するクロックのタイミングのとき取
り込んでおいた信号を読み出し回路へ送り出す信号保持
回路と出力のタイミングをクロックに同期させる信号保
持回路を備え、書き込み回路には取り込んだ入力データ
信号を保持しておき、書き込み可の状態のときに書き込
み回路へ信号を送り出す信号保持回路を備え、書き込み
可信号取り込み部には、書き込み可信号を取り込み、書
き込み回路へはアドレスデコーダの出力がワード線を駆
動するクロックのタイミングのときに、読み出し回路へ
はアドレスデコーダの出力がワード線を駆動するクロッ
クのタイミングの次のタイミングのときに信号を送り出
す信号保持回路を備えることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241924A JPH0291877A (ja) | 1988-09-27 | 1988-09-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241924A JPH0291877A (ja) | 1988-09-27 | 1988-09-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291877A true JPH0291877A (ja) | 1990-03-30 |
Family
ID=17081587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241924A Pending JPH0291877A (ja) | 1988-09-27 | 1988-09-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291877A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH04176094A (ja) * | 1990-11-08 | 1992-06-23 | Nec Ic Microcomput Syst Ltd | メモリｉｃ |
| KR100431107B1 (ko) * | 1994-01-21 | 2004-05-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타전송 제어방법과 이것에 사용하는 주변회로, 데이타프로세서 및 데이타 처리시스템 |
-
1988
- 1988-09-27 JP JP63241924A patent/JPH0291877A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH04176094A (ja) * | 1990-11-08 | 1992-06-23 | Nec Ic Microcomput Syst Ltd | メモリｉｃ |
| KR100431107B1 (ko) * | 1994-01-21 | 2004-05-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타전송 제어방법과 이것에 사용하는 주변회로, 데이타프로세서 및 데이타 처리시스템 |
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