JPS63122089A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63122089A JPS63122089A JP61270159A JP27015986A JPS63122089A JP S63122089 A JPS63122089 A JP S63122089A JP 61270159 A JP61270159 A JP 61270159A JP 27015986 A JP27015986 A JP 27015986A JP S63122089 A JPS63122089 A JP S63122089A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- clock
- latch circuit
- digit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 230000015654 memory Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は随時絖出豊込半尋体記憶装置（以降ＲＡＭと呼
称）に関し、特にバイポーラＲＡＭ。
称）に関し、特にバイポーラＲＡＭ。
書込回路方式に関する０
〔従来の技術〕
従来、ＲＡＭ０曹込方式に関しては外部より供給された
クロックに同期してデータ書込回路が動作し、曹込部に
接続され比選択デジット線対の電位ｔそれぞれ上下設定
することにより選択され九メモリセルのデータ’ｔ−Ｖ
込んでいた〇〔発明が解決しようとする問題点〕 ＲＡＭｏ曹込・構放は、外部よジ供給されたクロック及
データ信号を入力とし、出力信号ケそれぞれ複数個の基
本メモリセル會具備して複数個のディジット線対に接続
される書込回路があり、クロック信号に同期し、デエー
ダにより一１８択されたディジット線対ｋｌｌｃ位的に
それぞれ上下させ、メモリセルにデータ會沓込む方式上
していた。この場合、書込回路の出力は、ディジット線
の負荷及び選択されたディジット線に従続される素子の
容量？ドライブしなければならない。よって、ドライブ
するトランジスタの能力、またドライブする回路に使用
される抵抗及、配線マスクパターンに対しセンシティブ
で、セットアツプタイム（以降Ｔ８と呼称）及ホールド
タイム（以降ＴＨと呼称）の設定に影響が大きく、サイ
クルタイムの悪化にもつながる。
クロックに同期してデータ書込回路が動作し、曹込部に
接続され比選択デジット線対の電位ｔそれぞれ上下設定
することにより選択され九メモリセルのデータ’ｔ−Ｖ
込んでいた〇〔発明が解決しようとする問題点〕 ＲＡＭｏ曹込・構放は、外部よジ供給されたクロック及
データ信号を入力とし、出力信号ケそれぞれ複数個の基
本メモリセル會具備して複数個のディジット線対に接続
される書込回路があり、クロック信号に同期し、デエー
ダにより一１８択されたディジット線対ｋｌｌｃ位的に
それぞれ上下させ、メモリセルにデータ會沓込む方式上
していた。この場合、書込回路の出力は、ディジット線
の負荷及び選択されたディジット線に従続される素子の
容量？ドライブしなければならない。よって、ドライブ
するトランジスタの能力、またドライブする回路に使用
される抵抗及、配線マスクパターンに対しセンシティブ
で、セットアツプタイム（以降Ｔ８と呼称）及ホールド
タイム（以降ＴＨと呼称）の設定に影響が大きく、サイ
クルタイムの悪化にもつながる。
本発明にビットごとにクロックに同期して、外部データ
をラッチするラッチ回路を前記ラッチ出力信号音入力と
し、又クロック傷号七入力とする書込回路會有している
０ 前記書込回路は、メモリセルを具備する複数個のディジ
ット線対に信号的に接続され、選択されたディジット線
対のそれぞれのテイツク）Ｍｌａ−１を位的に上下させ
、メモリセルの内部データ’ｋｆえる働き？もち、前記
ラッチ回路はクロックに同期し、データをラッチする働
きｔ肩する。
をラッチするラッチ回路を前記ラッチ出力信号音入力と
し、又クロック傷号七入力とする書込回路會有している
０ 前記書込回路は、メモリセルを具備する複数個のディジ
ット線対に信号的に接続され、選択されたディジット線
対のそれぞれのテイツク）Ｍｌａ−１を位的に上下させ
、メモリセルの内部データ’ｋｆえる働き？もち、前記
ラッチ回路はクロックに同期し、データをラッチする働
きｔ肩する。
第１図は、本発明の実施例である。クロック入力に対し
てラッチ回路１０５で保持されたデータｔ１０６のデー
タとして書込回路が動作し、デイツク）ｉ１０３’ｉエ
ミッタに接続するトランジスタのペース群に出力信号全
供給し、１０４のディジット選択回路によって選択され
几ディジット線対のそれぞれのディジット線上電位的に
上下する構成であり、１０７の曹込部の内容としては第
２図に示す通りであり、２０７，２０７’がディジット
線を上下させる信号でらる０ 〔発明の効果〕 本発明により、データ入力のクロックに対するＳＥＴ
ｕＰ ＴＩＭＥ 、ＨＯＬＤ ＴＩＭＥは第２図に示す
様な回路の場合、書込回路の素子寄生容量の影響の比重
が大きく、従来の様に書込回路の後段のディジット線と
書込回路の接続容量やディジット線や、メモリセルの素
子容量がと比ベラッチ内の回路の寄生容量が非常に少さ
くなると思われ、プロセスのバラツキや、周囲温度特性
に関し非常に改善され、サイクルタイムの同上につなが
ることは、明白である。
てラッチ回路１０５で保持されたデータｔ１０６のデー
タとして書込回路が動作し、デイツク）ｉ１０３’ｉエ
ミッタに接続するトランジスタのペース群に出力信号全
供給し、１０４のディジット選択回路によって選択され
几ディジット線対のそれぞれのディジット線上電位的に
上下する構成であり、１０７の曹込部の内容としては第
２図に示す通りであり、２０７，２０７’がディジット
線を上下させる信号でらる０ 〔発明の効果〕 本発明により、データ入力のクロックに対するＳＥＴ
ｕＰ ＴＩＭＥ 、ＨＯＬＤ ＴＩＭＥは第２図に示す
様な回路の場合、書込回路の素子寄生容量の影響の比重
が大きく、従来の様に書込回路の後段のディジット線と
書込回路の接続容量やディジット線や、メモリセルの素
子容量がと比ベラッチ内の回路の寄生容量が非常に少さ
くなると思われ、プロセスのバラツキや、周囲温度特性
に関し非常に改善され、サイクルタイムの同上につなが
ることは、明白である。
第１１は発明例の実施を示す図である０１０１・・・・
・・基本メモリセル、１０２・・・・・・ワード線、１
０３・・・・・・ディジット線、１０４・・・・・・デ
ィジット線選択回路、１０５・・・・・・データラッチ
回路、１０６・・・・・・書込回路、１０７・・・・・
・データ誉込部、１０８・・・・・・データ入力端子、
１０９・・・・・・クロック入力端子、１１０・・・・
・・ライトイネーブル端子、第２図は発明例の曹込部１
０７の詳細図である。 ２０１・・・・・・データラッチ回路、２０２・・・・
・・書込ゲート（書込回路）、２０３・・・・・・デー
タ入力、２０゛４・・・・・・クロック入力、２０５・
・・・・・データラッチ出力信号、２０６・・・・・・
ライトイネーブル入力、２０７・・・・・・１込出力。 万１図
・・基本メモリセル、１０２・・・・・・ワード線、１
０３・・・・・・ディジット線、１０４・・・・・・デ
ィジット線選択回路、１０５・・・・・・データラッチ
回路、１０６・・・・・・書込回路、１０７・・・・・
・データ誉込部、１０８・・・・・・データ入力端子、
１０９・・・・・・クロック入力端子、１１０・・・・
・・ライトイネーブル端子、第２図は発明例の曹込部１
０７の詳細図である。 ２０１・・・・・・データラッチ回路、２０２・・・・
・・書込ゲート（書込回路）、２０３・・・・・・デー
タ入力、２０゛４・・・・・・クロック入力、２０５・
・・・・・データラッチ出力信号、２０６・・・・・・
ライトイネーブル入力、２０７・・・・・・１込出力。 万１図
Claims (1)
- クロックに同期して、データを保持するラッチ回路と前
記ラッチ回路出力信号とクロック信号を入力とし、それ
ぞれ複数個の基本メモリを具備する複数個のディジット
線対に出力信号が選択的に供給され、前記ラッチ回路の
データ保持のクロックタイミングと逆相のクロックタイ
ミングで動作するデータ書込回路を設けたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270159A JPS63122089A (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270159A JPS63122089A (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122089A true JPS63122089A (ja) | 1988-05-26 |
Family
ID=17482361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270159A Pending JPS63122089A (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073873A (en) * | 1988-11-21 | 1991-12-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007082413A (ja) * | 2005-09-20 | 2007-04-05 | Kazuhiro Yoshida | 燻製方法及び燻製装置 |
-
1986
- 1986-11-12 JP JP61270159A patent/JPS63122089A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073873A (en) * | 1988-11-21 | 1991-12-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007082413A (ja) * | 2005-09-20 | 2007-04-05 | Kazuhiro Yoshida | 燻製方法及び燻製装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246629B1 (en) | Semiconductor IC device having a memory and a logic circuit implemented with a single chip | |
| JPH088304B2 (ja) | 半導体集積回路装置及びその設計方法 | |
| JPH11326932A (ja) | 液晶表示装置 | |
| CN104900210A (zh) | 移位寄存器及其驱动方法、栅极驱动电路和显示装置 | |
| JPH11317074A (ja) | ワード線制御回路 | |
| JPH05134973A (ja) | データ転送装置 | |
| JPH09282883A (ja) | 半導体メモリ装置 | |
| JPS5960792A (ja) | 半導体メモリ装置 | |
| JPS63122089A (ja) | 半導体記憶装置 | |
| JPS59129989A (ja) | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| CN110164347B (zh) | 移位寄存器单元及其驱动方法、扫描驱动电路、显示装置 | |
| JPS60150314A (ja) | Ｄ−フリツプフロツプ回路 | |
| JPS62121978A (ja) | 半導体記憶装置 | |
| EP0170912A2 (en) | Integrated circuit having a common input terminal | |
| JPS6221357A (ja) | メモリシステム | |
| KR960006877B1 (ko) | 반도체기억장치 | |
| JPH08273363A (ja) | 半導体記憶装置 | |
| JPS6076085A (ja) | 半導体記憶装置 | |
| JPH0680807B2 (ja) | ゲートアレイｌｓｉ装置 | |
| JPH0727343B2 (ja) | ビデオメモリ | |
| JPH0325787A (ja) | 半導体記憶装置 | |
| JPS6153814A (ja) | ラツチ回路 | |
| JPH07211058A (ja) | 半導体記憶装置 | |
| JPH10241352A (ja) | 半導体記憶装置 |