JPS63188893A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） この発明は、連想記憶部を有する記憶装置に関するもの
である。

〔従来の技術〕

第５図は連想記憶部を有する従来の記憶装置の構成の一
例を示す図である。

この図において、１は連想記憶部（以下ＣＡＭという）
、２は入力データラッチで、ＣＡＭｌに登録するデータ
またはＣＡＭ　１に既に登録されているデータを検索す
るための検索用データを一時的に蓄える。３はデータド
ライバで、入力データラッチ２にラッチされたデータを
ＣＡＭｌのビット線に出力する。４はライトアドレスの
アドレスデコーダで、登録用データを格納する連想記憶
部１内のワード位置を指定する。５は検索結果ラッチで
、検索用データによりＣＡＭ　１を検索した時の検索結
果信号である一致信号を格納する。

また、第６図は、第５図に示したＣＡＭｌの構成要素で
あるＣＡＭセル６を示す図で、このＣＡＭセル６はビッ
ト線、ワード線、一致線の３種類の信号線を持ち、デー
タの登録時にはワード線が有効となり、その時のビット
線の内容がＣＡＭセル６に書き込まれる。また、ＣＡＭ
　１を検索する場合は、ＣＡＭセル６に格納されている
内容と一致しない信号がビット線より与えられた時に、
あらかじめプリチャージ回路７によりプリチャージされ
ている一致線がディスチャージ用のトランジスタ６ａに
よりディスチャージされて低電位゛０”となり、一致す
る信号がビット線に乗った時には一致線はディスチャー
ジ用のトランジスタ６ａによりディスチャージされずに
高電位“１”に保たれる。

ＣＡＭｌはｐビット×ｎワードのＣＡＭセル６で構成さ
れ、各ＣＡＭセル６のワード方向（行方向）のワード線
および一致線はｐビット分共通であり、ビット方向（列
方向）のビット線はｎワード分共通である。

次に、このようなＣＡＭ　１を有する従来の記憶装置の
動作について説明する。

記憶装置は、ＣＡＭｌへのデータの登録動作とＣＡＭｌ
内のデータの検索動作の２つの動作を行うが、まず、登
録動作について説明する。

この場合、記憶装置のアドレスデコーダ４および人力デ
ータラッチ２にライトアドレスおよびｐビットの登録用
データが入力される。ライトアドレスはＬ　ＲＵ　（Ｌ
ｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｌｌｓｅｄ）制御やＦＩ
Ｆ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）制御
等により決定されて供給される。ｐビットの登録用デー
タは入力データラッチ２にラッチされた後、データドラ
イバ３によりＣＡＭ　１のｐ木のビット線をドライブす
る。ライトアドレスはアドレスデコーダ４によりデコー
ドされ、ＣＡＭ　１の１本のワード線の内１木を有意に
し、有意になったワード線の位置のｐビットのＣＡＭセ
ル６にｐビットの登録用データが書き込まれる。

次に記憶装置の検索動作について説明する。

記憶装置の入力データラッチ２にｐビットの検索用デー
タが入力され、入力データラッチ２にラッチされた後、
データドライバ３によりＣＡＭ　１の２本のビット線を
ドライブする。ＣＡＭ　ｌ内の１ワ一ド分のＣＡＭセル
６は第７図に示すように接続され、ＣＡＭＩの一致線は
１ワ一ド分ｐ個のＣＡＭセル６内のディスチャージ用の
トランジスタ６ａによりプリチャージした電荷を引き抜
かれるＮＯＲ型の構成をとる。ｐビットの検索用データ
と一致するワード方向のｐ個のＣＡＭセル６の行が存在
すれば、プリチャージされたその行の一致線は高電位“
１°′に保たれ、−行ｐ個のＣＡＭセル６内のＣＡＭセ
ル６の内容の１ビツトでもｐビットの検索用のデータと
異なればプリチャージされたその行の一致線はディスチ
ャージされ低電位“０°゛となる。このようにして検索
された後、１本の一致線の内容は検索結果ラッチ５にラ
ッチされる。

〔発明が解決しようとする問題点〕

上記のような従来の記憶装置は、ＣＡＭ　ｌ内に既に格
納されたデータと検索用データとの一致を検出するため
に登録用のデータを全ビット分ＣＡＭ１内に格納しなけ
ればならないうえ、登録用データの格納位置を指定する
ために専用のアドレスデコーダを備えなければならない
という問題点がありた。

この発明は、かかる問題点を解決するためになされたも
ので、専用のアドレスデコーダが不要であり、登録用の
データを全ビット分ＣＡＭｉ内に格納しなくても全ビッ
トの一致検出が可能な記憶装置を得ることを目的とする
。

〔問題点を解決するための手段〕

この発明に係る記憶装置は、その一致線に入力内容と記
憶内容との不一致時にディスチャージを行うディスチャ
ージ用のトランジスタが接続された連想記憶部と、その
一致線に入力内容と記憶内容との不一致時にディスチャ
ージを行うディスチャージ用のトランジスタが接続され
た読出し専用記憶部と、登録時および検索時に読出し専
用記憶部の一致線と連想記憶部のワード線または一致線
とを選択接続するセレクタと、読出し専用記憶部の一致
線のレベルを検索結果信号としてラッチする検索結果ラ
ッチとから構成したものである。

（作用） この発明においては、セレクタにより、ＣＡＭに登録用
データを書き込む際にＣＡＭのワード線が読出し専用記
憶部の一致線に接続されてその内容でドライブされる。

また、ＣＡＭの既登録データの検索を行う際にＣＡＭの
一致線と読出し専用記憶部の一致線とが接続され、入力
内容と記憶内容とが不一致であれば、ディスチャージ用
のトランジスタにより一致線がディスチャージされる。

〔実施例〕

第１図はこの発明の記憶装置の一実施例の構成を示すブ
ロック図である。

この図において、１０は読出し専用記憶部（以下ＲＯＭ
という）、１１はＣＡＭで、ｋビット×ｎワードのＣＡ
Ｍセルで構成されている以外は従来のものと同様に構成
されている。１２は入力データラッチで、ＣＡＭｌｌお
よびＲＯＭｌ０に入力する登録用データまたは検索用デ
ータを一時的に蓄える。１３はデータドライバで、入力
データラッチ１２にラッチされたデータをＣＡＭＩＩの
ビット線およびＲＯＭｌ０のワード線に出力する。１４
はセレクタで、ＲＯＭ１０の一致線（ビット線）とＣＡ
Ｍｌｌのワード線または一致線とを選択接続する。１５
は前記ＣＡＭ１１のワード線ドライバ、１７は検索結果
信号を格納するための検索結果ラッチである。

ＣＡＭｌｌの構成要素である１ワ一ド分のＣＡＭセル１
６の接続は、第２図（ａ）に示されるように、ＣＡＭｌ
ｌの一致線が１ワ一ド分に個のＣＡＭセル１６内の人力
内容と記憶内容との不一致時にディスチャージを行うデ
ィスチャージ用のトランジスタ１６ａにより、あらかじ
めプリチャージ回路１８によってプリチャージされた電
荷を引き抜かれるＮＯＲ型の構成をとる。すなわち、ｋ
ビットの検索用データと一致するワード方向のに個のＣ
ＡＮセル１６の行が存在すれば、プリチャージされたそ
の行の一致線は高電位“１”に保たれ、−行に個のＣＡ
Ｍセル１６の１ビツトでもにビットの検索用のデータと
異なればプリチャージされたその行の一致線はディスチ
ャージされ低電位“０″となる。

また、ＲＯＭ１０は、第２図（ｂ　）　ニ示すｈ　ルよ
うに、プリチャージ回路１８によってあらかじめ一致線
（ビット線）がプリチャージされ、そのワード線からの
入力が全て低電位“Ｏ”の時、一致線は高電位“１”に
保たれ、ワード線の入力が１つでも高電位“１°′なら
一致線が入力内容と記憶内容との不一致時にディスチャ
ージを行うディスチャージ用のトランジスタ１０ａによ
りディスチャージされて低電位“０”となるＮＯＲ型の
構成で、（ｐ−ｋ）ワード×ｎビットの容量となってい
る（ｐ＞ｋ）。そして、このＲＯＭｌ０の一致線は検索
結果ラッチ１７の人力となる。

次に、この発明の記憶装置の動作について説明する。

この発明の記憶装置もＣＡＭＩＩへのデータの登録動作
とＣＡＭｌｌ内のデータの検索動作の２つの動作を行う
が、まず、登録動作について説明する。

登録時に、例えば第２図（Ｃ）に示される構成のセレク
タ１４が、ＲＯＭ１０の一致線をＣＡＭｌｌのワード線
側と接続状態にした後、記憶装置にｐビットの登録用デ
ータが人力可能になる。ｐビットの登録用データは入力
データラッチ１２にラッチされた後、データドライバ１
３によりｐビットの登録用データの内１からにビットま
でがＣＡＭｌｌのに本のビット線をドライブし、ｋ＋１
からｐビットまでが反転されてＲＯＭ　１０のｐ　−に
本（ｐ＞ｋ）のワード線をドライブする。ＲＯＭｌ０で
は、データドライバ１３からディスチャージ用のトラン
ジスタ１０ａのゲートへ人力が低電位゛０”に一致した
場合、すなわち登録用のデータがプリチャージされた一
致線のレベルと等しい場合のみ、その一致線がディスチ
ャージ用のトランジスタ１０ａによってディスチャージ
されずに高電位“１”となり、この他の場合はいずれか
のディスチャージ用のトランジスタ１０ａによって一致
線がディスチャージされて低電位“０”となる。ＲＯＭ
　１０の一致線のレベルはセレクタ１４によりＣＡＭｌ
ｌのワード線ドライバ１５に入力され、ＣＡＭｌｌのワ
ード線をドライブする。そして、ＲＯＭ１０の高電位”
１”の一致線に対応するＣＡＭＩＩのワード線に接続さ
れているＣＡＭセル１６に登録用アドレスの１からにビ
ットまでが書き込まれる。

次に、記憶装置の検索動作について説明する。

検索時にはセレクタ１４はＲＯＭ１０の一致線をＣＡＭ
ｌｌの一致線に接続する。この後、記憶装置にｐビット
の検索用データが入力され、入力データラッチ１２にラ
ッチされた後、データドライバ１３により１からにビッ
トでＣＡＭｌｌのに本のビット線をドライブし、ｋ＋１
からｐビットは反転されてＲＯＭ１０の（ｐ−ｋ）本の
ワード線をドライブする。プリチャージされたＣＡＭｌ
ｌの一致線とプリチャージされたＲＯＭ　１０のビット
線はセレクタ１４により連結されており、ＣＡＭｌｌ内
のＣＡＭセル１６の内容の１ビツトでも一致しない場合
、およびＲＯＭ　１０内の１ビツトでも一致しない場合
、連結された一致線とビット線はディスチャージされて
低電位“０”となり、両者が完全に一致した場合のみ高
電位“１”を保持する。そしてＲＯＭｌ０の一致線は検
索結果ラッチ１７に接続され、検索結果は検索結果ラッ
チ１７に格納される。

第３図はこの発明の記憶装置の主要部の詳細を示す図で
ある。

この図において、第１図および第２図（ａ）。

（ｂ）、（Ｃ）と同一符号は同一部分を示し、１０ａ＋
、１０ａ２はＲＯＭｌ０のディスチャージ用のトランジ
スタ、ＣＷｏＲＤ１〜ＣＷＯＲＤｎは前記ＣＡＭ１１の
ワード線、ＢＩＴ、〜ＢＩＴｋおよびＢＩＴ、〜ＢＩＴ
ｋはそれぞれ前記ＣＡＭ１１の相補のビット線、ＣＭＡ
ＴＣＨ，〜ＣＭＡＴＣＨｎは前記ＣＡＭ１１の一致線、
ＷＬｋ＋１〜ＷＬｐおよび循Ｔ、＋１〜ＷＬ、はそれぞ
れ前記ＲＯＭ１０のワード線、ＲＭＡＴＣＨ，〜ＲＭＡ
ＴＣＨｎは前記ＲＯＭ１０の一致線（ビット線）、ＲＥ
Ｆ、ＲＥＦ、ＷＥ、ＷＥ、ＲＥ、　　正Ｅ、Ｐで、ＲＯ
ＭＥは制御信号である。

この発明の記憶装置では、ｐビットの登録用データＤＡ
ＴＡ、〜ＤＡＴＡ、およびその反転データＤＡＴＡ、〜
ＤＡＴＡｐが人力されると、データＤ　Ａ　Ｔ　Ａ　１
〜ＤＡＴＡｋおよびＤ　Ａ　Ｔ　Ａ　１〜Ｔ５ＡＴＡｋ
はＣＡＭＩＩのビット線ＢＩＴ、〜ＢＩＴ、およびＢＩ
ＴＩ〜ＢＩＴｋに、Ｄ　Ａ　Ｔ　Ａ　ｋ＋　ｌＲＯＭｌ
０のワード線Ｗ　Ｌ　ｋ＋　Ｈ〜ＷＬｐおよびＷＬ、、
、−ＷＬｐに入力される。ＣＡＭｌ　１はｎ本ノワード
線、ＣＷ　ＯＲＤ　１””　ＣＷ　ＯＲＤ　ｎおよび１
本の一致線ＣＭＡＴＣＨ，〜ＣＭＡＴＣＨｏを持ち、Ｒ
ＯＭ１０はｎ木のビット線ＲＨＡＴＣＨ１〜ＲＨＡＴＣ
Ｈ，を持つ。ＣＡＭｌｌとＲＯＭ１０との間にはセレク
タ１４がｎ個設けられており、これらのセレクタ１４は
制御信号ＲＥＦ。

ＲＥＦおよびＷＥ、ＷＥによって制御され、ＲＥＦが活
性化された場合にＲＯＭ　１０のビット線ＲＭＡＴＣＨ
ｉ　（１≦ｉ≦ｎ）とＣＡＭｌｌの一致線ＣＭＡＴＣＨ
ｔとを接続状態にし、ＷＥが活性化された場合にはＲＯ
Ｍｌ０のビット線ＲＭＡＴＣＨｉをその電位によりＣＡ
Ｍｌｌのワード線ＣＷＯＲＤｉの活性・非活性を制御で
きるように接続する。

また、この実施例では、ＲＯＭ　１０のディスチャージ
用のトランジスタ１０ａ１の各ビット線ＲＭＡＴＣＨｉ
への接続パターンは各ビット線ＲＭＡＴＣＨｉごとに全
て異なっているものとする。

（例えばＲＯＭｌ０のビット線ＲＭＡＴＣＨ，にはｐ−
に個のディスチャージ用のトランジスタ１０ａ１のドレ
インが接続され、各ディスチャージ用のトランジスタ１
０ａ１のゲートにはそれぞれワード線ＷＬｋ＋＋〜７で
２がそれぞれ接続されており、ＲＯＭ１０のビット線Ｒ
Ｍ　Ａ　Ｔ　ＣＨ２ニはｐ−に個のディスチャージ用の
トランジスタ１０ａ＋のドレインが接続され、各ディス
チャージ用のトランジスタ１０ａ１のゲートにはワード
線Ｗ　Ｌ　ｋ＋１　、　Ｗ　Ｌい２〜ＷＬ、がそれぞれ
接続されているものとする。） 次に動作について説明する。

上述したように、この発明の記憶装置はＣＡＭｌｌのデ
ータの登録とＣＡＭｌｌに登録されたデータの検索とい
う２つの動作を行う。

まず、第４図（ａ）に示されるデータの登録動作につい
て説明する。

データの登録の際には登録用のｐビットのデ−タＤ　Ａ
　Ｔ　Ａ　１〜ＤＡＴＡ、が入力される。この時ＲＯＭ
１０のビット線ＲＭＡＴＣＨＩ〜ＲＭＡＴＣＨｎはプリ
チャージ回路１８によってプリチャージされている。ま
た、制御信号ＲＥＦは０”でＣＡＭｌｌの一致線ＣＭＡ
ＴＣＨｉ　（１≦ｉ≦ｎ）とＲＯＭ１０のビット線ＲＭ
ＡＴＣＨｉは分離されており、制御信号ＲＯＭＥは“１
°°となっている。今、人力データＤ　Ａ　Ｔ　Ａ　ｒ
〜ＤＡＴＡ。

が全てパ１′″の場合を考えると、ＲＯＭ１０に人力さ
れるＤ　Ａ　Ｔ　Ａ　ｋ＋＋〜ＤＡＴＡｐは全て“１″
ゆえＲＯＭ１０のワード線ＷＬｋ＋、〜ＷＬｐは全”ｃ
”’ｏ”ニなりＲＯＭ　１０（７）ビット線ＲＭＡＴＣ
Ｈ１に接続された全てのディスチャージ用のトランジス
タ１０ａｌのゲートが閉じているため、ＲＯＭ１００ビ
ツト線ＲＭＡＴＣＨＩは高電位“１°゛を保つ。一方、
ＲＯＭ　１０のその他のビット線ＲＭＡＴＣＨ２〜ＲＭ
ＡＴＣＨｎはそれぞれのビット線のディスチャージ用の
トランジスタ１０ａ１の少なくとも一つは“１”となる
（前述したようにＲＯＭｌ０のｎ木のビット線のディス
チャージ用のトランジスタ１０ａの接続パターンは全て
異なるため）ので、各ビット線ＲＭ　Ａ　Ｔ　ＣＨ２〜
ＲＭＡＴＣＨ，は全て低電位″０”となる。次に制御信
号ＷＥが“１°′となるとセレクタ１４およびワード線
ドライバ１５を介してＣＡＭｌｌのワード線ＣＷＯＲＤ
Ｉがビット線ＨＭＡＴＣＨ。

の°゛１″によりドライブされて“１”になりＤＡＴＡ
Ｉ〜ＤＡＴＡｋ　（この場合全て°“１”）がこのワー
ド線ＣＷ　ＯＲＤ　ｒ　に接続されているＣＡＭセル１
６に書き込まれる。ＲＯＭ１０の他のビット線はＲＭＡ
ＴＣＨ２〜ＲＭＡＴＣ）（ｎが全て°”０”なので、こ
れらの電位によってドライブされるＣＡＭ　１１（７）
’７−ド線ＣＷ　ＯＲＤ　２〜ＣＷ　０ＲＤｎは全て“
０”になり、これらのワード線ＣＷ　ＯＲＤ　２〜ＣＷ
ＯＲＤ、に接続されるＣＡＭセル１６にデータＤＡＴＡ
＋〜Ｄ　Ａ　Ｔ　Ａ　ｋは書き込まれない。

すなわち、人力されるデータＤＡＴＡＩ〜ＤＡＴＡ、の
一部（ＤＡＴＡｋや、〜ＤＡＴＡｐ）をＲＯＭ１０に人
力し、デコードアドレスとして利用することで残りのＤ
　Ａ　Ｔ　Ａ　１〜ＤＡＴＡにのみをＣＡＭｌｌに登録
する。（この実施例ではＲＯＭ１０のワード線はｐ−に
本で、ＲＯＭ　１０のビット線ＲＭ　Ａ　Ｔ　ＣＨｒ〜
ＲＭＡＴＣＨ，の全てのデコード結果が異なるように構
成しているため、ビット線の本数ｎはｎ＝２′−２とな
っている。）次に、第４図（ｂ）に示されるデータの検
索について説明する。

検索の結果は検索用のｐビットのデータＤＡＴＡ１〜Ｄ
ＡＴＡ、が入力される。（ＤＡＴＡＩ〜ＤＡＴＡｐは全
て“°Ｏ”であり、ＣＡＭｌｌの一致線ＣＭＡＴＣＨＩ
〜ＣＭＡＴＣＨ，およびＲＯＭ１０のビット線ＲＭ　Ａ
　Ｔ　ＣＨ１〜ＦｔＭＡＴＣＨｐはプリチャージされて
いるものとする。）また、制御信号ＲＥＦは活性化され
“１”となり、セレクタ１４を介してＣＡＭｌｌの一致
線ＣＭＡＴＣＨ，〜ＣＭＡＴＣＨｎがそれぞれＲＯＭ１
０のビット線ＲＭＡＴＣＨＩ〜ＲＭＡＴＣＨｎと電気的
に接続され、制御信号ＨＯＭＥが°１”となっている。

そして、ＣＡＭｌｌでは既に登録されているデータと検
索用に入力されたデータとの比較が行われる。具体的に
はＣＡＭセル１６内において保持しているデータと一致
するデータがビット線にＢ　１．Ｔ＋　−Ｂ　Ｉ　Ｔｋ
およびＢＩＴＩ〜１１丁、に印加された場合、ディスチ
ャージ用のトランジスタ１６ａのゲートが閉じ、一致し
ないデータがビット線ＢＩＴ、〜ＢＩＴｋおよびＢＩＴ
Ｉ〜ＢＩＴｋに印加された場合、ディスチャージ用のト
ランジスタ１６ａのゲートが開いて一致線ＣＭ　Ａ　Ｔ
　ＣＨｓ　〜ＣＭ　Ａ　Ｔ　ＣＨ，の電荷をひきぬく。

つまり、ＣＡＭＩＩでデータＤＡＴＡ、〜ＤＡＴＡｋま
での一致がとられる。ＤＡＴＡｋやＩ〜ＤＡＴＡｐにつ
いてはＲＯＭ１０の各ビット線ＲＭＡＴＣＨ，ＮＲＭＡ
ＴＣＨｏに接続されたディスチャージ用のトランジスタ
１０ａのパターンに合致しているかどうかを検査して判
定を行うことができる。例えば、ＲＯＭ１０のビット線
ＲＭＡＴＣＨＩはＤ　Ａ　Ｔ　Ａ　ｋ＋　、〜ＤＡＴＡ
ｐが全て°゛１”の時、ディスチャージ用のトランジス
タ１０ａｌのゲートが全て閉じビット線ＲＭ　Ａ　Ｔ　
ＣＨ１は高電位“１”に保たれる。この際、ＲＯＭｌ０
の他のビット線ＲＭＡＴＣＨ２〜ＲＭＡＴＣＨ。

はそれに接続された少なくとも１ビツトのディスチャー
ジ用のトランジスタ１０ａｔのゲートが開いてディスチ
ャージされ低電位“０″となる。

つまり、データＤＡＴＡＩ〜ＤＡＴＡｐのＤＡＴＡＩ〜
ＤＡＴＡｋについてはＣＡＭｌｌで一致がとられ、Ｄ　
Ａ　Ｔ　Ａ　ｋ＋ｌ〜ＤＡＴＡｐについてはＲＯＭｌ０
で一致がとられ、全てのデータが一致した場合、ＲＯＭ
１０のそのビット線ＨＭＡＴＣＨｉ（これはセレクタ１
４のパストランジスタで接続されたＣＭＡＴＣＨｉと同
電位）が高電位“１′°に保たｈｃＡＭ１１内もしくは
ＲＯＭ１０内の１ビツトでも不一致が有れば低電位“０
”にディスチャージされる。そしてＲＯＭ１０のこのビ
ット線の内容は検索結果ラッチ１７にラッチされる。

以上のようにＣＡＭＩＩとＲＯＭｌ０の間にセレクタ１
４を設け、ＲＯＭ１０のビット線をＣＡＭｌｌの一致線
に接続するか、ＣＡＭｌｌのビット線のドライブに使用
するかの選択を可能にすることで、ＲＯＭ１０をデータ
の登録時のアドレスデコーダとして利用できるとともに
、検索の一致検出にも利用できる。

なお、上記実施例では、ＲＯＭ１０のワード線に登録用
または検索用データのに＋１からｐビット目を入力した
構成を説明したが、他のビットを人力する構成としても
よい。

また、ＲＯＭｌ０のワード線の本数を増加させてそのワ
ード線部分にＬＲＵ制御線等の他のコントロール線を人
力して使用することもできる。

〔発明の効果〕

この発明は以上説明したとおり、その一致線に入力内容
と記憶内容との不一致時にディスチャージを行うディス
チャージ用のトランジスタが接続された連想記憶部と、
その一致線に人力内容と記憶内容との不一致時にディス
チャージを行うディスチャージ用のトランジスタが接続
された読出し専用記憶部と、登録時および検索時に読出
し専用記憶部の一致線と連想記憶部のワード線または一
致線とを選択接続するセレクタと、読出し専用記憶部の
一致線のレベルを検索結果信号としてラッチする検索結
果ラッチとから構成したので、従来連想記憶部に全ビッ
トを登録していた登録用データの一部を読出し専用記憶
部に人力することが可能なため、連想記憶部の容量を削
減することが可能であり、また、この読出し専用記憶部
を連想記憶部のワード線選択用のデコーダとして使用で
きるのでライトアドレスのアドレスデコーダをこの読出
し専用記憶部で代用できる。その結果、記憶装置のサイ
ズを小型化できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の記憶装置の一実施例の構成を示すブ
ロック図、第２図はこの発明の詳細な説明するための図
、第３図はこの発明の記憶装置の主要部の詳細を示す図
、第４図は第３図における主要な信号の波形図、第５図
は従来の記憶装置の一例の構成を示すブロック図、第６
図は連想記憶セルの構成を示す図、第７図は連想記憶部
の１ワ一ド分の構成を示す図である。 図において、１０はＲＯＭ、１０ａ、ｌｏａ＋。 １０ａ２，１６ａはディスチャージ用のトランジスタ、
１１はＣＡＭ、１２は入力データラッチ、１３はデータ
ドライバ、１４はセレクタ、１５はワード線ドライバ、
１６はＣＡＭセル、１７は検索結果ラッチ、１８はプリ
チャージ回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）第１図 １５．ワード東部ドライノで 第２図 ９鉗時○Ｎ 第４図 （ａ）ＲＯＭＥ　　４「−コニ ＷＥ　　−−１− ＲＥ　　−−！− ＲＥ　　−一！１ 第５Ｆ！！Ｊ 第６図 ７．１リチｒ−シＵｆＩ％− 第７図 手続補正書（自発） １、事件の表示　　　特願昭６２−２０７１２号３、補
正をする者 事件との関係　特許出願人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
名　称　　（６０１）三菱電機株式会社代表者志岐守哉 ↓１代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号＼
。 ５、補正の対象 明細占の発明の詳細な説明の欄および図面６　、　？ｌ
ｌｌ正の内容 （］）明細当第８頁１２行のＩ’　ＣＡ　Ｍセル１６」
を、ｌ−ＣＡ　Ｍセル１６」と補正する。 （２）同じく第９頁１６〜１９行の［例えば・・・・Ｈ
Ｊ能になる。］を削除する。 （３）同じく第１０頁１４〜１５行の１゛となる。 １１０　Ｍ　１０の」を、下記のように補正する。 １となる１、ここで、第２図（ｃｌに示される構成のセ
レクタ１４がＲＯＭ１０の一致線をＣＡＭＩ　１のワー
ド線側と接続状態にし、ＲＯＭ１０の１（４）同じく第
１３頁７〜８行の１ビ・ソトｉ＠　ｆｔ　＋（△ｌ”　
ＣＩＩ□・〜Ｒ１１Δ’Ｉ’　ｅ　１１　、ｌｌを、１
−敷線Ｉｔ　ＭΔ′１°Ｃ１１、〜ｒｔＭＡＴｃＩ［、
ｊとガロ正する。 （５）同じく第１３頁１２行の１゛ピツ）・線１を、１
−敷線１と補正する。 （（））　　第３図を別紙のように補正する。 以上

Claims (1)

【特許請求の範囲】
1. 　その一致線に入力内容と記憶内容との不一致時にディ
   スチャージを行うディスチャージ用のトランジスタが接
   続された連想記憶部と、その一致線に入力内容と記憶内
   容との不一致時にディスチャージを行うディスチャージ
   用のトランジスタが接続された読出し専用記憶部と、登
   録時および検索時に前記読出し専用記憶部の前記一致線
   と前記連想記憶部のワード線または前記一致線とを選択
   接続するセレクタと、前記読出し専用記憶部の一致線の
   レベルを検索結果信号としてラッチする検索結果ラッチ
   とから構成したことを特徴とする記憶装置。