JPH08147986A - 連想メモリの制御回路及び連想メモリ装置 - Google Patents

連想メモリの制御回路及び連想メモリ装置

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JPH08147986A
JPH08147986A JP6292556A JP29255694A JPH08147986A JP H08147986 A JPH08147986 A JP H08147986A JP 6292556 A JP6292556 A JP 6292556A JP 29255694 A JP29255694 A JP 29255694A JP H08147986 A JPH08147986 A JP H08147986A
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Abstract

(57)【要約】 【目的】 消費電力を低減する。 【構成】 タイミング制御信号SRをローレベルにしてP-
MOSFET62をオン、N-MOSFET60をオフさせて、N-MOSFET60
を境界としてマッチ線のＮＯＴ回路64側の電位Ｖ MATCHI
を電源電圧ＶDDにプルアップする。この間に連想メモリ
セル28で比較動作が行われ、比較結果に応じてN-MOSFET
42がオン又はオフされる。次に制御信号SRがハイレベル
となりP-MOSFET62がオフ、N-MOSFET60がオンする。これ
により、N-MOSFET４２がオンしていれば電位ＶMATCHI及
び電位ＶMATCH は接地レベルに低下するがP-MOSFET62の
オフにより貫通電流は阻止される。N-MOSFET42がオフで
あればＶMATCH はＶDD−Ｖtn（ＶtnはN-MOSFET60のしき
い値電圧）にプルアップされ、ＶMATCHIはＮＯＴ回路64
及びP-MOSFET66によりＶDDに維持され、比較結果を表す
信号がＮＯＴ回路64から出力される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は連想メモリの制御回路及
び連想メモリ装置に係り、特に比較データが入力される
と、該比較データを記憶素子に記憶されているデータと
の比較結果に応じてマッチ線に接続されたスイッチング
素子をオン又はオフする連想メモリに接続される連想メ
モリの制御回路、及び該連想メモリの制御回路と連想メ
モリを含んで構成された連想メモリ装置に関する。
【０００２】
【従来の技術】検索等に利用されるハードウェアの一例
として、従来より連想メモリ（Content Addressable Me
mory:CAM) が知られている。一般的なメモリは、記憶位
置のアドレスが指定されると前記アドレスに対応する記
憶領域に記憶しているデータを出力するものであるが、
これに対し連想メモリでは、データが指定されると該デ
ータを記憶している記憶領域のアドレスを出力するよう
になっている。連想メモリのセル及びこのセルを駆動す
るマッチ線コントローラは、一例として図２４に示すよ
うに構成されている。
【０００３】すなわち、連想メモリセル２８は互いの入
力端と出力端とが接続された２個のＮＯＴ回路３０、３
２を備えており、このＮＯＴ回路３０、３２のループに
よって１ビットのデータを記憶する記憶回路が構成され
ている。ＮＯＴ回路３０の出力端はＮチャンネル型のMO
SFET（以下、N-MOSFETという）３４のソースに、ＮＯＴ
回路３２の出力端はN-MOSFET３６のソースに各々接続さ
れており、N-MOSFET３４、３６のゲートはワード線WL
に、ドレインはビット線BL,BL'に各々接続されている。
【０００４】また、ＮＯＴ回路３０の出力端はN-MOSFET
３８のゲートに、ＮＯＴ回路３２の出力端はN-MOSFET４
０のゲートに各々接続されている。なお、ＮＯＴ回路３
２からはデータＤを反転したデータ（Ｑ’）が出力さ
れ、ＮＯＴ回路３０からはデータＱ’を反転したデータ
Ｑ（＝Ｄ）が出力される。N-MOSFET３８、４０のドレイ
ンは各々ビット線BL',BLに接続されており、ソースはN-
MOSFET４２のゲートに接続されている。N-MOSFET４２の
ドレインはマッチ線MATCH に接続され、ソースは接地さ
れている。連想メモリセル２８には、ビット線BL,BL'を
介して比較データが所定周期で順次供給される。
【０００５】一方、マッチ線コントローラ２００は、マ
ッチ線の途中に入力端が連想メモリセル２８側となるよ
うに配置されたＮＯＴ回路２０２と、ドレインがマッチ
線のＮＯＴ回路２０２の入力端に接続されたＰチャンネ
ル型MOSFET（以下、P-MOSFETという）２０４とを備えて
いる。P-MOSFET２０４のソースは電源に接続されてお
り、ゲートは接地されている。なお、マッチ線には同一
構成の連想メモリセル２８が複数（例えば８個又は１６
個）接続されている。
【０００６】上記構成ではP-MOSFET２０４は常にオンし
ている。各連想メモリセル２８では、記憶しているデー
タと供給されたデータとを比較し、比較結果が「一致」
の場合にはN-MOSFET４２をオフさせ、「不一致」の場合
にはオンさせる。複数の連想メモリセル２８の何れかで
N-MOSFET４２がオンすると、マッチ線はローレベルにな
る。また、同一のマッチ線に接続された全ての連想メモ
リセル２８の比較結果が「一致」の場合には、マッチ線
がP-MOSFET２０４を介してハイレベルにプルアップされ
た状態で保持される。従って、ＮＯＴ回路２０２を介し
てレベル補正され（「不一致」時に緩やかに低下するマ
ッチ線の電圧レベルに対し出力信号の電圧レベルの変化
が急峻となり、レベルもＶDD〜接地レベルまで振り切
る）反転出力された信号のレベルに基づいて比較データ
が発見されたか否かを検知できる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記で
は比較結果が「不一致」でN-MOSFET４２がオンしている
ときに、P-MOSFET２０４、マッチ線及びN-MOSFET４２を
通る貫通電流が定常的に流れ、電力を無駄に消費すると
いう問題があった。この貫通電流により無駄に消費され
る電力を低減するためにP-MOSFET２０４の内部抵抗を高
くすると、ローレベルに低下しているマッチ線をP-MOSF
ET２０４を介してハイレベルにプルアップする際（比較
結果が「不一致」→「一致」となった場合）の速度が低
下するので、これに伴って連想メモリによる検索速度が
低下することになる。また、電気抵抗値の高いP-MOSFET
はチップ上の大きな面積を占めるので、集積回路化する
場合の集積度も低下することになる。
【０００８】また、図２４に示した回路では、電源電圧
をＶDDとすると、マッチ線の電位は０〜ＶDDの間で変化
する。このマッチ線の電位の変化の振幅が大きくなるに
従ってN-MOSFET４２の消費電力が大きくなるので、消費
電力を低減するためにはマッチ線の電位の変化の振幅を
小さくすることが有効である。しかし、マッチ線の電位
の変化により比較結果を検知するためには、ＮＯＴ回路
２０２を介して反転出力される信号の電圧レベルを所定
値以上の振幅で変化させる必要があるので、消費電力を
低減するためにマッチ線の電位の変化の振幅を小さくす
ることは困難であった。
【０００９】本発明は上記事実を考慮して成されたもの
で、マッチ線を流れる貫通電流により消費される電力を
低減することができる連想メモリの制御回路を得ること
が目的である。
【００１０】また本発明は、マッチ線の電位の変化の振
幅を小さくして消費電力を低減することができる連想メ
モリの制御回路を得ることが目的である。
【００１１】また本発明は、マッチ線を流れる貫通電流
により消費される電力を低減することができる連想メモ
リ装置を得ることが目的である。
【００１２】
【課題を解決するための手段】本発明に係る連想メモリ
の制御回路は、記憶素子と、データ入力端と、マッチ線
と接地端との間に設けられたスイッチング素子と、を備
え、前記データ入力端を介して比較データが入力される
と、該比較データと前記記憶素子に記憶されているデー
タとの比較結果に応じて前記スイッチング素子をオフ又
はオンさせる連想メモリに接続される連想メモリの制御
回路であって、前記マッチ線の前記スイッチング素子を
挟んで前記接地端の反対側の部分と電源との間に設けら
れた第１のスイッチング手段と、前記第１のスイッチン
グ手段を、前記連想メモリが比較結果に応じてスイッチ
ング素子をオン又はオフしている期間又は比較前の準備
期間内の一部の期間オンさせる第１の制御手段と、から
成るプルアップ手段を備えたことを特徴としている。
【００１３】また本発明に係る連想メモリの制御回路
は、記憶素子と、データ入力端と、マッチ線と接地端と
の間に設けられたスイッチング素子と、を備え、前記デ
ータ入力端を介して比較データが入力されると、該比較
データと前記記憶素子に記憶されているデータとの比較
結果に応じて前記スイッチング素子をオフ又はオンさせ
る連想メモリに接続される連想メモリの制御回路であっ
て、前記スイッチング素子を挟んで接地端の反対側に設
けられ前記マッチ線をプルアップするプルアップ手段
と、前記プルアップ手段と前記接地端との間のマッチ線
上に設けられた第２のスイッチング手段と、前記第２の
スイッチング手段を、前記連想メモリが比較結果に応じ
てスイッチング素子をオン又はオフしている期間内の一
部の期間オンさせる第２の制御手段と、を備えたことを
特徴としている。
【００１４】また本発明の一態様として、プルアップ手
段が、マッチ線のスイッチング素子を挟んで接地端の反
対側の部分と電源との間に設けられた第１のスイッチン
グ手段と、前記第１のスイッチング手段を、第２のスイ
ッチング手段がオンされる前の期間オンさせる第１の制
御手段と、を備えていることが好ましい。
【００１５】また本発明の一態様として、プルアップ手
段と連想メモリのスイッチング素子との間のマッチ線上
に抵抗素子を更に設けることが好ましい。
【００１６】また本発明の一態様として、第２のスイッ
チング手段をＭＯＳＦＥＴで構成し、プルアップ手段と
スイッチング素子との間のマッチ線上に設けることが好
ましい。
【００１７】また本発明に係る連想メモリの制御回路
は、記憶素子と、データ入力端と、マッチ線と接地端と
の間に設けられたスイッチング素子と、を備え、前記デ
ータ入力端を介して比較データが入力されると、該比較
データと前記記憶素子に記憶されているデータとの比較
結果に応じて前記スイッチング素子をオフ又はオンさせ
る連想メモリに接続される連想メモリの制御回路であっ
て、前記マッチ線の前記スイッチング素子を挟んで接地
端の反対側の部分と電源との間に設けられた第１のスイ
ッチング手段を備えたプルアップ手段と、前記プルアッ
プ手段と前記スイッチング素子との間に設けられた第２
のスイッチング手段と、第１のスイッチング手段をオン
させると共に第２のスイッチング手段をオフさせた後
に、前記連想メモリが比較結果に応じてスイッチング素
子をオン又はオフしている期間内に第１のスイッチング
手段をオフさせると共に第２のスイッチング手段をオン
させる第３の制御手段と、スイッチング素子がオフして
いる状態で前記第２のスイッチング手段がオンした際の
マッチ線の電位の低下を補正するレベル補正手段と、を
備えたことを特徴としている。
【００１８】また本発明の一態様として、第２のスイッ
チング手段をＭＯＳＦＥＴで構成することが好ましい。
【００１９】また本発明に係る連想メモリの制御回路
は、記憶素子と、データ入力端と、マッチ線と電源との
間に設けられたスイッチング素子と、を備え、前記デー
タ入力端を介して比較データが入力されると、該比較デ
ータと前記記憶素子に記憶されているデータとの比較結
果に応じて前記スイッチング素子をオフ又はオンさせる
連想メモリに接続される連想メモリの制御回路であっ
て、前記マッチ線の前記スイッチング素子を挟んで前記
電源の反対側の部分と接地端との間に設けられた第１の
スイッチング手段と、前記第１のスイッチング手段を、
前記連想メモリが比較結果に応じてスイッチング素子を
オン又はオフしている期間又は比較前の準備期間内の一
部の期間オンさせる第１の制御手段と、から成るプルダ
ウン手段を備えたことを特徴としている。
【００２０】また本発明に係る連想メモリの制御回路
は、記憶素子と、データ入力端と、マッチ線と電源との
間に設けられたスイッチング素子と、を備え、前記デー
タ入力端を介して比較データが入力されると、該比較デ
ータと前記記憶素子に記憶されているデータとの比較結
果に応じて前記スイッチング素子をオフ又はオンさせる
連想メモリに接続される連想メモリの制御回路であっ
て、前記スイッチング素子を挟んで電源の反対側に設け
られ前記マッチ線をプルダウンするプルダウン手段と、
前記プルダウン手段と前記電源との間のマッチ線上に設
けられた第２のスイッチング手段と、前記第２のスイッ
チング手段を、前記連想メモリが比較結果に応じてスイ
ッチング素子をオン又はオフしている期間内の一部の期
間オンさせる第２の制御手段と、を備えたことを特徴と
している。
【００２１】また本発明に係る連想メモリの制御回路
は、記憶素子と、データ入力端と、マッチ線と電源との
間に設けられたスイッチング素子と、を備え、前記デー
タ入力端を介して比較データが入力されると、該比較デ
ータと前記記憶素子に記憶されているデータとの比較結
果に応じて前記スイッチング素子をオフ又はオンさせる
連想メモリに接続される連想メモリの制御回路であっ
て、前記マッチ線の前記スイッチング素子を挟んで電源
の反対側の部分と電源接地端との間に設けられた第１の
スイッチング手段を備えたプルダウン手段と、前記プル
ダウン手段と前記スイッチング素子との間に設けられた
第２のスイッチング手段と、第１のスイッチング手段を
オンさせると共に第２のスイッチング手段をオフさせた
後に、前記連想メモリが比較結果に応じてスイッチング
素子をオン又はオフしている期間内に第１のスイッチン
グ手段をオフさせると共に第２のスイッチング手段をオ
ンさせる第３の制御手段と、スイッチング素子がオフし
ている状態で前記第２のスイッチング手段がオンした際
のマッチ線の電位の上昇を補正するレベル補正手段と、
を備えたことを特徴としている。
【００２２】また本発明に係る連想メモリ装置は、記憶
素子と、データ入力端と、マッチ線と接地端との間に設
けられたスイッチング素子と、を備え、前記データ入力
端を介して比較データが入力されると、該比較データと
前記記憶素子に記憶されているデータとの比較結果に応
じて前記スイッチング素子をオフ又はオンさせる連想メ
モリと、前記マッチ線の前記スイッチング素子を挟んで
前記接地端の反対側の部分と電源との間に設けられた第
１のスイッチング手段と、前記第１のスイッチング手段
を前記連想メモリが比較結果に応じてスイッチング素子
をオン又はオフしている期間又は比較前の準備期間内の
一部の期間オンさせる第１の制御手段と、から成るプル
アップ手段と、を含んで構成している。
【００２３】また本発明に係る連想メモリ装置は、記憶
素子と、データ入力端と、マッチ線と接地端との間に設
けられたスイッチング素子と、を備え、前記データ入力
端を介して比較データが入力されると、該比較データと
前記記憶素子に記憶されているデータとの比較結果に応
じて前記スイッチング素子をオフ又はオンさせる連想メ
モリと、前記スイッチング素子を挟んで前記接地端の反
対側に設けられ前記マッチ線をプルアップするプルアッ
プ手段と、前記プルアップ手段と接地端との間のマッチ
線上に設けられた第２のスイッチング手段と、前記第２
のスイッチング手段を、前記連想メモリが比較結果に応
じてスイッチング素子をオン又はオフしている期間内の
一部の期間にオンさせる第２の制御手段と、を含んで構
成している。
【００２４】
【作用】本発明に係る連想メモリの制御回路では、連想
メモリのスイッチング素子がマッチ線と接地端との間に
接続されており、連想メモリのスイッチング素子を挟ん
で接地端の反対側の部分のマッチ線と電源との間に第１
のスイッチング手段を設け、第１のスイッチング手段
を、連想メモリが比較結果に応じてスイッチング素子を
オン又はオフしている期間又は比較前の準備期間内の一
部の期間オンさせるようにしている。
【００２５】連想メモリでは、記憶手段に記憶されたデ
ータと、データ入力端を介して入力された比較データ
と、の比較結果に応じてスイッチング素子をオフ又はオ
ンするので、スイッチング素子がオフされていれば、第
１のスイッチング手段をオンさせるとマッチ線がハイレ
ベルにプルアップされ、第１のスイッチング手段がオフ
した後もハイレベルを維持することになる。なお、単一
のマッチ線に複数の連想メモリが接続されている場合に
は、複数の連想メモリの各々のスイッチング素子がオフ
されているときに、マッチ線がプルアップされる。
【００２６】また、スイッチング素子がオンされている
場合には、第１のスイッチング手段をオンさせてもマッ
チ線がローレベルを維持し、電源から接地端へ貫通電流
が流れることになる。しかし、第１のスイッチング手段
がオンしている期間は、連想メモリがスイッチング素子
をオン又はオフしている期間内の一部の期間であるの
で、貫通電流が流れる期間も短くて済む。従って、連想
メモリのスイッチング素子がオンしている間、常に貫通
電流が流れる従来と比較して、貫通電流により消費され
る電力を低減することができる。
【００２７】なお、比較結果としてのマッチ線の電位レ
ベルのラッチは、第１のスイッチング手段がオンした後
に行えばよい。また、連想メモリは定常状態では順次比
較データが入力され、スイッチング素子は入力された各
比較データについての比較結果に応じてオフ又はオンさ
れる。この場合、第１の制御手段は第１のスイッチング
手段を、各々の比較データについての比較結果に応じて
オフ又はオンしている期間内の一部の期間にオンさせれ
ばよいが、連想メモリへの比較データの入力を開始する
際には、比較データの入力を開始する前の期間（準備期
間）にも第１のスイッチング手段をオンさせるようにし
てもよい。
【００２８】また本発明に係る連想メモリの制御回路で
は、連想メモリのスイッチング素子を挟んで接地端の反
対側にマッチ線をプルアップするプルアップ手段を設
け、プルアップ手段と接地端との間のマッチ線上に第２
のスイッチング手段を設けている。そして、第２のスイ
ッチング手段を、連想メモリが比較結果に応じてスイッ
チング素子をオン又はオフしている期間内の一部の期間
オンさせるようにしている。
【００２９】上記構成により、プルアップ手段がマッチ
線を常時プルアップさせる構成であったとしても、第２
のスイッチング手段がオフしている期間にはスイッチン
グ素子がオンしていても貫通電流が流れることはない。
第２のスイッチング手段がオンされている所定期間に
は、連想メモリのスイッチング素子がオンしていれば電
源からマッチ線を介して接地端に貫通電流が流れること
になるが、前記と同様に第２のスイッチング手段がオン
している期間は連想メモリがスイッチング素子をオン又
はオフしている期間内の一部の期間であるので、貫通電
流が流れている期間が短くなり、消費電力を低減するこ
とができる。なお、比較結果としてのマッチ線の電位レ
ベルのラッチは、第２のスイッチング手段がオンした後
に行えばよい。
【００３０】なおプルアップ手段は、スイッチング素子
を挟んで接地端の反対側の部分のマッチ線と電源との間
に設けられた第１のスイッチング手段と、第１のスイッ
チング手段を第２のスイッチング手段がオンされる前の
期間オンさせる第１の制御手段と、を含んで構成するこ
とが好ましい。
【００３１】これにより、まず第２のスイッチング手段
がオフしている状態で第１のスイッチング手段がオンす
ることにより、第２のスイッチング手段を境界としてマ
ッチ線のプルアップ手段側がプルアップ（チャージ）さ
れた後に、第２のスイッチング手段がオンすることにな
る。このときスイッチング素子がオフしていれば前記チ
ャージされた電荷によりマッチ線全体がハイレベルとな
り、スイッチング素子がオンしていればマッチ線全体が
ローレベルとなる。また、第２のスイッチング手段がオ
ンしたときには第１のスイッチング手段はオフしている
ので、電源からマッチ線を通って接地端へ貫通電流が流
れることはない。このように、第１及び第２のスイッチ
ング手段の両方が同時期にオンしていることがないの
で、貫通電流を完全に阻止することができ、更に消費電
力を低減することができる。
【００３２】また、プルアップ手段と連想メモリのスイ
ッチング素子との間のマッチ線上に抵抗素子を設けるこ
とが好ましい。この素子は電気抵抗を有する素子であれ
ばよく、一般的な電気抵抗素子や、内部抵抗を有するＭ
ＯＳＦＥＴやバイポーラトランジスタ等の半導体素子を
適用できる。これにより、スイッチング素子がオフした
状態でプルアップ手段によってマッチ線がプルアップさ
れる場合に、前記抵抗素子を境界としてマッチ線のスイ
ッチング素子側の部分（以下、第１部分という）の寄生
容量が、抵抗素子を境界としてマッチ線のプルアップ手
段側の部分（以下第２部分という）から見えなくなり、
第２部分のプルアップが速くなる。
【００３３】一般にマッチ線には複数の連想メモリ（セ
ル）の各々のスイッチング素子が接続されるので、前記
第２部分と比較して第１部分の寄生容量及び時定数は非
常に大きいが、前述のように各スイッチング素子がオフ
している状態でマッチ線がプルアップされた場合、第２
部分の電位レベルは第１部分の寄生容量の影響を受ける
ことなく急峻に変化するので、比較結果としてマッチ線
の第２部分の電位レベルをラッチするようにすれば短時
間で比較結果が得られることになり、連想メモリを高速
で動作させることが可能となる。
【００３４】また本発明において、第２のスイッチング
手段をＭＯＳＦＥＴ(Metal Oxide Semiconductor Field
Effect Transistor）で構成し、プルアップ手段とスイ
ッチング素子との間のマッチ線上に設けることが好まし
い。この場合、スイッチング素子がオフしている状態で
プルアップ手段によってマッチ線がプルアップされた場
合、第１部分の電位は第２の電位よりもＭＯＳＦＥＴの
しきい値電圧分だけ低くなる。また、スイッチング素子
がオンしている場合には、第１部分、第２部分共に電位
が接地レベルまで低下することになる。
【００３５】従って、第２部分の電位の変化の振幅を小
さくすることなく、連想メモリのスイッチング素子が位
置している第１部分の電位の変化の振幅のみを小さくす
ることができるので、連想メモリのスイッチング素子に
より消費される電力を低減することができる。また、マ
ッチ線の電位レベルを出力するための出力端を第２部分
に設ければ、比較結果を検知するための電位の変化を所
定値以上の振幅とすることができる。
【００３６】また本発明に係る連想メモリの制御回路で
は、連想メモリのスイッチング素子を挟んで接地端の反
対側のマッチ線の部分と電源との間に第１のスイッチン
グ手段を設け、該第１のスイッチング手段によってプル
アップ手段を構成すると共に、プルアップ手段と連想メ
モリのスイッチング素子との間に第２のスイッチング手
段を設け、第３の制御手段では、第１のスイッチング手
段をオンさせると共に第２のスイッチング手段をオフさ
せた後に、連想メモリが比較結果に応じてスイッチング
素子をオン又はオフしている期間内に第１のスイッチン
グ手段をオフさせると共に第２のスイッチング手段をオ
ンさせるようにしている。
【００３７】上記構成により、前記と同様に、第１及び
第２のスイッチング手段の両方が同時期にオンすること
がないので、貫通電流を完全に抑制することができ、消
費電力を低減することができる。また上記構成におい
て、第２のスイッチング手段がオンすると、連想メモリ
のスイッチング素子がオフしている場合にも、以前の比
較動作によって第１部分の電位レベルが所定値以下とな
っていれば、第２のスイッチング手段を境界としてプル
アップ手段側（第２部分）からスイッチング素子側（第
１部分）へチャージが分配される。第２のスイッチング
手段がオンするときには第１のスイッチング手段がオフ
するので、第２部分の電位レベルは低下することにな
る。また、上記以外にもリーク電流等によって第２部分
の電位レベルが低下する可能性がある。
【００３８】このため本発明では、スイッチング素子が
オフしている状態で前記第２のスイッチング手段がオン
した際のマッチ線の電位の低下を補正するレベル補正手
段を設けている。このレベル補正手段は例えばハーフラ
ッチ等により構成することができる。これにより、連想
メモリのスイッチング素子がオフしている状態で第２の
スイッチング手段をオンした際のマッチ線の電位を一定
とすることができる。
【００３９】なお、本発明の第２のスイッチング手段を
ＭＯＳＦＥＴで構成すれば、前記と同様に、マッチ線の
第１部分の電位の変化の振幅が小さくなり、連想メモリ
のスイッチング素子による消費電力を低減することがで
きると共に、比較結果を検知するための電位の変化を所
定値以上の振幅とすることができる。
【００４０】また本発明に係る連想メモリの制御回路で
は、連想メモリのスイッチング素子がマッチ線と電源と
の間に接続されており、マッチ線のスイッチング素子を
挟んで電源の反対側の部分と接地端との間に第１のスイ
ッチング手段が設けられており、連想メモリが比較結果
に応じてスイッチング素子をオン又はオフしている期間
又は比較前の準備期間内の一部の期間に第１のスイッチ
ング手段をオンさせるようにしたので、前記と同様に、
貫通電流が流れている期間が短くなり、消費電力を低減
できる。
【００４１】また本発明に係る連想メモリの制御回路で
は、スイッチング素子を挟んで電源の反対側にマッチ線
をプルダウンするプルダウン手段を設けると共に、プル
ダウン手段と電源との間のマッチ線上に第２のスイッチ
ング手段を設け、連想メモリが比較結果に応じてスイッ
チング素子をオン又はオフしている期間内の一部の期間
に第２のスイッチング手段をオンさせるようにしたの
で、貫通電流が流れている期間が短くなり、消費電力を
低減できる。
【００４２】また、プルダウン手段を、マッチ線のスイ
ッチング素子を挟んで電源の反対側の部分と接地端との
間に設けられた第１のスイッチング手段と、第２のスイ
ッチング手段がオンされる前の期間に第１のスイッチン
グ手段をオンさせる第１の制御手段とで構成すれば、貫
通電流を完全に抑制することができ、更に消費電力を低
減できる。また、プルダウン手段と連想メモリのスイッ
チング素子との間のマッチ線上に抵抗素子を設ければ、
第１部分の寄生容量の影響を受けることなく短時間で比
較結果が得られ、連想メモリを高速で動作させることが
可能となる。更に、第２のスイッチング手段をＭＯＳＦ
ＥＴで構成し、プルダウン手段とスイッチング素子との
間のマッチ線上に設ければ、検索結果としての電位の変
化の振幅が小さくなることなく、第１部分の電位の変化
の振幅のみを小さくすることができ、スイッチング素子
による消費電力を低減できる。
【００４３】また本発明に係る連想メモリの制御回路で
は、マッチ線のスイッチング素子を挟んで電源の反対側
の部分と電源接地端との間に設けられた第１のスイッチ
ング手段によりプルダウン手段を構成すると共に、プル
ダウン手段とスイッチング素子との間に第２のスイッチ
ング手段を設け、第３の制御手段では、第１のスイッチ
ング手段をオンさせると共に第２のスイッチング手段を
オフさせた後に、連想メモリが比較結果に応じてスイッ
チング素子をオン又はオフしている期間内に第１のスイ
ッチング手段をオフさせると共に第２のスイッチング手
段をオンさせ、更にスイッチング素子がオフしている状
態で第２のスイッチング手段がオンした際のマッチ線の
電位の上昇を補正するレベル補正手段を設けたので、貫
通電流を完全に抑制することができ、消費電力を低減で
きると共に、連想メモリのスイッチング素子がオフして
いる状態で第２のスイッチング手段をオンした際の電位
を一定とすることができる。
【００４４】また、第２のスイッチング手段をＭＯＳＦ
ＥＴで構成すれば、検索結果としての電位の変化の振幅
が小さくなることなく、第１部分の電位の変化の振幅の
みを小さくすることができ、連想メモリのスイッチング
素子による消費電力を低減できる。
【００４５】また本発明に係る連想メモリ装置では、デ
ータ入力端を介して比較データが入力されると、マッチ
線と接地端との間に設けられたスイッチング素子を、比
較データと記憶素子に記憶されているデータとの比較結
果に応じてオフ又はオンさせる連想メモリと、マッチ線
のスイッチング素子を挟んで接地端の反対側の部分と電
源との間に設けられた第１のスイッチング手段と、第１
のスイッチング手段を、連想メモリが比較結果に応じて
スイッチング素子をオン又はオフしている期間又は比較
前の準備期間内の一部の期間オンさせる第１の制御手段
と、から成るプルアップ手段と、を含んで構成したの
で、マッチ線を流れる貫通電流により消費される電力を
低減することができる。
【００４６】また本発明に係る連想メモリ装置では、デ
ータ入力端を介して比較データが入力されると、マッチ
線と接地端との間に設けられたスイッチング素子を、比
較データと記憶素子に記憶されているデータとの比較結
果に応じてオフ又はオンさせる連想メモリと、スイッチ
ング素子を挟んで接地端の反対側に設けられマッチ線を
プルアップするプルアップ手段と、プルアップ手段と接
地端との間のマッチ線上に設けられた第２のスイッチン
グ手段と、第２のスイッチング手段を、連想メモリが比
較結果に応じてスイッチング素子をオン又はオフしてい
る期間内の一部の期間オンさせる第２の制御手段と、を
含んで構成したので、マッチ線を流れる貫通電流により
消費される電力を低減することができる。
【００４７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００４８】〔第１実施例〕図１には本第１実施例に係
る、本発明が適用されたマイクロコンピュータ１０の構
成（一部）が示されている。マイクロコンピュータ１０
はＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６を備えており、
これらはアドレスバス、データバス、コントロールバス
等から成るバス１８を介して互いに接続されている。ま
たマイクロコンピュータ１０は本発明に係る検索装置２
０を備えており、この検索装置２０は検索装置２０の作
動を制御するコントローラ２２を介してバス１８に接続
されている。
【００４９】図２に示すように、検索装置２０は図２に
「○」で示す多数の連想メモリセル（単位セル）２８が
マトリクス状に配置されて構成された連想メモリセルア
レイ２６を備えている。連想メモリセルアレイ２６には
Ｍ＋１本のワード線WL0 〜WLM 、Ｍ＋１本のマッチ線MA
TCH0〜MATCHM、Ｎ＋１組のビット線対BL0,BL0'〜BLN,BL
N'が各々マトリクス状に配置されており、各連想メモリ
セル２８は、ワード線WL0 〜WLM の何れか、マッチ線MA
TCH0〜MATCHMの何れか及びビット線対BL0,BL0'〜BLN,BL
N'の何れかに各々接続されている。
【００５０】前記多数の連想メモリセル２８は各々同一
の構成とされている。図３に示すように、連想メモリセ
ル２８は互いの入力端と出力端とが接続された２個のＮ
ＯＴ回路３０、３２を備えている。このＮＯＴ回路３
０、３２のループによって１ビットのデータを記憶する
記憶回路（ＳＲＡＭ型）が構成されている。ＮＯＴ回路
３０の出力端はN-MOSFET３４のソースに、ＮＯＴ回路３
２の出力端は同じくN-MOSFET３６のソースに各々接続さ
れており、N-MOSFET３４、３６のゲートは各々ワード線
WLに接続されている。
【００５１】またN-MOSFET３４、３６のドレインは各々
ビット線BL,BL'に接続されている。連想メモリセル２８
に１ビットのデータを書き込む場合（後述する「書込
み」モード）には、ワード線WLはハイレベルとされ、ビ
ット線BLは書き込むデータＤに対応したレベル（Ｄが
「１」の場合はハイレベル、「０」の場合はローレベ
ル）とされ、ビット線BL' はビット線BLのレベルに対し
て反転したレベル（ビット線BLがハイレベルの場合はロ
ーレベル、ビット線BLがローレベルの場合はハイレベ
ル）とされる。これにより、N-MOSFET３４、３６がオン
し、ビット線対BL又はBL' を介して供給されたデータが
ＮＯＴ回路３０、３２のループに保持される。また、Ｎ
ＯＴ回路３０の出力端はN-MOSFET３８のゲートに、ＮＯ
Ｔ回路３２の出力端はN-MOSFET４０のゲートに各々接続
されている。なお、ＮＯＴ回路３２からはデータＤを反
転したデータ（Ｑ’）が出力され、ＮＯＴ回路３０から
はデータＱ’を反転したデータＱ（＝Ｄ）が出力され
る。N-MOSFET３８、４０のドレインは各々ビット線BL',
BLに接続されており、ソースは本発明のスイッチング素
子としてのN-MOSFET４２のゲートに接続されている。N-
MOSFET４２のドレインはマッチ線MATCH に接続され、ソ
ースは接地されている。
【００５２】なお本実施例では、同一のワード線及びマ
ッチ線に、一例として N+1個の連想メモリセル２８を接
続しており、同一のワード線及びマッチ線に接続された
複数の連想メモリセル２８（以下、これらを連想メモリ
セル列という）に N+1ビットのデータを記憶できるよう
になっている。また、連想メモリセルアレイ２６では連
想メモリセル列毎にアドレスが付与されている。また、
単一の連想メモリセル列を構成する各連想メモリセル２
８のＮＯＴ回路３０、３２のループは本発明の記憶素子
に対応している。
【００５３】一方、図２に示すように、検索装置２０は
タイミングコントローラ５０を備えている。検索装置２
０は動作モードとして、連想メモリセルアレイ２６にデ
ータを書き込む「書込み」モード、連想メモリセルアレ
イ２６に記憶されたデータに対して検索を行なう「検
索」モードが設けられている。タイミングコントローラ
５０はコントローラ２２に接続されており、前記動作モ
ードは、コントローラ２２からタイミングコントローラ
５０に各々入力される書込み指示WRITE 、検索指示SEAR
CHに応じて切り替わる。
【００５４】タイミングコントローラ５０にはコントロ
ーラ２２からシステムクロックCLOCK が入力され、シス
テムクロックCLOCK と同期した２つのクロック信号（ク
ロックWT-SR 、クロックWT）を２つの動作モードに応じ
て生成し出力する。クロックWTは「書込み」時にタイミ
ングコントローラ５０に接続されたアドレスデコーダ５
２に出力され、アドレスデコーダ５２を作動させる。ア
ドレスデコーダ５２はコントローラ２２に接続されてお
り、コントローラ２２からデータの書込みを行なう連想
メモリセル列のアドレス(W-ADDRESS) が指定される。ア
ドレスデコーダ５２にはワード線WL0 〜WLM が接続され
ており、指定されたアドレスに対応する連想メモリ列の
ワード線をハイレベルとする。
【００５５】タイミングコントローラ５０には書込みバ
ッファ５６が接続されており、クロックWT-SR は「書込
み」及び「検索」時に書込みバッファ５６に出力され
る。また書込みバッファ５６はコントローラ２２に接続
されており、コントーラ２２からデータ（書込みデータ
又は検索データ（本発明の比較データ))が入力され、入
力されたデータをバッファに一旦記憶する。書込みバッ
ファ５６にはビット線対BL0,BL0'〜BLN,BLN'が各々接続
されており、タイミングコントローラ５０から入力され
たクロックWT-SR に同期したタイミングで、前記一旦記
憶したデータの値に応じてビット線対BL0,BL0'〜BLN,BL
N'のレベルを変化させる（ビット線対を駆動する）。
【００５６】また、タイミングコントローラ５０は図４
（Ａ）に示すような信号生成回路５０Ａを内蔵してい
る。信号生成回路５０Ａは、入力端にシステムクロック
CLOCKが入力されるＮＯＴ回路７０を備えている。ＮＯ
Ｔ回路７０の出力端は２つに分岐されており、一方はＮ
ＯＴ回路７２の入力端に、他方はＮＡＮＤ回路７８の２
個の入力端の一方に接続されている。ＮＯＴ回路７２の
出力端はＮＯＴ回路７４の入力端に、ＮＯＴ回路７４の
出力端はＮＯＴ回路７６の入力端に順に接続されてお
り、ＮＯＴ回路７６の出力端はＮＡＮＤ回路７８の入力
端の他方に接続されている。信号生成回路５０Ａは「検
索」動作時に作動され、タイミング制御信号SRを出力す
る。
【００５７】またタイミングコントローラ５０には、本
発明に係る連想メモリの制御回路としてのＭ＋１個のマ
ッチ線コントローラ５８0 〜５８M が各々接続されてい
る。マッチ線コントローラ５８0 〜５８M は各々マッチ
線MATCH0〜MATCHMに接続されており各々同一の構成とさ
れている。マッチ線コントローラ５８0 〜５８M には、
「検索」動作時に信号生成回路５０Ａで生成されたタイ
ミング制御信号SRが各々入力される。
【００５８】図３に示すように、マッチ線コントローラ
５８は、ドレインがマッチ線MATCHに接続されたN-MOSFE
T６０を備えている。N-MOSFET６０のソースには、ソー
スが電源に接続されたP-MOSFET６２のドレインが接続さ
れている。N-MOSFET６０及びP-MOSFET６２のゲートはタ
イミングコントローラ５０に接続されており、前述のタ
イミング制御信号SRが入力される。なお、P-MOSFET６２
は第１のスイッチング手段に、N-MOSFET６０は第２のス
イッチング手段に、タイミングコントローラ５０の信号
生成回路５０Ａは第３の制御手段に各々対応している。
【００５９】またP-MOSFET６２のドレインにはＮＯＴ回
路６４の入力端が接続されている。ＮＯＴ回路６４の出
力端には、ソースが電源に接続されたP-MOSFET６６のゲ
ートが接続されており、P-MOSFET６６のドレインはＮＯ
Ｔ回路６４の入力端に接続されている。このＮＯＴ回路
６４及びP-MOSFET６６は本発明のレベル補正手段に対応
している。
【００６０】図２に示すように、マッチ線コントローラ
５８0 〜５８M の出力端（ＮＯＴ回路６４の出力端）は
アドレス出力回路６８に各々接続されている。アドレス
出力回路６８の出力端はコントローラ２２に接続されて
おり、「検索」動作時にマッチ線コントローラ５８0 〜
５８M の各々から出力された信号を所定のタイミングで
ラッチし、そのレベルに基づいてコントローラ２２から
書込みバッファ５６に入力された検索データと同一のデ
ータを記憶している連想メモリセル列を判断し、判断し
た連想メモリセル列のアドレスを、一致アドレスMATCH-
ADDRESS としてコントローラ２２へ出力する。
【００６１】次に本第１実施例の作用として「検索」モ
ードにおける検索処理を説明する。なお、このときには
連想メモリセルアレイ２６の各連想メモリセル２８に
は、既に被検索データが記憶されているものとする。
【００６２】検索処理では、コントローラ２２から検索
装置２０に検索指示SEARCH及びシステムクロックCLOCK
が入力されると共に、コントローラ２２から書込みバッ
ファ５６に長さ N+1ビットの被検索データが順に入力さ
れる。タイミングコントローラ５０では、システムクロ
ックCLOCK に基づいてクロックWT-SR 及びタイミング制
御信号SRを生成し、クロックWT-SR を書込みバッファ５
６に、タイミング制御信号SRをマッチ線コントローラ５
８に各々出力する。
【００６３】書込みバッファ５６ではクロックWT-SR に
同期したタイミングでビット線対を駆動するが、より詳
しくは図４（Ｂ）に示すように、システムクロックCLOC
K のパルスが立下がってから所定時間ｔB 経過した後に
所定の検索データに応じた駆動を開始し、システムクロ
ックCLOCK の１周期に相当する時間Ｔが経過する迄の間
はこの状態を継続する。この間に書込みバッファ５６に
は、コントローラ２２から次の検索データが入力され
る。「検索」時には、アドレスデコーダ５２は作動され
ずワード線WL0 〜WLM は何れもローレベルとされている
ので、検索データに応じて変化されたビット線対のレベ
ルが連想メモリセル２８に取り込まれる、すなわち連想
メモリセル２８に検索データが書き込まれることはな
い。
【００６４】一方、連想メモリセルアレイ２６の各連想
メモリセル２８では、ＮＯＴ回路３０から出力されるデ
ータＱが「１」（ハイレベル）であればN-MOSFET３８が
オンしており、ＮＯＴ回路３２から出力されるデータ
Ｑ’が「１」であればN-MOSFET４０がオンしている。従
って、書込みバッファ５６によるビット線対の駆動によ
って、ＮＯＴ回路３０、３２のループに保持されている
データＱ（Ｑ’）とビット線対BL,BL'を介して供給され
るデータＤ（Ｄ')とが一致している場合にはN-MOSFET４
２はオフし、不一致の場合にはN-MOSFET３８、４０のう
ちオンしている方のN-MOSFETのドレインからソースに電
流が流れ、N-MOSFET４２がオンする。
【００６５】このデータＱ（Ｑ’）とデータＤ（Ｄ')と
の比較結果に応じたN-MOSFET４２のオン又はオフは、図
４（Ｂ）にビット線対BL,BL'の線図に例として「一
致」、「不一致」、…として示すように、書込みバッフ
ァ５６が所定の検索データに応じてビット線対を駆動し
ている間継続される。
【００６６】一方、信号生成回路５０ＡのＮＡＮＤ回路
７８からは、図４（Ｂ）に示すように、システムクロッ
クCLOCK のパルスが立ち下がってからＮＯＴ回路７０に
おける遅延時間ｔ1 だけ経過した後にローレベルとな
り、ＮＯＴ回路７２、７４、７６の遅延時間の合計ｔ2
だけ経過した後にハイレベルとなるタイミング制御信号
SRが生成される。
【００６７】このタイミング制御信号SRがマッチ線コン
トローラ５８0 〜５８M （これらのマッチ線コントロー
ラの動作は同じであるので、以下では総称してマッチ線
コントローラ５８として説明する）に入力されると、ま
ずシステムクロックCLOCK が立ち下がって時間ｔ1 が経
過してした時点でタイミング制御信号SRがローレベルと
なることにより、P-MOSFET６２がオンすると共にN-MOSF
ET６０がオフする。これにより、N-MOSFET６０を境界と
してマッチ線のＮＯＴ回路６４側の部分（第２部分）チ
ャージされ、マッチ線の第２部分の電位ＶMATCHIは電源
電圧ＶDD迄プルアップされる。
【００６８】このタイミング制御信号SRがローレベルの
状態は時間ｔ2 が経過する迄の間継続するが、図４
（Ｂ）に示すように、この間に書込みバッファ５６によ
る所定の検索データに応じたビット線対BL,BL'の駆動が
開始され、前述のように各連想メモリセル２８のN-MOSF
ET４２が比較結果に応じてオン又はオフされる。タイミ
ング制御信号SRがローレベルとなってから時間ｔ2 が経
過すると、タイミング制御信号SRはハイレベルとなる。
これにより、P-MOSFET６２がオフすると共にN-MOSFET６
０がオンし、N-MOSFET６０を境界としてマッチ線の連想
メモリセル２８側の部分（第１部分）へ電流が流れる。
【００６９】ここで、連想メモリセル列を構成する複数
の連想メモリセル２８の各々で比較結果が「一致」であ
った場合（連想メモリセル列に記憶されているデータと
検索データとが一致していた場合）には、前記複数の連
想メモリセル２８のN-MOSFET６０が各々オフしているた
め、第１部分の電位ＶMATCH は、電源電圧ＶDDより若干
低い電圧レベル迄上昇する。なお、第１部分の電位Ｖ
MATCH が電源電圧ＶDDより低いのは、N-MOSFET６０の内
部抵抗による電圧降下Ｖtnがあるためであり、各連想メ
モリセル２８において比較結果が「一致」であった場合
の第１部分の電位ＶMATCH は、 ＶMATCH ＝ ＶDD − Ｖtn となる。
【００７０】また、連想メモリセル列を構成する複数の
連想メモリセル２８の何れかで比較結果が「不一致」で
あった場合には、比較結果が「不一致」となった連想メ
モリセル２８のN-MOSFET４２がオンしているため、N-MO
SFET６０がオンするとマッチ線の第２部分に蓄積されて
いた電荷が前記オンしているN-MOSFET４２を介して接地
端へ流れ、第１部分の電位ＶMATCH 及び第２部分の電位
ＶMATCHIは接地レベル迄低下される。前述のように、こ
のときにはP-MOSFET６２がオフしているので、P-MOSFET
６２を介して電源から接地端へ貫通電流が流れることは
なく、貫通電流によって無駄に電力が消費されることが
防止される。
【００７１】また、マッチ線の第１部分の電位ＶMATCH
は、連想メモリセル列に記憶されているデータが検索デ
ータと一致していれば（ＶDD−Ｖtn）に、不一致であれ
ば接地レベル（通常０Ｖ）とされるので、電位ＶMATCH
の変化の振幅はＶDD−Ｖtnである。このため、図２４に
示した従来方式におけるマッチ線の電位の変化の振幅Ｖ
DDと比較して小さいので、第１部分に存在するN-MOSFET
４２により消費される電力を低減することができる。
【００７２】ところで、N-MOSFET６０がオンする際のマ
ッチ線の第１部分の電位ＶMATCH は前回の比較結果に依
存し、前回の比較結果が「一致」であれば（ＶDD−
Ｖtn）、前回の比較結果が「不一致」であれば接地レベ
ルとなっている。ここで、第１部分の電位ＶMATCH が接
地レベルとなっていた場合には、マッチ線の第１部分と
第２部分との電位差が大きいので、N-MOSFET６０がオン
すると、今回の比較結果が一致であったとしても第２部
分の電位ＶMATCHIが低下する。しかしながら、本第１実
施例ではＮＯＴ回路６４及びP-MOSFET６６で構成される
ハーフラッチによってこの電位の低下を補正している。
【００７３】すなわち、マッチ線の第２部分の電位Ｖ
MATCHIがＮＯＴ回路６４の出力が反転するしきい値より
も高ければ、ＮＯＴ回路６４から出力される信号はロー
レベルを維持する。これによりP-MOSFET６６がオンし、
マッチ線の第２部分は電源電圧ＶDDにプルアップされ
る。また、今回の比較結果が「不一致」であれば、連想
メモリセル列を構成する複数の連想メモリセル２８の少
なくとも何れかのN-MOSFET４２がオンし、第２部分の電
位ＶMATCHI及び第１部分の電位ＶMATCH はＮＯＴ回路６
４のしきい値よりも低い接地レベルまで急速に低下され
るので、ＮＯＴ回路６４から出力される信号がハイレベ
ルとなり、P-MOSFET６６がオフされて第２部分のプルア
ップが停止される。これにより、P-MOSFET６６を介して
貫通電流が流れることも防止される。
【００７４】各連想メモリセル列では、記憶されたデー
タを書込みバッファ５６に順次入力されたデータと比較
し、比較結果に応じてN-MOSFET４２をオフ又はオンする
ことを繰り返し、マッチ線コントローラ５８0 〜５８M
は上述した動作を繰り返すことにより、比較結果を表す
信号（ＮＯＴ回路６４から出力される信号）をアドレス
出力回路６８へ各々出力する。
【００７５】アドレス出力回路６８では、マッチ線コン
トローラ５８0 〜５８M の各々から入力された信号のレ
ベルを判定する。そして、マッチ線コントローラ５８か
らの入力信号のレベルがローの連想メモリセル列が有れ
ば、該連想メモリセル列における比較結果が「一致」で
あると判断し、該連想メモリセル列のアドレスを一致ア
ドレスMATCH-ADDRESS としてコントローラ２２に出力す
る。なお、複数の連想メモリセル列で比較結果が「一
致」であった場合には、所定の基準に従って何れかの連
想メモリセル列を選択し（例えばアドレスが最も小さい
連想メモリ列を選択し）、選択した連想メモリセル列の
アドレスを出力する。
【００７６】なお、上記では比較結果が「一致」の場合
にマッチ線をハイレベルとし、比較結果が「不一致」の
場合にはマッチ線をローレベルとする連想メモリセル２
８を用いた場合を例に説明したが、比較結果が「一致」
の場合にマッチ線をローレベルにし、「不一致」の場合
にマッチ線をハイレベルにする連想メモリセル（以下、
この連想メモリセルを「逆極性の連想メモリセル」と称
する））に適用することも可能である。
【００７７】図５に示すように、逆極性の連想メモリセ
ル８０では、N-MOSFET３８、４０、４２に代えてP-MOSF
ET８２、８４、８６が設けられている。P-MOSFET８６は
ソースが電源に接続されており、マッチ線はドレインに
接続されている。P-MOSFET８６は連想メモリ８０に記憶
されているデータと書込みバッファ５６を介して入力さ
れた検索データとを比較した結果が「一致」の場合はオ
フされ、「不一致」の場合にはオンされてマッチ線を電
源電圧ＶDDまでプルアップするようになっている。
【００７８】この逆極性の連想メモリセル８０に接続さ
れるマッチ線コントローラ８８は、ソースがマッチ線に
接続されたP-MOSFET９０を備えている。P-MOSFET９０の
ドレインには、ソースが接地されたN-MOSFET９２のドレ
インが接続されている。P-MOSFET９０及びN-MOSFET９２
のゲートはタイミングコントローラ５０に接続されてお
り、前述のタイミング制御信号SRを反転したタイミング
制御信号SR’が入力される。また、N-MOSFET９２のドレ
インにはＮＯＴ回路９４の入力端が接続されている。Ｎ
ＯＴ回路９４の出力端には、ソースが接地されたN-MOSF
ET９６のゲートが接続されており、N-MOSFET９６のドレ
インはＮＯＴ回路９４の入力端に接続されている。
【００７９】なお、N-MOSFET９２は第１のスイッチング
手段に、P-MOSFET９０は第２のスイッチング手段に、タ
イミングコントローラは第３の制御手段に、ＮＯＴ回路
９４及びN-MOSFET９６はレベル補正手段に各々対応して
いる。このマッチ線コントローラ８８及び逆極性の連想
メモリセル８０は、比較結果に対するマッチ線のレベル
がマッチ線コントローラ５８及び連想メモリセル２８と
異なるものの、ほぼ同じように動作する。
【００８０】すなわち、タイミング制御信号SR’がハイ
レベルとなることにより、N-MOSFET９２がオンすると共
にP-MOSFET９０がオフする。これにより、P-MOSFET９０
を境界としてマッチ線のＮＯＴ回路９４側の部分（第２
部分）が接地レベルまでプルダウンされる。また、タイ
ミング制御信号SR’がハイレベルとなっている間に、書
込みバッファ５６により検索データに応じてビット線対
BL,BL'が駆動され、各連想メモリセル８０のP-MOSFET８
４が比較結果に応じてオン又はオフされ、P-MOSFET８４
がオンされた場合には、P-MOSFET９０を境界としてマッ
チ線の連想メモリ８０側の部分（第１部分）が電源電圧
ＶDDより若干低いレベルまでプルアップされる。
【００８１】その後、タイミング制御信号SRがローレベ
ルになると、N-MOSFET９２がオフすると共にP-MOSFET９
０がオンし、マッチ線の第２部分と第１部分とが導通さ
れる。ここで、連想メモリセル列を構成する複数の連想
メモリセル８０の何れかで比較結果が「不一致」であっ
た場合には、比較結果が「不一致」となった連想メモリ
セル８０のP-MOSFET８４がオンしているため、第２部分
の電位ＶMATCHIは、電源電圧ＶDD迄上昇する。
【００８２】また、連想メモリ列を構成する複数の連想
メモリセル８０の各々で比較結果が「一致」であった場
合には、P-MOSFET９０がオンしても第２部分の電位Ｖ
MATCHIはほぼ接地レベルを維持する。このときにはN-MO
SFET９２がオフしているので、N-MOSFET９２を介して電
源から接地端へ貫通電流が流れることはなく、貫通電流
によって無駄に電力が消費されることが防止される。な
お、P-MOSFET９０のしきい値電圧を−Ｖtpとすると、こ
のときのマッチ線の第１部分の電位は、接地レベルに対
し−Ｖtpだけ高くなる。従って、第１部分の電位Ｖ
MATCH の変化の振幅は（ＶDD〜−Ｖtp）であり、図２４
に示した従来の回路におけるマッチ線の電位の変化の振
幅ＶDDと比較して小さいので、第１部分に存在するP-MO
SFET８４による消費電力を低減することができる。
【００８３】また、マッチ線の第２部分の電位ＶMATCHI
がＮＯＴ回路９４の出力が反転するしきい値よりも低け
れば、ＮＯＴ回路９４から出力される信号はローレベル
を維持する。これによりN-MOSFET９６がオンし、第２部
分の電位ＶMATCHIは接地レベルにプルダウンされる。ま
た、比較結果が「不一致」であれば、連想メモリセル列
を構成する複数の連想メモリセル８０の少なくとも何れ
かのP-MOSFET８４がオンし、第１部分の電位ＶMATCH 及
び第２部分の電位ＶMATCHIは電源電圧ＶDDまでプルアッ
プされるので、ＮＯＴ回路９４から出力される信号がロ
ーレベルとなり、N-MOSFET９６がオフされて第２部分の
プルダウンが停止される。これにより、N-MOSFET９６を
介して貫通電流が流れることも防止される。
【００８４】なお、タイミングコントローラ５０に内蔵
される信号生成回路は、図４に示した構成に限定される
ものではない。例えば、コントローラ２２から書込みバ
ッファ５６に検索データが非同期で入力される等の場合
には、図１８（Ａ）に示すような信号生成回路５０Ｂを
用いてもよい。信号生成回路５０Ａは、ビット線信号BL
（ビット線BLの電圧レベル）が入力される入力端を備え
ており、この入力端には、ＮＯＲ回路１２６の２個の入
力端の一方、ＮＯＴ回路１２０の入力端、及びＡＮＤ回
路１２８の２個の入力端の一方が各々接続されている。
【００８５】ＮＯＴ回路１２０の出力端はＮＯＴ回路１
２２の入力端に接続されており、ＮＯＴ回路１２２の出
力端はＮＯＴ回路１２４の入力端に、ＮＯＴ回路１２４
の出力端はＮＯＲ回路１２６の２個の入力端の他方、及
びＡＮＤ回路１２８の２個の入力端の他方が各々接続さ
れている。 また、ＮＯＲ回路１２６の出力端はＮＯＲ
回路１３０の２個の入力端の一方に接続されており、Ａ
ＮＤ回路１２８の出力端はＮＯＲ回路１３０の２個の入
力端の他方に接続されている。ＮＯＲ回路１３０の出力
端からタイミング制御信号SRが出力される。
【００８６】上記構成により、図１８（Ａ）に示すよう
に、ビット線信号BLのレベルが変化してから、ＮＯＴ回
路１２０、１２２、１２４の各々における信号遅延時間
の合計ｔ3 が経過するまでの間はハイレベルでその後に
ローレベルとなり、その後ハイレベルに戻るタイミング
制御信号SRが生成される。このタイミング制御信号SRを
用いた場合、図１８（Ｂ）に示すように比較結果が「不
一致」のときにマッチ線の不要なチャージ、ディスチャ
ージが発生するが、アドレス出力回路６８でタイミング
制御信号SRがハイレベルに戻った後に信号をラッチする
ようにすれば、動作上の問題が生ずることはない。
【００８７】但し、消費電力等の点を考慮すると、図４
に示したように、タイミングコントローラ５０に入力さ
れる、ビット線BLを駆動するための信号を遅延回路によ
って遅延させて書込みバッファ５６に信号WT-SR として
入力する等により、タイミング制御信号SRがローレベル
（タイミング制御信号SR’ではハイレベル）の間に、新
たな検索データに応じてビット線対BL,BL'が駆動される
ことが望ましい。
【００８８】〔第２実施例〕次に本発明の第２実施例に
ついて説明する。なお、第１実施例と同一の部分には同
一の符号を付し、説明を省略する。図６に示すように、
本第２実施例に係るマッチ線コントローラ１００Ａで
は、図３に示したマッチ線コントローラ５８に対し、N-
MOSFET６０が連想メモリセル２８のN-MOSFET４２のソー
スと接地端との間に設けられている。
【００８９】マッチ線コントローラ１００Ａでは、タイ
ミング制御信号SRがローレベルになりP-MOSFET６２がオ
ンすると共にN-MOSFET６０がオフすると、マッチ線のＮ
ＯＴ回路６４の入力端とN-MOSFET６０のドレインの間の
部分が電源電圧ＶDDにプルアップされる。そして、タイ
ミング制御信号SRがハイレベルになりP-MOSFET６２がオ
フすると共にN-MOSFET６０がオンすると、検索結果が
「一致」であればN-MOSFET４２がオフされているので、
マッチ線のＮＯＴ回路６４の入力端とN-MOSFET４２のド
レインとの間の部分の電位はＶDDに維持され、ＮＯＴ回
路６４から出力される信号がハイレベルとなる。また、
検索結果が「不一致」であればN-MOSFET４２がオンされ
ているので、マッチ線全体が接地レベルまで低下され
る。このときP-MOSFET６２はオフしているので、P-MOSF
ET６２を介して電源から接地端へ貫通電流が流れること
が防止される。
【００９０】なお、上述したマッチ線コントローラ１０
０Ａでは、各連想メモリセル２８にN-MOSFET６０を設け
る必要があるので、第１実施例のマッチ線コントローラ
５８と比較して回路を構成する素子数が多くなり、集積
回路化する際の集積度は若干低下する。
【００９１】また、マッチ線の電位が０〜ＶDDの間で変
化するので、第１実施例のマッチ線コントローラ５８と
比較して消費電力が若干増加する。また、マッチ線には
N+1個の連想メモリのN-MOSFET６０が接続されているの
で寄生容量が大きく、前回の比較結果が「不一致」で今
回の比較結果が一致となった場合のマッチ線の電位レベ
ルの上昇速度は低速となる。これを改善するためには、
P-MOSFET６２のドレインと連想メモリセル２８のN-MOSF
ET４２のドレインとの間のマッチ線上（例えば図６に示
す点Ｐ1 の位置）に、常時オンするように接続されたMO
SFET（以下、これを電圧降下素子という）を配置するこ
とが好ましい。
【００９２】これにより、電圧降下素子を境界としてマ
ッチ線の連想メモリセル２８側の部分の電位は、電圧降
下素子がN-MOSFETの場合には（ＶDD−Ｖtn）〜０の間で
変化し、電圧降下素子がP-MOSFETの場合にはＶDD〜−Ｖ
tpの間で変化することになり、電位の変化の振幅が小さ
くなるので、消費電力を低減することができる。またMO
SFETの内部抵抗により、MOSFETを境界としてマッチ線の
連想メモリセル２８側の部分の寄生容量が、電圧降下素
子を境界としてＮＯＴ回路６４側の部分からプルアップ
手段側の部分から見えなくなり、MOSFETを境界としてＮ
ＯＴ回路６４側の部分のプルアップが速くなる。
【００９３】また、上述した電圧降下素子に代えて一般
的な電気抵抗素子等を用いた場合には、前述の連想メモ
リセル２８側の部分の電位の変化の振幅は小さくはなら
ないが、マッチ線のＮＯＴ回路６４側の部分のプルアッ
プが速くなるという効果は得られる。
【００９４】なお、図５の逆極性の連想メモリセル８０
に接続されたマッチ線コントローラ８８において、P-MO
SFET９０をマッチ線コントローラ１００ＡのN-MOSFET６
０と同様の位置に配置することも可能である（図７参
照）。すなわち、図７に示したマッチ線コントローラ１
００Ｂでは、P-MOSFET９０を連想メモリセル８０のP-MO
SFET８６のソースと電源との間に設けている。
【００９５】この構成においても、貫通電流を防止する
ことができる。また、常時オンするように接続されたMO
SFETをN-MOSFET９２のドレインと連想メモリセル８０の
P-MOSFET８６のドレインとの間のマッチ線上（例えば図
７に示す点Ｐ2 の位置）に設ければ、MOSFETを境界とし
てマッチ線の連想メモリセル８０側の第１部分の電位の
変化の振幅が小さくなり、消費電力を低減することがで
きる。
【００９６】〔第３実施例〕次に本発明の第３実施例に
ついて説明する。なお、第１及び第２実施例と同一の部
分には同一の符号を付し、説明を省略する。図８に示す
ように、本第３実施例に係るマッチ線コントローラ１０
２Ａでは、図３に示したマッチ線コントローラ５８に対
し、P-MOSFET６２のゲートが接地されており、タイミン
グ制御信号SRはN-MOSFET６０のゲートにのみ入力される
ようになっている。
【００９７】マッチ線コントローラ１０２Ａでは、P-MO
SFET６２が常にオンしているので、N-MOSFET６０を境界
としてマッチ線のＮＯＴ回路６４側の第２部分の電位Ｖ
MATC HIは常にＶDDにプルアップされている。そしてタイ
ミング制御信号SRがハイレベルとなりN-MOSFET６０がオ
ンすると、連想メモリセル列の各連想メモリセル２８の
N-MOSFET４２が各々オフしていれば、N-MOSFET６０を境
界としてマッチ線の連想メモリセル２８側の電位Ｖ
MATCH は（ＶDD−Ｖtn）にプルアップされる。またN-MO
SFET６０がオンしたときに、連想メモリセル列の何れか
の連想メモリセル２８のN-MOSFET４２がオンしていた場
合には、電位ＶMATCH 、ＶMATCHIは接地レベルまで低下
されるが、このときP-MOSFET６２を介して貫通電流が流
れることになる。
【００９８】このため、本第３実施例のタイミング制御
信号SR（図９参照）は、図４に示したタイミング制御信
号SRと比較して、連想メモリセル２８が検索結果に応じ
てN-MOSFET４２をオン又はオフしている期間内の一部の
期間にのみハイレベルとなっている点は同じであるが、
ハイレベルとなっている期間を短くしている。これによ
り貫通電流が流れる期間が短くなり、貫通電流により無
駄に消費される電力が低減される。また、電位ＶMATCH
は（ＶDD−Ｖtn）〜０の間で変化するので、従来と比較
して変化の振幅が小さく、この点からも消費電力が低減
される。
【００９９】なお、前回の比較結果が「不一致」であっ
た場合には、N-MOSFET６０がオンするときに電位Ｖ
MATCH が接地レベルにまで低下しているので、電位Ｖ
MATCH がプルアップされて安定した状態となるまでに多
少時間がかかる。このため、アドレス出力回路６８によ
るマッチ線コントローラ１０２Ａから出力された信号の
ラッチは、図９にも示すように、タイミング制御信号SR
がハイレベルとなってから所定時間経過した時点で行
う。図９では一例として、システムクロックCLOCK のパ
ルスの立ち下がりと同期してアドレス出力回路６８でラ
ッチを行う例を示している。
【０１００】なお、図５の逆極性の連想メモリセル８０
に接続されたマッチ線コントローラ８８において、上記
と同様に、N-MOSFET９２を常にオン状態とし、タイミン
グ制御信号SR’をP-MOSFET９０のゲートのみに入力する
ようにしてマッチ線コントローラ１０２Ｂを構成しても
よい（図１０参照）。タイミング制御信号SR’として
は、図９に示したタイミング制御信号SRを反転した信号
を用いることができる。この構成においても、貫通電流
が流れている期間を短くすることができ、貫通電流によ
り無駄に消費される電力を低減することができる。
【０１０１】また、図８に示した回路において、N-MOSF
ET６０を連想メモリセル２８のソースと接地端との間に
設けるようにしてもよい（図１１参照）。また同様に、
図１０に示した回路において、P-MOSFET９０を連想メモ
リセル８０のP-MOSFET８６のソースと電源との間に設け
るようにしてもよい（図１２参照）。この場合にも貫通
電流が流れている期間を短くすることができ、貫通電流
により無駄に消費される電力を低減することができる。
【０１０２】なお、図１１、１２に示した回路では、電
位ＶMATCH がＶDD〜０の間で変化するので振幅が大きい
が、図１１の点Ｐ1 、図１２の点Ｐ2 の位置等に電圧降
下素子を設ければ、この電圧降下素子を境界として連想
メモリセル２８側の電位ＶMA TCH の振幅を小さくするこ
とができ、消費電力が低減される。更に電圧降下素子の
内部抵抗により電位ＶMATCHIの変化速度が電位ＶMATCH
の変化速度よりも高速となるので好ましい。
【０１０３】〔第４実施例〕次に本発明の第４実施例を
説明する。なお、第１〜第３実施例と同一の部分には同
一の符号を付し、説明を省略する。図１３に示すよう
に、本第４実施例に係るマッチ線コントローラ１０６Ａ
では、図３に示したマッチ線コントローラ５８に対しN-
MOSFET６０及びP-MOSFET６６が省略されており、タイミ
ング制御信号SRはP-MOSFET６２のゲートにのみ入力され
るようになっている。
【０１０４】本第４実施例に係るマッチ線コントローラ
１０６Ａでは、マッチ線の電位ＶMA TCH は、タイミング
制御信号SRがローレベルとなりP-MOSFET６２がオンした
ときに、連想メモリセル列における比較結果に応じたレ
ベルに変化する。すなわち、連想メモリセル列における
比較結果が「一致」でありN-MOSFET４２がオフしていた
場合には、P-MOSFET６２がオンされるとＶMATCH の電位
が電源電圧ＶDDまで上昇される。また連想メモリセル列
における比較結果が「不一致」であり何れかの連想メモ
リセル２８のN-MOSFET４２がオンしていた場合には、電
位ＶMATCH は接地レベルまで低下されるが、このときP-
MOSFET６２を介して貫通電流が流れることになる。
【０１０５】このため、本第４実施例では先に説明した
第３実施例のタイミング制御信号SR（図９参照）を反転
した信号を用い、ローレベルとなっている期間（P-MOSF
ET６２がオンしている期間）を短くしている（図１４参
照）。これにより貫通電流が流れる期間が短くなり、貫
通電流により無駄に消費される電力が低減される。
【０１０６】なお、前回の比較結果が「不一致」であっ
た場合には、P-MOSFET６２がオンするときに電位Ｖ
MATCH が接地レベルにまで低下しているので、電位Ｖ
MATCH がプルアップされて安定した状態となるまでに多
少時間がかかる。このため、アドレス出力回路６８によ
るマッチ線コントローラ１０６Ａから出力された信号の
ラッチは、図１４にも示すように、タイミング制御信号
SRがローレベルとなってから所定時間経過した時点で行
う。図１４では一例として、システムクロックCLOCKの
パルスの立ち下がりと同期してアドレス出力回路６８で
ラッチを行う例を示している。
【０１０７】なお、図５の逆極性の連想メモリセル８０
に接続されたマッチ線コントローラ８８において、上記
と同様に、P-MOSFET９０及びN-MOSFET９６を省略し、タ
イミング制御信号SR’をN-MOSFET９２のゲートにのみ入
力するようにしてマッチ線コントローラ１０６Ｂを構成
してもよい（図１５参照）。なお、タイミング制御信号
SR’としては、図１４に示したタイミング制御信号SRを
反転した信号を用いることができる。この構成において
も、貫通電流が流れている期間を短くすることができ、
貫通電流により無駄に消費される電力を低減することが
できる。
【０１０８】また、図１３、１４に示した回路では、電
位ＶMATCH がＶDD〜０の間で変化するので振幅が大きい
が、図１３に示した回路ではP-MOSFET６２のドレインと
連想メモリ２８のN-MOSFET４２のドレインとの間に、図
１４に示した回路ではN-MOSFET９２のドレインと連想メ
モリ２８のP-MOSFET８６のドレインとの間に、電圧降下
素子を設けることが好ましい。一例として、図１３の回
路の上述した位置に抵抗素子として常時オンしているN-
MOSFET６０を設けたマッチ線コントローラ１０８Ａを図
１６に示し、図１４の回路の上述した位置に抵抗素子と
して常時オンしているP-MOSFET９０を設けたマッチ線コ
ントローラ１０８Ｂを図１７に示す。上記により、Ｖ
MATCH の振幅が小さくなるので消費電力が低減されると
共に、電位ＶMATCHIの変化速度が電位ＶMATCH の変化速
度よりも高速となる。
【０１０９】〔実験結果の説明〕次に、従来の回路（図
２４参照）及び図３に示したマッチ線コントローラ５８
を用いて検索動作におけるマッチ線の電位の推移、マッ
チ線を流れる電流の推移をシミュレーションする実験を
行った結果について説明する。
【０１１０】従来の回路に対し、図１９は電源電圧を3.
6V、周囲温度を０℃、プロセスパラメータ（回路を構成
する各トランジスタのばらつきを表すパラメータ）を最
良とした最良条件、図２０は電源電圧を3.0V、周囲温度
を 100℃、プロセスパラメータを最悪とした最悪条件の
ときの、ビット線電位の変化に対するマッチ線の電位Ｖ
MATCH 及びＮＯＴ回路２０２から出力される信号の電圧
レベルの変化Ｖを示している。なお、図１９及び図２０
では、ビット線対を介して入力された検索データに対
し、比較結果が「不一致」「一致」「不一致」と推移し
たものと仮定している。
【０１１１】図１９より明らかなように、従来方式では
比較結果が「一致」から「不一致」に変化したときのマ
ッチ線電位ＶMATCH の変化速度は比較的速いが、比較結
果が「不一致」から「一致」となったときのマッチ線電
位ＶMATCH は、最良条件であっても緩やかである。これ
は、比較結果が「不一致」となったときに流れる貫通電
流をある程度抑制するために、P-MOSFET２０４の内部抵
抗をある程度大きくしているためである。この現象は図
２０に示した最悪条件では更に顕著となり、Ｖ MATCH は
小さな傾きで徐々に増加している。これに伴い、ＮＯＴ
回路２０２の出力信号のレベルの反転する時期もかなり
遅くなっている。これは、従来の回路では、製造誤差や
周囲環境の変化等を考慮すると、比較動作の周期をあま
り短くすることができず、検索動作を高速で行うことが
できないことを意味している。
【０１１２】これに対し、同じ条件で本発明に係る図３
の回路に対しシミュレーションを行った結果を図２１、
２２に示す。図２１に示すように、本発明に係る回路で
は、タイミング制御信号SRがローレベルになると同時
に、コントローラ側のマッチ線電位ＶMATCHIが急峻に立
ち上がって電源電圧ＶDDに達しており、これに伴いＮＯ
Ｔ回路６４から出力される信号も瞬時に反転している。
これは、図２２に示す最悪ケースにおいてもほぼ同様で
ある。なお、このときにはＮＯＴ回路６４から出力され
る信号のレベルは比較結果と無関係であるが、電位Ｖ
MATCHIの変化が速いのでタイミング制御信号SRをローレ
ベルとしている期間を短くし、比較結果を早期にＮＯＴ
回路６４から出力される信号のレベルに反映させる可能
である。これにより、結果的に従来方式よりも検索動作
を非常に高速で行うことができる。
【０１１３】タイミング制御信号SRがハイレベルに戻
り、N-MOSFET６０がオンするとマッチ線の連想メモリセ
ル２８側の部分にチャージが分配され、コントローラ側
のマッチ線電位ＶMATCHIは一旦落ち込むが、ＮＯＴ回路
６４及びP-MOSFET６６から成るハーフラッチによってレ
ベルが補正され、元のレベル迄回復されていることが明
らかである。また、N-MOSFET６０がオンしても連想メモ
リ側のマッチ線電位ＶMA TCH はＶDD−Ｖtn（ＶtnはN-MO
SFET６０による電圧降下分）以上は上昇しておらず、マ
ッチ線電位ＶMATCH の変化の振幅が小さく抑えられてい
るので、これにより消費電力が低減されることが理解で
きる。
【０１１４】また、図２３の（Ａ）は前記と同じ最良条
件、（Ｂ）には前記と同じ最悪条件のときにマッチ線を
流れる電流を示している。図２３より明らかなように、
比較結果が「不一致」となったときにマッチ線を流れる
放電電流の大きさは従来方式、本発明に係る回路共に同
じである。しかしながら、本発明に係る回路では「不一
致」の際の放電電流以外はマッチ線を電流が流れないの
に対し、従来方式では放電した後も定常的に貫通電流が
流れている。この貫通電流の大きさは、本願発明者が行
ったシミュレーションによればマッチ線１本当たり 300
μＡ程度であるが、連想メモリセルアレイには多数本の
マッチ線が設けられているので、連想メモリセルアレイ
全体では膨大な電流となる。本発明ではこの貫通電流を
阻止できるので、消費電力が大幅に低減されることが明
らかである。
【０１１５】なお、上記では各種スイッチング手段とし
てMOSFETを用いた場合を例に説明したが、本発明はこれ
に限定されるものではなく、バイポーラトランジスタや
ＦＥＴ等のスイッチング素子を適用することができる。
【０１１６】
【発明の効果】本発明は、マッチ線のスイッチング素子
を挟んで接地端の反対側の部分と電源との間に第１のス
イッチング手段を設け、第１のスイッチング手段を、連
想メモリが比較結果に応じてスイッチング素子をオン又
はオフしている期間又は比較前の準備期間内の一部の期
間オンさせるようにしたので、貫通電流が流れている期
間が短くなり、消費電力を低減できる、という効果が得
られる。
【０１１７】また本発明は、スイッチング素子を挟んで
接地端の反対側にマッチ線をプルアップするプルアップ
手段を設けると共に、プルアップ手段と接地端との間の
マッチ線上に第２のスイッチング手段と設け、第２のス
イッチング手段を、連想メモリが比較結果に応じてスイ
ッチング素子をオン又はオフしている期間内の一部の期
間オンさせるようにしたので、貫通電流が流れている期
間が短くなり、消費電力を低減できる、という効果が得
られる。
【０１１８】また、上記において、プルアップ手段を、
マッチ線のスイッチング素子を挟んで接地端の反対側の
部分と電源との間に設けられた第１のスイッチング手段
と、第１のスイッチング手段を、前記第２のスイッチン
グ手段がオンされる前の所定期間オンさせる第１の制御
手段と、で構成すれば、貫通電流を完全に抑制すること
ができ、更に消費電力を低減できる、という効果が得ら
れる。
【０１１９】また、プルアップ手段と連想メモリのスイ
ッチング素子との間のマッチ線上に抵抗素子を設けれ
ば、該抵抗素子を境界としてプルアップ手段側の電位の
変化を高速とすることができる、という効果が得られ
る。
【０１２０】また、上記において、第３の制御手段によ
り、第１のスイッチング手段をオンさせると共に第２の
スイッチング手段をオフさせた後に、連想メモリが比較
結果に応じてスイッチング素子をオン又はオフしている
期間内に第１のスイッチング手段をオフさせると共に第
２のスイッチング手段をオンさせ、スイッチング素子が
オフしている状態で第２のスイッチング手段がオンした
際のマッチ線の電位の低下を補正するレベル補正手段を
設ければ、貫通電流を完全に抑制することができ、消費
電力を低減できると共に、連想メモリのスイッチング素
子がオフしている状態で第２のスイッチング手段をオン
した際の出力信号の電圧レベルを一定とすることができ
る、という効果が得られる。
【０１２１】また、第２のスイッチング手段をＭＯＳＦ
ＥＴで構成し、プルアップ手段とスイッチング素子との
間のマッチ線上に設ければ、検索結果としての電位の変
化の振幅が小さくなることなく、抵抗素子と接地端との
間の部分の電位の変化の振幅のみを小さくすることがで
き、連想メモリのスイッチング素子による消費電力を低
減できる、という効果が得られる。
【図面の簡単な説明】
【図１】マイクロコンピュータの概略構成を示すブロッ
ク図である。
【図２】検索装置の概略構成を示すブロック図である。
【図３】連想メモリセル及び第１実施例に係るマッチ線
コントローラを示す回路図である。
【図４】（Ａ）は信号生成回路の一例を示す回路図、
（Ｂ）はタイミング制御信号、マッチ線電位ＶMATCHI等
の変化を示すタイミングチャートである。
【図５】逆極性の連想メモリセル及びこの連想メモリセ
ルに接続されるマッチ線コントローラの一例を示す回路
図である。
【図６】第２実施例に係るマッチ線コントローラを示す
回路図である。
【図７】逆極性の連想メモリセルに接続されるマッチ線
コントローラの他の例を示す回路図である。
【図８】第３実施例に係るマッチ線コントローラを示す
回路図である。
【図９】図８の回路におけるタイミング制御信号、マッ
チ線電位ＶMATCHIの変化、信号のラッチタイミング等を
示すタイミングチャートである。
【図１０】逆極性の連想メモリセルに接続されるマッチ
線コントローラの他の例を示す回路図である。
【図１１】マッチ線コントローラの他の例を示す回路図
である。
【図１２】逆極性の連想メモリセルに接続されるマッチ
線コントローラの他の例を示す回路図である。
【図１３】第４実施例に係るマッチ線コントローラを示
す回路図である。
【図１４】図１３の回路におけるタイミング制御信号、
マッチ線電位ＶMATCHIの変化、信号のラッチタイミング
等を示すタイミングチャートである。
【図１５】逆極性の連想メモリセルに接続されるマッチ
線コントローラの他の例を示す回路図である。
【図１６】図１３の回路に抵抗素子としてN-MOSFETを設
けた回路を示す回路図である。
【図１７】図１３の回路に抵抗素子としてP-MOSFETを設
けた回路を示す回路図である。
【図１８】（Ａ）は信号生成回路の一例を示す回路図、
（Ｂ）はタイミング制御信号、マッチ線電位ＶMATCHI等
の変化を示すタイミングチャートである。
【図１９】従来方式において最良条件のときのマッチ線
電位ＶMATCH 、出力信号の電圧レベルＶをシミュレーシ
ョンした結果を示す線図である。
【図２０】従来方式において最悪条件のときのマッチ線
電位ＶMATCH 、出力信号の電圧レベルＶをシミュレーシ
ョンした結果を示す線図である。
【図２１】図３の回路において最良条件のときのマッチ
線電位ＶMATCH ＶMATCHI、出力信号の電圧レベルＶをシ
ミュレーションした結果を示す線図である。
【図２２】図３の回路において最悪条件のときのマッチ
線電位ＶMATCH ＶMATCHI、出力信号の電圧レベルＶをシ
ミュレーションした結果を示す線図である。
【図２３】従来方式及び図３の回路において、（Ａ）は
最良条件、（Ｂ）は最悪条件のときにマッチ線を流れる
電流をシミュレーションした結果を示す線図である。
【図２４】従来のマッチ線コントローラの構成を示す回
路図である。
【符号の説明】
２８ 連想メモリセル ４２ N-MOSFET ５０ タイミングコントローラ ５０Ａ 信号生成回路 ５８ マッチ線コントローラ ６０ N-MOSFET ６２ P-MOSFET ６４ ＮＯＴ回路 ６６ P-MOSFET ８０ 連想メモリセル ８６ P-MOSFET ８８ マッチ線コントローラ ９０ P-MOSFET ９２ N-MOSFET ９４ ＮＯＴ回路 ９６ N-MOSFET １００ マッチ線コントローラ １０２ マッチ線コントローラ １０４ マッチ線コントローラ １０６ マッチ線コントローラ １０８ マッチ線コントローラ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 記憶素子と、データ入力端と、マッチ線
    と接地端との間に設けられたスイッチング素子と、を備
    え、前記データ入力端を介して比較データが入力される
    と、該比較データと前記記憶素子に記憶されているデー
    タとの比較結果に応じて前記スイッチング素子をオフ又
    はオンさせる連想メモリに接続される連想メモリの制御
    回路であって、 前記マッチ線の前記スイッチング素子を挟んで前記接地
    端の反対側の部分と電源との間に設けられた第１のスイ
    ッチング手段と、 前記第１のスイッチング手段を、前記連想メモリが比較
    結果に応じてスイッチング素子をオン又はオフしている
    期間又は比較前の準備期間内の一部の期間オンさせる第
    １の制御手段と、 から成るプルアップ手段を備えた、 ことを特徴とする連想メモリの制御回路。
  2. 【請求項２】 記憶素子と、データ入力端と、マッチ線
    と接地端との間に設けられたスイッチング素子と、を備
    え、前記データ入力端を介して比較データが入力される
    と、該比較データと前記記憶素子に記憶されているデー
    タとの比較結果に応じて前記スイッチング素子をオフ又
    はオンさせる連想メモリに接続される連想メモリの制御
    回路であって、 前記スイッチング素子を挟んで前記接地端の反対側に設
    けられ前記マッチ線をプルアップするプルアップ手段
    と、 前記プルアップ手段と接地端との間のマッチ線上に設け
    られた第２のスイッチング手段と、 前記第２のスイッチング手段を、前記連想メモリが比較
    結果に応じてスイッチング素子をオン又はオフしている
    期間内の一部の期間オンさせる第２の制御手段と、 を備えたことを特徴とする連想メモリの制御回路。
  3. 【請求項３】 前記プルアップ手段は、 前記マッチ線の前記スイッチング素子を挟んで前記接地
    端の反対側の部分と電源との間に設けられた第１のスイ
    ッチング手段と、 前記第１のスイッチング手段を、前記第２のスイッチン
    グ手段がオンされる前の所定期間オンさせる第１の制御
    手段と、 を備えていることを特徴とする請求項２記載の連想メモ
    リの制御回路。
  4. 【請求項４】 前記プルアップ手段と前記連想メモリの
    スイッチング素子との間のマッチ線上に抵抗素子を更に
    設けた、 ことを特徴とする請求項１乃至請求項３の何れか１項記
    載の連想メモリの制御回路。
  5. 【請求項５】 前記第２のスイッチング手段をＭＯＳＦ
    ＥＴで構成し、前記プルアップ手段と前記スイッチング
    素子との間のマッチ線上に設けた、 ことを特徴とする請求項２又は請求項３記載の連想メモ
    リの制御回路。
  6. 【請求項６】 記憶素子と、データ入力端と、マッチ線
    と接地端との間に設けられたスイッチング素子と、を備
    え、前記データ入力端を介して比較データが入力される
    と、該比較データと前記記憶素子に記憶されているデー
    タとの比較結果に応じて前記スイッチング素子をオフ又
    はオンさせる連想メモリに接続される連想メモリの制御
    回路であって、 前記マッチ線の前記スイッチング素子を挟んで前記接地
    端の反対側の部分と電源との間に設けられた第１のスイ
    ッチング手段を備えたプルアップ手段と、 前記プルアップ手段と前記スイッチング素子との間のマ
    ッチ線上に設けられた第２のスイッチング手段と、 前記第１のスイッチング手段をオンさせると共に前記第
    ２のスイッチング手段をオフさせた後に、前記連想メモ
    リが比較結果に応じてスイッチング素子をオン又はオフ
    している期間内に第１のスイッチング手段をオフさせる
    と共に第２のスイッチング手段をオンさせる第３の制御
    手段と、 スイッチング素子がオフしている状態で第２のスイッチ
    ング手段がオンした際のマッチ線の電位の低下を補正す
    るレベル補正手段と、 を備えたことを特徴とする連想メモリの制御回路。
  7. 【請求項７】 前記第２のスイッチング手段をＭＯＳＦ
    ＥＴで構成したことを特徴とする請求項６記載の連想メ
    モリの制御回路。
  8. 【請求項８】 記憶素子と、データ入力端と、マッチ線
    と電源との間に設けられたスイッチング素子と、を備
    え、前記データ入力端を介して比較データが入力される
    と、該比較データと前記記憶素子に記憶されているデー
    タとの比較結果に応じて前記スイッチング素子をオフ又
    はオンさせる連想メモリに接続される連想メモリの制御
    回路であって、 前記マッチ線の前記スイッチング素子を挟んで前記電源
    の反対側の部分と接地端との間に設けられた第１のスイ
    ッチング手段と、 前記第１のスイッチング手段を、前記連想メモリが比較
    結果に応じてスイッチング素子をオン又はオフしている
    期間又は比較前の準備期間内の一部の期間オンさせる第
    １の制御手段と、 から成るプルダウン手段を備えたことを特徴とする連想
    メモリの制御回路。
  9. 【請求項９】 記憶素子と、データ入力端と、マッチ線
    と電源との間に設けられたスイッチング素子と、を備
    え、前記データ入力端を介して比較データが入力される
    と、該比較データと前記記憶素子に記憶されているデー
    タとの比較結果に応じて前記スイッチング素子をオフ又
    はオンさせる連想メモリに接続される連想メモリの制御
    回路であって、 前記スイッチング素子を挟んで電源の反対側に設けられ
    前記マッチ線をプルダウンするプルダウン手段と、 前記プルダウン手段と前記電源との間のマッチ線上に設
    けられた第２のスイッチング手段と、 前記第２のスイッチング手段を、前記連想メモリが比較
    結果に応じてスイッチング素子をオン又はオフしている
    期間内の一部の期間オンさせる第２の制御手段と、 を備えたことを特徴とする連想メモリの制御回路。
  10. 【請求項１０】 記憶素子と、データ入力端と、マッチ
    線と電源との間に設けられたスイッチング素子と、を備
    え、前記データ入力端を介して比較データが入力される
    と、該比較データと前記記憶素子に記憶されているデー
    タとの比較結果に応じて前記スイッチング素子をオフ又
    はオンさせる連想メモリに接続される連想メモリの制御
    回路であって、 前記マッチ線の前記スイッチング素子を挟んで電源の反
    対側の部分と電源接地端との間に設けられた第１のスイ
    ッチング手段を備えたプルダウン手段と、 前記プルダウン手段と前記スイッチング素子との間に設
    けられた第２のスイッチング手段と、 第１のスイッチング手段をオンさせると共に第２のスイ
    ッチング手段をオフさせた後に、前記連想メモリが比較
    結果に応じてスイッチング素子をオン又はオフしている
    期間内に第１のスイッチング手段をオフさせると共に第
    ２のスイッチング手段をオンさせる第３の制御手段と、 スイッチング素子がオフしている状態で前記第２のスイ
    ッチング手段がオンした際のマッチ線の電位の上昇を補
    正するレベル補正手段と、 を備えたことを特徴とする連想メモリの制御回路。
  11. 【請求項１１】 記憶素子と、データ入力端と、マッチ
    線と接地端との間に設けられたスイッチング素子と、を
    備え、前記データ入力端を介して比較データが入力され
    ると、該比較データと前記記憶素子に記憶されているデ
    ータとの比較結果に応じて前記スイッチング素子をオフ
    又はオンさせる連想メモリと、 前記マッチ線の前記スイッチング素子を挟んで前記接地
    端の反対側の部分と電源との間に設けられた第１のスイ
    ッチング手段と、前記第１のスイッチング手段を前記連
    想メモリが比較結果に応じてスイッチング素子をオン又
    はオフしている期間又は比較前の準備期間内の一部の期
    間オンさせる第１の制御手段と、から成るプルアップ手
    段と、 を含む連想メモリ装置。
  12. 【請求項１２】 記憶素子と、データ入力端と、マッチ
    線と接地端との間に設けられたスイッチング素子と、を
    備え、前記データ入力端を介して比較データが入力され
    ると、該比較データと前記記憶素子に記憶されているデ
    ータとの比較結果に応じて前記スイッチング素子をオフ
    又はオンさせる連想メモリと、 前記スイッチング素子を挟んで前記接地端の反対側に設
    けられ前記マッチ線をプルアップするプルアップ手段
    と、 前記プルアップ手段と接地端との間のマッチ線上に設け
    られた第２のスイッチング手段と、 前記第２のスイッチング手段を前記連想メモリが比較結
    果に応じてスイッチング素子をオン又はオフしている期
    間内の一部の期間オンさせる第２の制御手段と、 を含む連想メモリ装置。
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