JPS5868295A - メモリセルおよびその作動方法 - Google Patents

メモリセルおよびその作動方法

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JPS5868295A
JPS5868295A JP57169431A JP16943182A JPS5868295A JP S5868295 A JPS5868295 A JP S5868295A JP 57169431 A JP57169431 A JP 57169431A JP 16943182 A JP16943182 A JP 16943182A JP S5868295 A JPS5868295 A JP S5868295A
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JP
Japan
Prior art keywords
transistor
terminal
memory
cell
control voltage
Prior art date
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Pending
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JP57169431A
Other languages
English (en)
Inventor
ベルント・ツエ−ナ−
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Siemens Schuckertwerke AG
Siemens AG
Original Assignee
Siemens Schuckertwerke AG
Siemens AG
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Publication date
Family has litigation
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＲＡＭセルを有し連想メモリ（二連するメモ
リセルに関する。
高閲に集積されたマイクロコンピュータでは相応のメモ
リセルを有する高速メモリが必要とされる。
連想メモリ　（ＣＡＭ−コンテント・ナドレッサブル・
メモリ］は、情報が書込まれ得るＲＡＭメモリセルを必
要とし、この情報は後で別の情報と比較され得る。この
ような比較の結果は信号の形態で与えられ得なければな
らない。
情報の書込みのためＲＡＭセルを用いることは公知であ
るが、これらのＲＡＭセルは薯込まれた情報を別の情報
と比較するため費用のかさむ上載回路に接続されている
。連想メモリ用のメモリセルとして使用可能な公知のメ
モリセルは多くのトランジスタ段を有し、従って演算を
実行丁’Ｅ＋　’＋ｐ　：？）遅れ時間が長い。さらに
、連想メモリに用いられ得る公知のメモリセルでば、大
きな配線費用を必要とする。
本発明の目的は、冒頭（＝記載した種類のメモリセルと
して、トランジスタ段が少なく、遅れ時間が短くかつ配
線費用がわずかですむものを提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載の特徴を有するメモリセルにより達成される。
本発明の実施態様および利点は特許請求の範囲第２項な
いし第８項、以下の説明および図面に示されている。
本発明によるメモリセルはわずかな配線費用でＲＡＭセ
ルの機能もＥＸＯＲゲートの機能も有する。
本発明（二よるメモリセルでは、メモリセルの内容と比
較すべき情報を与えられてから比較の結果をヒツト線に
与えるまでに２つのトランジスタ段しか応動する必要が
ないので遅れ時間が短くて１む。
以下、図面（二より本発明の詳細な説明する。
図面に示されているＲＡＭセルＲを有するメモリセルは
トランジスタＴ　２＊　Ｔ　３の制御電圧端子で１つの
ワード線Ｗ１に接続されている。ピット線Ｂｊはトラン
ジスタＴ２の第１の電簾端子およびトランジスタＥ１の
第１の電流端子に接続されている。ピット線Ｂｊはピッ
ト線Ｂｊ　上の信号を反転した信号を有する。このピッ
ト線Ｂ３はトランジスタＴ３の第１の電流′端子および
トランジスタＥ２の第１の電流端子に接続されている。
ＲＡＭセルＲの一方の端子Ａ１はトランジスタＴ２の第
２の電流端子およびトランジスタＥ２の制御電圧端子に
接続されている。ＲＡＭセルＲの他方の端子Ａ２はトラ
ンジスタＴ３の＠２の電流端子およびトランジスタＥ１
の制御電圧端子に接続されている。トランジスタＦＪｘ
、Ｅ２の第２の電流端子はトランジスタＴ１の制御電圧
端子に接続されている。トランジスタＴ１の制御電圧端
子を介して。
ヒツト線ＨＩＴ上に存在する信号が制御される。
ワード線Ｗｉがアクティブ化されたとき、ピット線Ｂｊ
　上に存在する情報がＲＡＭセルＲに８込上れる。ワー
ド線Ｗ１が非アクテイブ化されたとき、ピット線Ｂｊ　
上に存在Ｔる情報がＲＡＭセルＲ内に記憶されている情
報と比較される。この比較の結果がトランジスタＴ１の
制御電圧端子を介してヒツト線ＨＩＴに与えられる。こ
の比較の際、ピット線Ｂｊ上に存在する情報がＲＡＭセ
ルＲの内容と一致すると、ヒツト線ＨＩＴ上に存在する
正の４ｉ号は変更されない。他方、この比較の際、ビッ
ト線Ｂ′ｊ上に存在する情報がＲＡ　ＭセルＲの内容と
一致しないと、ヒツト線ＨＩＴの正の信号は可能にされ
ない。
本発明によるメモリセルをｉ行およびｊ列にマトリクス
状に配置することにより連想メモリが構成され得る。そ
の際、ｉ行にワードあたりそれぞれｊピッ）Ｎ−ｉｊを
有するｉワードＭ０が記憶され得る。本発明によるメモ
リセルから構成されているこのような連想メモリは構造
が規則的であり、また配線費用が非常にわずかで丁む。
これらの２つの性質は高度に集積された回路では、経済
的に高速ＶＬＳＩ回路を実現可能とするために、非常に
重要である。
本発明によるメモリセルは高速連想メモリの経済的な実
現を可能にする。本発明によるメモリセルの行装置（行
ｉ）では行ｉに追加配線がヒ・要とされない。その際、
本発明によるメモリセルのトランジスタＴ１が、行、ｉ
全体にわたって延びるノアゲートの部分を形５５．″′
ｒる。比較すべきワードＭｌ（は連想メモリに記憶され
ているワードＭｉ　と並列にピット線Ｂｊ、Ｂｊを介し
て比較される。
特定のワードＭｌ（が連想メモリの特定の行に記憶され
ていれば、この行あヒツト線ＨＩＴはアクティブ化され
た状態にとどまる。特定のワードがたかだか１回連想メ
モリに記憶され得ることが連想メモリの負荷計画（二よ
り保証されているならば。
本発明による連想メモリは、特定ワードが１つの行（二
記憶されていることを指示するだめの手段を設けること
を簡単な仕方で可能にする。たとえば。
方発明による連想メモリのすべての行のすべてのヒツト
線ＨＩＴが１つのノアゲートで相互に論理結合され得る
。
本発明によるメモリセルはメモリの占有スペースの縮小
を可能にする。
本発明による連想メモリの行ｉごとに供給電性とヒツト
線ＨＩＴとの間に各１つの負荷トランジスタが接続され
ているが、これは図面には示されていない。
【図面の簡単な説明】
図面は本発明によるメモリセルの回路図である。 Ａ１．、Ａ２・・・ＲＡＭセルの端子、　　Ｂｊ、Ｂｊ
・・・ピント線−Ｅｌ、Ｅ２・・・トランジスタ、　Ｈ
ＩＴ・・・ヒツト線、　Ｒ・・・ＲＡＭセル％　Ｔ１〜
Ｔ３・・・トランジスタ１１　　Ｗｉ・・・ワード線。

Claims (1)

  1. 【特許請求の範囲】 １）　　ＲＡＭセルＣＲ）を有し連想メモリに適するメ
    モリセルにおいて、 ＋　ａ）　　＠　１および第２のトランジスタ（Ｔ２゜
    Ｔ３）の制御電圧端子で１つのワード線（（Ｗｉ　）に
    接続されており。 ｂ）＠１のトランジスタ（Ｔ２］の第１の電流端子およ
    び第３のトランジスタ（Ｅｌ）の第１の電流端子で１つ
    のビット線（Ｂｊ）に接続されており、 Ｃ）＠２のトランジスタ（Ｔ３）の第１の電流端子およ
    び＠４のトランジスタ（Ｅ２〕の第１の電流端子で前記
    ビット線（Ｂｊ）上の信号を反転した信号を有するもう
    １つのビット線（Ｂｊ、）に接続されており。 ｄ）　第１のトランジスタ（Ｔ２］の第２の電流端子お
    よび第４のトランジスタ（Ｅ２）の制御電圧端子でＲＡ
    Ｍセル（Ｒ）の−万の端子（ＡＩ）に、また＠２のトラ
    ンジスタ（Ｔ３）の第２の電流端子および第１のトラン
    ジスタ（Ｅ１〕の制御電圧端子でＲＡＭセル（Ｒ）の他
    方の端子（Ａ２）に接続されており、 ｅ）　第３および＠４のトランジスタ（Ｅｌ。 Ｅ２）の＠２の電流端子で＠５のトランジスタ（’Ｉ’
    ｌｌの制御電圧端子（＝接続されており、 ｆ）＠５のトランジスタ（Ｔ１）の制御電圧端子を介し
    てヒツト線（ＨＩＴ）の制御が行なわれる ことを特徴とするメモリセル。 ２）ｉ行にそれぞれｊメそりセルを有する連想メモリと
    して構成されたことを特徴とする特許請求の範囲′＠１
    項記載のメモリセル。 ３）　　ｔワード（Ｍｉ　）を各ｊビット　（Ｎｉ　ｊ
    　）に記憶することを特徴とする特許請求の範囲第２項
    記載の連想メモリとして構成されたメモリセル。 ４）　行あたり各１つのノアゲートが、当該の行を形成
    するメモリセルのヒツト線（ＨＩＴ）および第５のトラ
    ンジスタ（Ｔ１］と供給電子とヒツト線（ＨＩＴ、）と
    の間の負荷トランジスタとから成ることを特徴とする特
    許請求の範囲第４項または第５項記載の連想メモリとし
    て構成された特許請求の範囲第２項または第３項記載の
    メモリセル。 ５）　特定ワード（Ｍｋ）が１つの行に記憶されている
    ことを指示するための手段を有することを特徴とする特
    許請求の範囲第２項ないし用４項のいずれかに記載の連
    想メモリとしてのメモリセル。 ６１　　ＲＡＭセル（Ｒ）を有し連想メモリに適するメ
    モリセルにおいて。 ａ）　　第Ｘおよび第２のトランジスタ（Ｔ２゜Ｔ３１
    の制御電圧端子で１つのワード線（Ｗｉ　）に接続され
    ており、 ｂｌ　　＠１のトランジスタ（Ｔ２）の第１０）電流端
    子および第３のトランジスタ（Ｅｌ）の第１の電流端子
    で１つのビット線（Ｂｊ　）に接続されており、 Ｃ）　第２のトランジスタ（Ｔ３ンの用１′０）電流端
    子および＠４のトランジスタ（Ｅ２）の第１の電流端子
    で前記ヒツト線（Ｂｊ　ｌ上の信号を反転した信号を有
    するもう１つのビット線（Ｂｊ　）に接続されており、
    ｄ）　　＠ｘのトランジスタ（Ｔ２〕の第２の電流端子
    および第４のトランジスタ（Ｅ２）の制御電圧端子でＲ
    ＡＭセル（Ｒ）の一方の端子（Ａ１）に、また第２のト
    ランジスタ（Ｔ３）の第２の電流端子および第３のトラ
    ンジスタ（Ｅ１〕の制御電圧端予調セル（Ｒ）の他方の
    端子（Ａ２〕に接続されており、 ｅ）　第３および第４のトランジスタ（Ｅｌ。 Ｅ２）の用２の電流端子で第５のトランジスタ【Ｔ１】
    の制御電圧端子に接続されており、 ｆ）　　第５のトランジスタ（Ｔ１）の制御電圧端子を
    介してヒツト線（ＨＩＴ）の制御が行なわれる ようになったメモリセルに対して、ワード線（Ｗｉ　）
    がアクティブ化されたとき、ピット２１（Ｊｌ上に存在
    する情報がＲＡＭセル（Ｒ）に書込まれることを特徴と
    するメモリセルの作動方法。 ７）　方法において、ワード線（Ｗｉ　）が非アクテイ
    ブ化されたとき、ビット線（Ｂｊ　ｌ上に存在する情報
    がＲＡＭセル（Ｒ）内に記憶されている情報と比較され
    、この比較の結果が第５のトランジスタの制御電圧端子
    を介してヒツト線（ＨＩＴ）に与えられることを特徴と
    する特許請求の範囲用６項記載のメモリセルの作動方法
    。
JP57169431A 1981-09-30 1982-09-28 メモリセルおよびその作動方法 Pending JPS5868295A (ja)

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DE31389937 1981-09-30
DE19813138993 DE3138993A1 (de) 1981-09-30 1981-09-30 Speicherzelle, assoziativspeicher und verfahren zu deren betrieb

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JPS5868295A true JPS5868295A (ja) 1983-04-23

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3477622D1 (en) * 1984-11-30 1989-05-11 Ibm Memory using conventional cells to perform a ram or an associative memory function
WO1987003415A2 (en) * 1985-11-27 1987-06-04 Massachusetts Inst Technology Four transistor cross-coupled bitline content addressable memory
US4831585A (en) * 1985-11-27 1989-05-16 Massachusetts Institute Of Technology Four transistor cross-coupled bitline content addressable memory
US4758982A (en) * 1986-01-08 1988-07-19 Advanced Micro Devices, Inc. Quasi content addressable memory
US4858180A (en) * 1986-02-28 1989-08-15 Data General Corporation Content addressable memory and self-blocking driver
US5237671A (en) * 1986-05-02 1993-08-17 Silicon Graphics, Inc. Translation lookaside buffer shutdown scheme
US4813002A (en) * 1986-07-21 1989-03-14 Honeywell Bull Inc. High speed high density dynamic address translator
US4780845A (en) * 1986-07-23 1988-10-25 Advanced Micro Devices, Inc. High density, dynamic, content-addressable memory cell
US5051948A (en) * 1988-02-23 1991-09-24 Mitsubishi Denki Kabushiki Kaisha Content addressable memory device
US5125098A (en) * 1989-10-06 1992-06-23 Sanders Associates, Inc. Finite state-machine employing a content-addressable memory
US5053991A (en) * 1989-10-06 1991-10-01 Sanders Associates, Inc. Content-addressable memory with soft-match capability
JPH0612884A (ja) * 1992-06-30 1994-01-21 Nec Corp 連想記憶装置
US5455784A (en) * 1993-08-09 1995-10-03 Nec Corporation Associative memory device with small memory cells selectively storing data bits and don't care bits
US5579440A (en) * 1993-11-22 1996-11-26 Brown; Robert A. Machine that learns what it actually does
US5621677A (en) * 1994-04-29 1997-04-15 Cypress Semiconductor Corp. Method and apparatus for precharging match output in a cascaded content addressable memory system
US5490102A (en) * 1994-06-15 1996-02-06 Intel Corporation Low capacitance content-addressable memory cell
US5668972A (en) * 1994-10-05 1997-09-16 International Business Machines Corporation Method and system for efficient miss sequence cache line allocation utilizing an allocation control cell state to enable a selected match line
EP0859366A1 (en) 1997-02-12 1998-08-19 STMicroelectronics S.r.l. Associative memory device with optimized occupation, particularly for the recognition of words
US6317349B1 (en) 1999-04-16 2001-11-13 Sandisk Corporation Non-volatile content addressable memory
US6166938A (en) * 1999-05-21 2000-12-26 Sandisk Corporation Data encoding for content addressable memories
US6157558A (en) * 1999-05-21 2000-12-05 Sandisk Corporation Content addressable memory cell and array architectures having low transistor counts
JP4033609B2 (ja) * 2000-07-04 2008-01-16 株式会社ルネサステクノロジ 半導体集積回路装置及びそれを用いた情報処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53136447A (en) * 1977-05-02 1978-11-29 Nippon Telegr & Teleph Corp <Ntt> Associative memory
JPS5671886A (en) * 1979-11-15 1981-06-15 Nippon Telegr & Teleph Corp <Ntt> Associative memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3490007A (en) * 1965-12-24 1970-01-13 Nippon Electric Co Associative memory elements using field-effect transistors
US3548386A (en) * 1968-07-15 1970-12-15 Ibm Associative memory
US3633182A (en) * 1969-08-26 1972-01-04 Bell Telephone Labor Inc Content addressable memory cell
DE2347968C3 (de) * 1973-09-24 1980-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Assoziative Speicherzelle
US3969707A (en) * 1975-03-27 1976-07-13 International Business Machines Corporation Content-Addressable Memory capable of a high speed search

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53136447A (en) * 1977-05-02 1978-11-29 Nippon Telegr & Teleph Corp <Ntt> Associative memory
JPS5671886A (en) * 1979-11-15 1981-06-15 Nippon Telegr & Teleph Corp <Ntt> Associative memory device

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Publication number Publication date
US4538243A (en) 1985-08-27
DE3138993A1 (de) 1983-04-14
EP0075711A3 (de) 1986-04-09
EP0075711A2 (de) 1983-04-06

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