JPH08124387A - 連想メモリ - Google Patents

Abstract

(57)【要約】 【目的】本発明は、各記憶データをそれぞれ記憶するメ
モリワードを複数備え、入力された検索データの全部も
しくは一部のビット領域のビットパターンと、前記メモ
リワードそれぞれに記憶された各記憶データの、上記ビ
ット領域と対応するビット領域のビットパターンとの一
致不一致の検索を行なう連想メモリに関し、１つのメモ
リワードに記憶されたデータの一部分を書き換える手順
が簡単化され、したがって、高速な書き換えを可能とす
る。 【構成】メモリワードに記憶された記憶データの書換え
を、該メモリワードの１ビット毎あるいは複数ビット毎
に防止するためのライトプロテクトデータを書換え自在
に格納するライトプロテクトレジスタ７０を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各記憶データをそれぞ
れ記憶するメモリワードを複数備え、入力された検索デ
ータの全部もしくは一部のビット領域のビットパターン
と、前記メモリワードそれぞれに記憶された各記憶デー
タの、上記ビット領域と対応するビット領域のビットパ
ターンとの一致不一致の検索を行なう連想メモリに関す
る。

【０００２】

【従来の技術】従来より、上記のような検索機能を備え
た連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒ
ｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒ
ｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）が提案されている。図
２は、連想メモリの一例を表わした回路ブロック図であ
る。

【０００３】この連想メモリ１０には、例えば３２ビッ
トを１ワードとする、互いに図の横方向に並ぶ３２ビッ
トのメモリセルからなるメモリワード１１＿１，１１＿
２，…，１１＿ｎが多数備えられている。またこの連想
メモリ１０は、１ワードの検索データが入力されラッチ
される検索データレジスタ１２および検索データをビッ
ト毎にマスクするマスクデータが格納されるマスクレジ
スタ１３を備え、検索データレジスタ１２にラッチされ
た検索データのうち、マスクレジスタ１３に格納された
マスクデータによりマスクされていない全部もしくは所
定の一部のビットパターンと、各メモリワード１１＿
１，１１＿２，…，１１＿ｎに記憶された記憶データの
うち上記ビットパターンと対応する部分のビットパター
ンとの一致不一致が比較され、各メモリワード１１＿
１，１１＿２，…，１１＿ｎそれぞれに対応して備えら
れた一致線１４＿１，１４＿２，…，１４＿ｎのうちビ
ットパターンが一致したメモリワードに対する一致線に
論理‘１’の一致信号が出力される。それ以外の一致線
は論理‘０’にとどまる。

【０００４】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらの一致フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納された信号はアドレ
スエンコーダ１６に入力され、このアドレスエンコーダ
１６からは、論理‘１’の信号が格納された一致フラグ
レジスタ（ここでは一致フラグレジスタ１５＿２と一致
フラグレジスタ１５＿３の２つ）のうちの優先度の最も
高い一致フラグレジスタに対応するアドレス信号が出力
される。ここでは、添字が若いほど優先順位が高いもの
とし、従ってここでは一致フラグレジスタ１５＿２に対
応するメモリアドレスが出力される。このアドレスエン
コーダ１６から出力されたアドレス信号ＡＤは、必要に
応じてデコーダ１７に入力される。デコーダ１７ではこ
の入力されたアドレス信号ＡＤをデコードして各メモリ
ワード１１＿１，１１＿２，…，１１＿ｎのそれぞれに
対応して備えられたワード線１８＿１，１８＿２，…，
１８＿ｎのうちの入力されたアドレス信号ＡＤに対応す
るいずれか１本のワード線（ここではワード線１８＿
２）にアクセス信号を出力する。これによりアクセス信
号の出力されたワード線１８＿２に対応するメモリワー
ド１１＿２に記憶されているデータが出力レジスタ１９
に読み出される。

【０００５】図３は、図２に示す連想メモリ中の１つの
メモリワードを表わした詳細回路図である。ここでは、
図２に示す各メモリワード１１＿１，１１＿２，…，１
１＿ｎを代表させて、メモリワード１１＿ｉと記してい
る。このメモリワード１１＿ｉは、同一構成の３２個の
メモリセル１１＿ｉ＿１，１１＿ｉ＿２，…，１１＿ｉ
＿３２から構成されている。各メモリセル１１＿ｉ＿
１，１１＿ｉ＿２，…，１１＿ｉ＿３２には、互いの出
力が互いの入力に接続された、第１インバータ２０＿
１，２０＿２，…，２０＿３２と第２インバータ２１＿
１，２１＿２，…，２１＿３２が備えられており、これ
らのインバータ２０＿１，２１＿１；２０＿２，２１＿
２；…；２０＿３２，２１＿３２により各メモリセル１
１＿ｉ＿１，１１＿ｉ＿２，…，１１＿ｉ＿３２に論理
‘１’もしくは論理‘０’の１ビットの情報が記憶され
る。

【０００６】また各メモリセル１１＿ｉ＿１，１１＿ｉ
＿２，…，１１＿ｉ＿３２において、第１のインバータ
２０＿１，２０＿２，…，２０＿３２の出力はトランジ
スタ２２＿１，２２＿２，…，２２＿３２を介してビッ
ト線２３＿１，２３＿２，…，２３＿３２と接続されて
おり、このトランジスタ２２＿１，２２＿２，…，２２
＿３２のゲートはワード線１８＿ｉに接続されている。
また第２のインバータ２１＿１，２１＿２，…，２１＿
３２の出力はトランジスタ２５＿１，２５＿２，…，２
５＿３２を介してビットバー線２６＿１，２６＿２，
…，２６＿３２と接続されており、このトランジスタ２
５＿１，２５＿２，…，２５＿３２のゲートもワード線
１８＿ｉに接続されている。さらに各メモリセル１１＿
ｉ＿１，１１＿ｉ＿２，…，１１＿ｉ＿３２において、
ビット線２３＿１，２３＿２，…，２３＿３２とビット
バー線２６＿１，２６＿２，…，２６＿３２との間をつ
なぐように互いにシリーズに接続された２つのトランジ
スタ２７＿１，２８＿１；２７＿２，２８＿２；…；２
７＿３２，２８＿３２が配置されており、これら２つの
トランジスタ２７＿１，２８＿１；２７＿２，２８＿
２；…；２７＿３２，２８＿３２のうちの一方のトラン
ジスタ２７＿１，２７＿２，…，２７＿３２のゲートは
第１のインバータ２０＿１，２０＿２，…，２０＿３２
の出力、他方のトランジスタ２８＿１，２８＿２，…，
２８＿３２のゲートは第２のインバータ２１＿１，２１
＿２，…，２１＿３２の出力と接続されている。

【０００７】また一致線１４＿ｉには、各メモリセル１
１＿ｉ＿１，１１＿ｉ＿２，…，１１＿ｉ＿３２に対応
して１つずつトランジスタ２９０＿１，２９０＿２，
…，２９０＿３２が備えられており、それらのトランジ
スタ２９０＿１，２９０＿２，…，２９０＿３２は互い
にシリーズに接続され、それらのトランジスタ２９０＿
１，２９０＿２，…，２９０＿３２の各ゲートは、各２
つのトランジスタ２７＿１，２８＿１；２７＿２，２８
＿２；…；２７＿３２，２８＿３２の中点と接続されて
いる。

【０００８】またこの一致線１４＿ｉにはもう１つのト
ランジスタ２９０＿０がシリーズに接続されており、こ
の一致線１４＿ｉの図３の左端はこのトランジスタ２９
０＿０を介して接地されている。このトランジスタ２９
０＿０のゲートは制御線３００に接続されている。さら
にこの一致線の図３の右側にはインバータ３１０が備え
られており、一致線１４＿ｉはこのインバータ３１０の
出力側にも延びて各一致フラグレジスタ１５＿１，１５
＿２，…，１５＿ｎ（図２参照）と接続されている。こ
のインバータ３１０の入力と電源Ｖ_DDとの間には２つの
Ｐ型トランジスタ３２０，３３０が備えられており、そ
れらのうちの一方のＰ型トランジスタ３２０のゲートは
制御線３００と接続され、他方のＰ型トランジスタ３３
０のゲートはインバータ３１０の出力と接続されてい
る。

【０００９】このような構造のメモリワード及びその周
辺回路を備えた連想メモリにおいて、一致検索は以下の
ようにして行なわれる。尚、この一致検索の際、ワード
線２４は常に’Ｌ’レベルの状態に保たれる。先ず制御
線３００が論理‘０’となりＰ型トランジスタ３２０が
導通状態となって一致線１４＿ｉがプリチャージされ
る。この際、トランジスタ２９０＿０は非導通状態とな
って一致線１４＿ｉが確実に接地ラインから切り離さ
れ、これにより確実にプリチャージが行なわれる。この
ようにして一致線１４＿ｉが先ずプリチャージされた
後、検索が行なわれる。

【００１０】ここで、メモリセル１１＿ｉ＿１には、論
理‘１’の情報が記憶されているものとする。即ちこの
場合第１のインバータ２０＿１の出力側が論理‘１’、
第２のインバータ２１＿１の出力側が論理‘０’の状態
にある。このメモリセル１１＿ｉ＿１に対して論理
‘１’の検索が行なわれるものとする。即ち、ビット線
２３＿１が論理‘１’、ビットバー線２６＿１が論理
‘０’とされる。ワード線２４は論理‘０’のままの状
態に保持されている。また制御線３００が論理‘１’と
なり、トランジスタ２９０＿０が導通状態となる。この
場合トランジスタ２７＿１のゲートには論理‘１’の電
圧が印加され、ビット線２３＿１の論理‘１’の信号が
トランジスタ２９０＿１のゲートに印加され、これによ
りトランジスタ２９０＿１が導通状態となる。即ちメモ
リセル１１＿ｉ＿１に記憶されたビット情報とビット線
２３＿１、ビットバー線２６＿１を経由して入力された
検索データ中のビット情報が一致する場合に、対応する
トランジスタ２９０＿１が導通状態となる。

【００１１】また、メモリセル１１＿ｉ＿２には論理
‘０’の情報が記憶されているものとする。この場合第
１のインバータ２０＿２の出力側が論理‘０’、第２の
インバータ２１＿２の出力側が論理‘１’の状態にあ
る。このメモリセル１１＿ｉ＿２に対してやはり論理
‘１’の検索が行なわれるものとする。即ち、ビット線
２３＿２が論理‘１’、ビットバー線２６＿２が論理
‘０’とされ、制御線３００が論理‘１’とされる。こ
の場合、トランジスタ２８＿２を経由して論理‘０’の
状態にあるビットバー線２６＿２の信号がトランジスタ
２９０＿２のゲートに印加され、したがってこのトラン
ジスタ２９０＿２は非導通状態にととどまることにな
る。即ち不一致の場合、一致線１４＿ｉにプリチャージ
されていた電荷はディスチャージされない。

【００１２】また、マスクをかけたビットについては、
メモリセル１１＿ｉ＿３２に示すように、ビット線２３
＿３２、ビットバー線２６＿３２の双方とも論理‘１’
とされる。この場合このメモリセル１１＿ｉ＿３２に論
理‘１’の情報が記憶されているか論理‘０’の情報が
記憶されているかに応じてトランジスタ２７＿３２もし
くはトランジスタ２８＿３２のいずれかが導通状態とな
り、いずれの場合もトランジスタ２９０＿３２は導通状
態となる。

【００１３】このように、図３に示すメモリワードで
は、メモリワードに記憶されたビットパターンとビット
線２３＿１，２３＿２，…，２３＿３２、ビットバー線
２６＿１，２６＿２，…，２６＿３２を経由して入力さ
れた検索データのビットパターンとが一致する（マスク
のかけられたビットについては、上述のように一致して
いるものとみなされる）場合、一致線１４＿ｉにプリチ
ャージされた電荷がトランジスタ２９０＿３２，…，２
９０＿２，２９０＿１，２９０＿０を経由して流れ出
し、これにより一致線１４＿ｉがディスチャージされ、
この一致線１４＿ｉのうち図３におけるインバータ３１
０の左側の部分は論理‘０’の状態となる。この論理
‘０’がインバータ３１０で反転され、論理‘１’の一
致信号がこのインバータ３１０から出力され、各一致フ
ラグレジスタ１５＿１，１５＿２，…，１５＿３２（図
２参照）に入力される。

【００１４】またメモリワードに記憶されたビットパタ
ーンとビット線２３＿１，２３＿２，…，２３＿３２、
ビットバー線２６＿１，２６＿２，…，２６＿３２を経
由して入力された検索データのビットパターンとが不一
致の場合には、一致線１４＿ｉはプリチャージによる論
理‘１’の状態にとどまり、この論理‘１’がインバー
タ３１０で反転され、論理‘０’の不一致信号が出力さ
れる。

【００１５】このように、図３に示すメモリワードは、
検索に先立って一致線１４＿ｉがＰ型トランジスタ３２
０を経由してプリチャージされ、検索により一致した場
合にだけトランジスタ２９０＿０，２９０＿１，２９０
＿２，…，２９０＿３２を経由してディスチャージされ
るように構成したため、各検索毎にディスチャージされ
るのは、ほとんどの場合多数の一致線のうちの極く一部
であって、大部分の一致線はプリチャージされた状態に
とどまり、したがって次の検索に先立ってプリチャージ
する必要のある一致線の本数は少なくて済み、検索に伴
う消費電力が低く押えられる。

【００１６】このメモリワード１１＿ｉにデータを記憶
させるときは、通常のＳＲＡＭと同様に、ビット線，ビ
ットバー線２３＿１，２６＿１；２３＿２，２６＿２；
…；２３＿３２，２６＿３２のペアに互いに逆論理のデ
ータを与えておいてワード線１８＿ｉを’Ｈ’レベルに
立ち上げることにより、そのビット線，ビットバー線２
３＿１，２６＿１；２３＿２，２６＿２；…；２３＿３
２，２６＿３２のデータがメモリセル１１＿ｉ＿１，１
１＿ｉ＿２，…，１１＿ｉ＿３２に記憶される。

【００１７】尚、図３に示す回路構成は一例に過ぎず、
種々の構造のものが知られ、あるいは考えられている。

【００１８】

【発明が解決しようとする課題】上記のように構成され
た連想メモリを用いて検索を行なうに当り、各メモリワ
ード１１＿１，１１＿２，…，１１＿ｎの一部のビット
領域、例えば３２ビット中の上段１６ビットにのみ検索
の対象とされる被検索データを記憶し、下位１６ビット
にはその被検索データに対応する付属データを記憶して
おき、検索にあたっては、下位１６ビットにはマスクを
かけて上位１６ビットので検索を行ない、その検索で一
致が検出されるとその一致が検出されたメモリワードの
下位１６ビットの付属データを書き換える必要を生じる
場合がある。以下このような要求の１つについて説明す
る。

【００１９】図４は、通信回線の途中に配置された交換
器をブロックで示す図である。多数本の通信回線Ａ，Ｂ
の中間に交換器が配置されており、この交換器内部で
は、後述する目的で、連想メモリが用いられているもの
とする。図５は、通信回線を構成する通信チャンネルの
一覧を示した図である。通信回線Ｂは、一例として１６
の通信チャンネル１１，１２，…，４３，４４を有して
おり、ここでは、図示の各４つの通信チャンネル１１，
１２，１３，１４；２１，２２，……４３，４４は、通
信回線Ａ側から送信されてきたデータを、それぞれ、東
京，京都，大阪，福岡に送信する通信チャンネルである
とする。

【００２０】図６は、交換器内部に備えられた連想メモ
リの役割を模式的に示した図である。通信データが通信
回線Ａを経由して交換器に入力されると、その通信デー
タの先頭部分に記録された送信先を表わすデータが連想
メモリに入力され、そのデータと、その連想メモリ中の
各メモリワード１１＿１，１１＿２，…，１１＿ｎ（図
２参照）の上位ビットに記録された、送信先を表わすデ
ータとの一致検索が行なわれ、その送信先が東京，京
都，大阪，福岡のうちのいずれかであるかが判定され
る。ここでは、その送信先が東京であった場合、上位ビ
ット側に’東京’が格納されたメモリワードの内容が読
み出され、その下位ビット側に格納された’１１’の通
信チャンネルにその送信されてきたデータが送り出され
る。その後、送信先が東京のデータが交換器に再度入力
されてきたときのために、上位ビット側に’東京’が格
納されたメモリワードの下位ビット側を、東京に接続さ
れた別の通信チャンネルである’１２’に書き換えてお
く。このように、下位ビット側を順次書き換えておくこ
とにより、例えば送信先が東京のデータが通信チャンネ
ル１１を経由して送信されているときに、送信先が東京
のもう１つのデータが交換器に入力されてきても、その
データは通信チャンネル１２に振り向けられる。このよ
うにして各通信チャンネルの負荷が均等となるようにデ
ータの交通整理が行なわれる。

【００２１】例えば、上記の例に示すように、一致が検
出されたメモリワードの一部分のデータを書き換える必
要を生じる場合がある。ところがメモリワード１つずつ
が書き込み，記憶，読み出しの単位であるため、１つの
メモリワードの一部分のみ書き換える必要がある場合、
その書き換えを行なおうとするメモリワードに記憶され
たデータを読み出し、書き換えを行なおうとするビット
領域だけ新たなデータに置き換えることにより、そのメ
モリワードの全ビットにわたる書き換え後のデータを整
え、そのようにして整えた全ビットのデータをそのメモ
リワードに書き込むという複雑な手順を要し、１つのメ
モリワードに記憶されたデータの一部分を書き換えるの
に時間がかかっていた。

【００２２】本発明は、上記事情に鑑み、１つのメモリ
ワードに記憶されたデータの一部分を書き換える手順が
簡単化され、したがって、高速の書き換えが可能な連想
メモリを提供することを目的とする。

【００２３】

【課題を解決するための手段】上記目的を達成する本発
明の連想メモリは、各検索データをそれぞれ記憶するメ
モリワードを複数備え、入力された検索データの全部も
しくは一部のビット領域のビットパターンと、前記メモ
リワードそれぞれに記憶された各記憶データの、前記ビ
ット領域と対応するビット領域のビットパターンとの一
致不一致の検索を行なう連想メモリにおいて、前記メモ
リワードに記憶された記憶データの書換えを、該メモリ
ワードの１ビット毎あるいは複数ビット毎に防止するた
めのライトプロテクトデータを書換え自在に格納するラ
イトプロテクトレジスタと、指定された前記メモリワー
ドの、前記ライトプロテクトレジスタに格納されたライ
トプロテクトデータにより書換えが防止されたビットを
除く書換可能ビットに、入力された書換データのうち、
前記書換可能ビットに対応するビットデータを記憶させ
る書込回路とを備えたことを特徴とする。

【００２４】

【作用】本発明の連想メモリは、上記ライトプロテクト
レジスタを備え、一部分をライトプロテクトできるよう
構成したため、例えば初期設定時等に、そのライトプロ
テクトレジスタにライトプロテクトデータを書き込んで
おき、例えば前述した例（図６参照）では上位ビット側
をプロテクトしておき、実際の書き込みにあたっては、
下位ビット側が’１２’のデータを書き込むだけで１つ
のメモリワードの一部分のデータを書き換えることがで
き、高速の部分書き換えが可能となる。

【００２５】

【実施例】以下、本発明の実施例について説明する。図
１は、ライトプロテクトバッファの１ビット分、およ
び、データ書き込み回路の、ライトプロテクトバッファ
の１ビット分の周辺部分を示した図である。データ入力
ポート６０が外部のデータバス５０に接続されており、
そのデータ入力ポート６０から入力されたデータはオア
ゲート６１に入力され、またインバータ６２を経由して
オアゲート６３に入力される。オアゲート６１，６３の
各出力は、それぞれ、ビット線２３＿ｊ，ビットバー線
２６＿ｊに接続されている。オアゲート６１，６３には
ライトプロテクトレジスタの１ビット分に相当するレジ
スタ７０に格納されたライトプロテクトデータ（１ビッ
ト分）も入力されている。レジスタ７０に論理’０’が
格納されている場合、オアゲート６１からは、データ入
力ポート６０から入力された論理’１’又は論理’０’
のデータがビット線２３＿ｊに出力され、オアゲート６
３からは、データ入力ポート６０から入力されたデータ
の論理が反転された論理’０’又は論理’１’のデータ
が、ビットバー線２６＿ｊに出力される。ビット線２３
＿ｊ，ビットバー線２６＿ｊにデータが出力された状態
で、アドレスデコーダ１７（図２参照）により、ワード
線１８＿１，１８＿２，…，１８＿ｎのうちのいずれか
１本を立ち上げると、そのビット線２３＿ｊ，ビットバ
ー線２６＿ｊのデータが、ワード線が立ち上げられたメ
モリワードに格納される。

【００２６】一方、レジスタ７０に論理’１’が格納さ
れていると、データ入力ポート６０から入力されたデー
タの論理の如何に関わらず、ビット線２３＿ｊ，ビット
バー線２６＿ｊの双方に論理’１’の信号が出力され
る。その場合、ワード線１８＿ｉ（図３参照）が立ち上
がってもＮチャンネルトランジスタ２２＿ｊ，２５＿ｊ
の電圧降下により、そのメモリセル１１＿ｉ＿ｊに格納
された、論理’１’又は論理’０’のデータはそのまま
保存される。

【００２７】したがって、図１に１ビット分を示すライ
トプロテクトレジスタに、書き換えを許容するビットに
ついて論理’０’、書き換えを禁止するビットについて
論理’１’を格納しておくことにより、メモリワードの
記憶内容を書き換える際は、メモリワードの、ライトプ
ロテクトレジスタに格納されたライトプロテクトデータ
の論理’０’のビットに対応するビットにのみメモリワ
ードに書き込まれ、そのライトプロテクトデータの論
理’１’のビットに対応するビットは書き換えられずに
そのまま保存される。これにより、１回の書き込み動作
だけで、即ち高速に、１つのメモリワードの一部分のデ
ータの書換えが行なわれる。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
１つのメモリワード中の一部分のみのデータの書き換え
を高速に行なうことができる。

【図面の簡単な説明】

【図１】ライトプロテクトバッファの１ビット分、およ
び、データ書き込み回路の、ライトプロテクトバッファ
の１ビット分の周辺部分を示した図である。

【図２】連想メモリの一例を表わした回路ブロック図で
ある。

【図３】図２に示す連想メモリ中の１つのメモリワード
を表わした詳細回路図である。

【図４】通信回線の途中に配置された交換器をブロック
で示す図である。

【図５】通信回線を構成する通信チャンネルの一覧を示
した図である。

【図６】交換器内部に備えられた連想メモリの役割を模
式的に示した図である。

【符号の説明】

１０ 連想メモリ １１＿１，１１＿２，…，１１＿ｎ，１１＿ｉ メモリ
ワード １１＿ｉ＿１，１１＿ｉ＿２，…，１１＿ｉ＿３２，１
１＿ｉ＿ｊ メモリセル １４＿１，１４＿２，…，１４＿ｎ，１４＿ｉ 一致線 １８＿１，１８＿２，…，１８＿ｎ，１８＿ｉ ワード
線 ２３＿１，２３＿２，…，２３＿ｎ，２３＿ｊ ビット
線 ２６＿１，２６＿２，…，２６＿ｎ，２６＿ｊ ビット
バー線 ３１ 第１のレジスタ ３１＿１，…，３１＿３２ フリップフロップ ３２ 第２のレジスタ ３２＿１，…，３２＿３２ フリップフロップ ３３ セレクタ ３３＿１＿１，…，３３＿１＿３２ 第１のトランジス
タ ３３＿２＿１，…，３３＿２＿３２ 第２のトランジス
タ ３３＿３＿１，…，３３＿３＿３２ 第３のトランジス
タ ５０ データバス ６０ データ入力ポート ７０ ライトプロテクトレジスタ（１ビット分） ３１１ レジスタ ３３１ セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各検索データをそれぞれ記憶するメモリ
   ワードを複数備え、入力された検索データの全部もしく
   は一部のビット領域のビットパターンと、前記メモリワ
   ードそれぞれに記憶された各記憶データの、前記ビット
   領域と対応するビット領域のビットパターンとの一致不
   一致の検索を行なう連想メモリにおいて、 前記メモリワードに記憶された記憶データの書換えを、
   該メモリワードの１ビット毎あるいは複数ビット毎に防
   止するためのライトプロテクトデータを書換え自在に格
   納するライトプロテクトレジスタと、 指定された前記メモリワードの、前記ライトプロテクト
   レジスタに格納されたライトプロテクトデータにより書
   換えが防止されたビットを除く書換可能ビットに、入力
   された書換データのうち、前記書換可能ビットに対応す
   るビットデータを記憶させる書込回路とを備えたことを
   特徴とする連想メモリ。