TWI227892B

TWI227892B - Content addressable memory having cascaded sub-entry architecture

Info

Publication number: TWI227892B
Application number: TW091112544A
Authority: TW
Inventors: Tarl S Gordon; Rahul K Nadkarni
Original assignee: Ibm
Priority date: 2001-06-11
Filing date: 2002-06-10
Publication date: 2005-02-11
Also published as: US6597596B2; JP2003036679A; JP3851224B2; US6512684B2; US20020196648A1; US20030065880A1

Description

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發明領域本發明是有關於一其電路的設計與具有數具有一個匹配致能之輸内容記憶體搜尋動作。種定址内容記憶個串聯次入口結出，用以致能下體元件，特徵在於構’每一個次入口一個次入口之定址發明背景址内容記憶體（C〇ntent addreSSabU me_ry，次；;一種裝置，用於執行表列資料的快速搜尋，其表二料係儲存於稱為定址内容記憶體入口之數個位置^々 2二ί將資料字元(數個二位元或十位元)儲存於複： =址内谷記憶體細胞（cell)内，並且包含一電路，可與外部比較字元（comparand word)做比較，其比較字元通二儲存於比較緩衝器（comparand buf f er)内。吊在習知許多定址内容記憶體電路中，一個定址内容“己憶體入口的所有定址内容記憶體細胞均直接連接到相^的匹配線（match line)，並且共用一個單一分支的匹配線通過閘（match line pass-gate)，也就是位於匹配線之定址内容記憶體入口内，所有定址内容記憶體細胞内之XN〇R電路的總和，其匹配線通過閘執行邏輯比較的動作，其連接於匹配線與低電壓準位之間。定址内容記憶體入口的匹配線之功能像具有電容值(：

第5頁 1227892 五、發明說明

的單一電容器，在#葺夕今甘+ + ,^ φ ^ 技寸之刖’其電各值已被預先充電（經由預先充電％晶體）至一其雷厭進^ y王问冤壓準位Vdd，在每一個匹配線上之可辨識的事件稱為兀π❿f 、 / TIT稱局不匹配（miss)，（邏輯上匹配

Uatm相反則稱為擊十（HIT))，其將導致匹配線電壓從預先充電之高電壓 '經由匹配線通過間降至（往接地端放電）低電壓。在習知的定址内容記憶體陣列中，當可儲存在每一入口中二進位字元的大小（即為寬度χ )增加時，每一個入口之匹配線電容值cML也會成正比的增加。因此，在習知技術中，匹配感測硬體設計人員面臨一問題，就是要如何可靠地偵測到在具有在大且與入口寬度相關的電容值的情況下，匹配線上非常小且緩慢的電壓變化。精確的匹配偵測品要一個電路’來判斷匹配（m a t c h )入口之特性及僅有一個不匹配資料位元之不匹配（miss)入口之特性（在匹配線通過閘中提供一導通接腳，藉以將匹配線電容器放電到低電壓）。較大的匹配線電容值CML在不匹配的入口便需要較長的時間去放電，且需要較長的偵測週期，這通常需要特製的感測電路，以符合特定的定址内容記憶體入口寬度，也因此限制了習知定址内容記憶體電路的可調性 (scalabi 1 i ty)。此外，較大的定址内容記憶體入口，對於没計者而言’當搜尋頻率最大化的前提下，要決定可靠的MATCH或HIT輸出訊號之探測協定（strobing protocol) 與感測邊界（s e n s i n g m a r g i η)是一個很大的挑戰，因為在

1227892 五、發明說明（3) 一段時間内，具有一條匹配線的入口僅有一個搜尋可以被執行，而搜尋動作的最大頻率一般會隨著入口之寬度增加而降低。由於電容器完全放電所消耗的能量（U等於 1/2CVcap2，其中C是電容值，VCAp是電容器兩端的電壓。單一匹配線因MISS所做的搜尋而消耗的能量= 大致上與入π可儲存字元的大小（位元數）成比例地增加，較寬的入口 =配線具有較大的對應f容值，較低的搜尋頻率，及在搜寻動作期間會消耗更多的電力。網路與内部網路爆炸性的成長與速度的提 :’牦力:對於更大、更快與更省路的需求，習知大尺寸定址内 M :二“丨思-電會消耗許多瓦的功率。*人希：°:己;=列在搜尋期間’ 口寬度增力σ，但卻不希望產生：：：:己體陣列之入地降低搜尋頻率。為了減輕路+ =消耗且/或明顯容記憶體電路之負擔，可^路&又计者在研發較寬定址内資料字元寬度可★周址内$記憶體架構（如被需求的。巧正之疋址内容記憶體電路架構）是迫切發明概述本兔明為了克服上述記恃f F換 I 問通與限制，佑储A I I 己U月丑&塊，提出一種依據疋址内容串接定址内容記憶體次八口架

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構’以及數個範例電路，用於區塊之匹配線區段決定邏輯閘值，並提出一種方法，用來選擇與組合這些區塊，以獲得電源卽省及/或高效率。一個寬的定址内容記憶體陣列在操作期間，若僅消乾最小的此置、可在高速及/或高搜尋頻率下操作及只有在入口儲存匹配的字元時，才產生可靠的match/hit輸出是迫切需要的。因此，本發明之第一觀點在於提供一種定址内容記憶體裝置，其包含：一個第一定址内容記憶體區塊，具有一個二進位第一區塊輸入及一個二進位第一區輸出；第-次入口，其具有一或多個定址内容記憶體細胞，在第一次入口中之各細胞耦接至第一匹配線區段以及弟一搜哥致此線區段；一個第一組合邏輯閘 (combinatorial logic gate)，具有二進位第一閘輸出與一第一閘輸入，第一閘輸入為第一匹配線區段，第一閘輪出為第一區塊輸出。只有在一預定之二進位邏輯電壓準位出現在二進位第一區塊輸入時，第一次入口才執行定址内谷Z fe體比較，如果第一次入口為—匹配次入口，第一區塊輸出曾送出其預定的二進位邏輯電壓準位。本發明之第二觀點在於提供一種定址内容記憶體陣包含數個定址内容記憶體入口，每一個入口被分割成第一、第二與第三次入口’各包含一個第一、第二與第三匹配線區段。第一匹配線區段經由第一組合邏輯閘，操作

1227892 五、發明說明（5) =1至第二匹配線區段’第二匹配線區段經由筹口、輯閘’操作性地耦接至第三匹配線區段。本發明之第三觀點在於提供一種數位系統’例知 :叫網路路由器（router)等，其包含一個數位處理器乍性地耦接至定址内容記憶體陣列，其如上所述，: 個串接定址内容記憶體區塊。 '一式庫= 明】之，觀點在於提供一種特殊用途積體電 2 =V a ，包含一特殊用途積體電路程式 ^ _ I有電性規則，用來描述本發明各實施例之元件區塊中各裝置間的連接。 —^本發明之第五觀點在於提供一種於入口内執行定 :記=:匕較之方☆，包含··提供第一定址内容記憶第丄二::：進位第-區塊輸入、二進位第一區塊輸眭扯i垃t §己憶體細⑯，第—定址内容記憶體細胞性地耦接至弟一區塊輸入與第一區塊輸出，當預定二 j輯，壓準位出現於二進位第一區塊輪入時，便在細執行=址内容記憶體比較，並送出預定二進位邏輯電位於一進位第一區塊輸出上。二組電，操有數路程庫元，及址内體區出及操作進位胞内壓準内容入 1227892__ 五、發明說明（6) 口。其方法包含：提供第一定址内容記憶體區塊，其具有二進位第一區塊輸入、二進位第一區塊輸出與第一次入口，其次入口至少有一個定址内容記憶體細胞，當預定二進位邏輯電壓準位出現在二進位第一區塊輸入時，便於第一次入口執行定址内容記憶體比較；當上述比較偵測到一匹配次入口時，則送出預定二進位邏輯電壓準位於第一區塊輸出；提供第二定址内容記憶體區塊，其具有二進位第二區塊輸入及二進位第二區塊輸出，其中第一區塊輸出為第二區塊輸入，且第二區塊包含第二次入口，其至少具有一個定址内容記憶體細胞；當預定二進位邏輯電壓準位出現於二進位第二區塊輸入時，在第二次入口執行定址内容記憶體比較；當第二次入口之定址内容記憶體比較偵測到匹配次入口時，在第二區塊輸出送出預定二進位邏輯電壓準位。每一個定址内容記憶體區塊包含一個次入口、一個匹配線區段、一個匹配線感測與閘電路（如及閘），來控制搜尋時序與區塊輸出，數個區塊申接起來（串聯耦接）使得每一個輸出均為下一個區塊之輸入，每一個包含次入口之區塊輸出可以串接至包含下一個次入口之另一個區塊輸入，以建立任意寬度之大型定址内容記憶體入口。當前一個次入口與其對應部分的比較元為匹配時，其給定之次入口 (在第一次入口之後）才會與對應部分的比較元作比較。

第10頁五、發明說明（7) 母一夂入口基本上是一個柄中iL βη κ 有相對應的短匹配線（匹配線區段）：A ^思體入口 ’ ： ,^ 〇己^體入口包含數個次入口及數個匹配線，母一個區塊具有搜聋區塊串接在-起(串聯麵接有入與輸出，數個個之輸入，用來抑制或致能區固，輸出f為下- 塊也有-輸出，以指出區塊中所包，m 丨匕3之邛分入口的搜尋比較結果。在給定的定址内容ip彳咅辦λ h ^ , ^ , , 1谷°己f思體入口内，各匹配線區段係直接耦接至一人入口之定址内容記憶體細胞的個別比較電路 (如XNOR功能），同時也連接到（經由組合邏輯閘，如及閘或反及閘）匹配線區段ML及每一個相鄰（如下一個）次入口之，哥致能線SE。儲存在匹配之入口的字元會保持在入口 =每一次入口匹配線區段上的預先充電高電壓準位，因此每一個區塊之輸出及其串列内之HIT輸出線電壓（Vhl)將合是，輯高電壓準位（true)，相反地，所有入口中，即使曰僅 ^單一位元與比較元之相對應位元不匹配，HIT輸出將會是低^電壓（false)。對熟此技藝者來說，訊號與元件的才^ 性（鬲-低、正—負）在電路中，某部分或全部可以是反相的，其不偏離本發明所揭示的内容與申請專利範圍之疇。發明詳細敘述

第11頁 1227892__ 五、發明說明（8) 本發明提供一種定址内容記憶體陣列（以下簡稱陣列），其包含數個定址内容記憶體串列（以下簡稱串列），每一個串列包含一個定址内容記憶體入口（以下簡稱入口）。每一個串列由數個定址内容記憶體區塊（以下簡稱區塊）串聯而成。每一個區塊包含一個定址内容記憶體次入口（以下簡稱次入口），即入口之儲存位元的子集合。當區塊搜尋致能時，其與一比較元之對應部分作比較。每一個區塊之次入口具有一匹配線區段ML、一搜尋致能線區段 (search-enabling line segment，SE)及一邏輯閘，用來在一區塊内偵測匹配之次入口。每一區塊具有一搜尋致能輸入I N，其可以禁制或致能區塊内之次入口的比較功能。每一區塊一具有一輸出OUT，可以顯示在區塊内之次入口中執行搜尋比較之結果，每一區塊之輸出顯示定址内容記憶體部分搜尋結果，直到包含整個區塊為止。每一個次入口基本上是一個短的入口，其具有對應小電容值短匹配線區段，陣列中的每一串列之區塊均以串接的方式連接，使得每一區塊之輸出均作為下一個區塊之搜尋致能輸入。本發明之定址内容記憶體系統，係以串接的方式，將陣列中那些次入口（包含較寬入口之細胞内之較小入口）與對應之外部比較元位元進行比較，來完成它的搜尋功能。每一個入口包含數個次入口及數個匹配線區段，陣列中之

1227892___ 五、發明說明（9) 細胞的每一垂直欄皆具有一對不同的搜尋線輸入（如SLT及其互補SLC)，其柄接至一比較元緩衝器，每一個水平入口可以耦接至連接入口的所有細胞字元線（word 1 i ne)，且位元線（bit 1 ine)耦接至入口的每一個細胞，以支援將資料寫入每一個入口的細胞，或從每一個入口的細胞讀出資料。本發明之電路所使用的切換電晶體（s w i t c h i n g transistor)可以是場效電晶體（FET) ，晶體（M0S)。每一個電晶體均包含源極、汲極、兩極之間的通道及用來控制通道導通（ON或OFF)的閘極。N型電晶體為正常導通（normally open，NO)型開關，即它們不導通直到邏輯高準位電壓作用在閘極上為止。相反地，p型電晶體為正常關閉（normal ly cl〇se，NC)型開關，亦即當閘極為低電壓時，它們才導通，直到閘極變為高電壓準位為止。j發明所使用的反相器可由p型電晶體以汲極接汲極方式豐在一 N型電晶體上，如同習知技術，反相器之入 ^ Κι::::極端相連，反相器之反相輸出則為兩個之二可:二士本發明之電路中’ *有兩個輪入端成，且有兩輸^ w = 間’加上—反相器所構晶體與兩型‘體反所及槿閘/依傳統方，，以兩個P型電兩輸入端之及閘所構成成^二輸入端之及閘可由兩個 -個反相器所構：構；去f由-個三輪入端之反及問加上成或者任何其他熟悉此技藝者可以設計

1227892 五、發明說明（10) 出之任何組合。本發明之實施例提供一種操作電路與方法，其可包含許多習知的定址内容記憶體細胞電路之拓墣（t〇p〇1〇gy)，例如一位元式/二位元式（^ernary) /全域罩幕式（gi〇bal masking)之定址内容記憶體細胞（以下簡稱細胞）、 SRAM/DRAM細胞、NFET/PFET細胞等，如同第丨圖所示之傳統二位元式SRAM細胞。第1圖為習知技術之細胞1 0 1，其可以經由字元線W乙、匹配線ML及搜尋致能線SE，連接到數個其他相同的細胞 1 0 1，以構成習知的入口，或形成本發明實施例區塊内之次入口。數個本發明之次入口（或習知之入口）經由數條位元線BLT及BLC，與搜尋線SLT及SLC連接，構成一陣列Y如第1圖所示，細胞101與隨機存取記憶體（RAM)儲存細胞ι〇4 之差異點在於疋址内谷纟己丨思體細胞加入一比較邏輯電路 (例如X N 0 R通閘）於定址内容記憶體細胞1 〇 1令之記憶儲存細胞1 0 4 ’措此k供内谷可疋址功能。藉由在搜尋致能線 SE上分別送出邏輯低電壓準位或邏輯高電壓準位，細胞 1 0 1之搜尋功能便可以被選擇性地致能或抑制。本發明之次入口匹配線通過閘是一個由數個並聯之通過電晶體（pass-transistor)所構成之分散式通過問 (distributed pass-gate)，其通過電晶體（如XN〇R功能内

第14頁 1227892 五、發明說明（11) 部）藉由送出於搜尋線SLT及SLC之比較元位元（即送出True 與其互補之值），以及藉由每一個細胞1 0 1的資料儲存細胞 1 0 4之邏輯狀態來加以控制。在匹配次入口的例子中（儲存在入口或次入口的資料完全與目前出現之比較元匹配），匹配次入口之匹配線通過閘會維持在〇FF (非導通狀態），因此，匹配線次入口之預先充電匹配線區段在搜尋致能線 SE降低至一低電盧準位後，便保持在高準位。相反地，不匹配次入口之預先充電匹配線區段在搜尋致能線SE降低至一低電壓準位後，便拉到一低準位。索2A圖為單一定址内容記憶體區塊2〇1之電路圖（本發明通用之疋址内谷§己憶體區塊，其可以是第3 A、3 β、3 D i 及3E圖中之區塊201a、201b、201c、201d、201e的任何一個）’其包含經由匹配線區段M L與搜尋致能線區段$ E，連接到本發明通用的閘電路21〇的次入口110。在初始化（輸入IN保持在一低電壓準位）時，區塊2〇1之輸出〇υτ將會保持在一邏輯低電壓準位，藉由將輸入ΙΝ保持在低電壓^準位，區塊2 0 1便可以被初始化。在本實施例中，其匹配線預先充電晶體tpch係直接由輸入線』所控制，在輸入線ιν 之低初始電I必須持續足夠長的時間，使得匹配線區段壯得以經由預先充電電晶體TpcH，被預先充電到邏輯高電壓低初始電壓也會將搜尋致能線區段SE提升至一邏輯高 1227892___ 五、發明說明（12) 電壓準位，並藉由避免匹配線區段壯之放電（不考慮已儲存的資料及搜尋線的狀態），來確保在次入口丨丨〇之任何搜尋比較操作，搜尋功能被抑制（避免匹配線區段之放電），直到搜尋致能線區段SE降到一低電壓準位為止（例如將輸入線IN拉至邏輯高電壓準位）。藉由本發明實施例之閘電路210中的組合邏輯閘211(第2八、3八'38、3(：、3〇1與3£圖之及閘）之一般操作，輸入線I N之低起始電壓可以保持區塊201之二位元輸出out為低準位，閘電路21〇係將區塊的輸入線I N連接到組合邏輯閘2 11之輸出致能（〇E )輸入節點/ 線’因此’第一區塊（第2B圖中的20卜1)之輸入線IN上的低初始電壓將導致第一區塊（如第2B圖中的2〇卜1)之輸出線OUT上出現低電壓，此低初始電壓會被傳送至下一個（即第二）區塊（如第2B圖中的201-2)的輸入線IN，並依此方式傳送至下一個區塊（如第2B圖中的20卜3,…，201-j)，以至於將串列内的所有區塊（如第2 b圖中的2 (Π - 1，…，2 0 1 - j )加以初始化。第2 A圖所示之通用區塊2 〇 1的功能與操作，以及本發明所有區塊之操作都可以由後文所述之複數j個（j為整數）串聯區塊（如第2 B圖中的2 (H - 1，···，2 〇 1 - j)，來加以了解第 2β圖所示之一般串列22 0。在入口中，每一區塊201 (如 2 01 — 1，…，201-j)包含w個細胞。更進一步來說，一個給定的區塊包含Xi個（Xi為整數）入口之細胞1〇2(例如細胞 1〇2-1、102-2、102-3，…，102-Xi ，其中Xi 是在串列中的 j

第16頁 1227892___ 五、發明說明（13) " ' '〜個次入口中之第i個次入口的細胞，丨是介於丨與〕·之間的整數）’整個串列2 2 0包含次分割入口之所有w個細胞。在本發明中的某些實施例中，對於一個具有總數為w 之細胞102(對應一具有W位元之儲存資料字元）之入口，在 j個串接的區塊中，每一區塊包含一相等數目（亦即X = W/ j) 之細胞1 Ο 2。另外，在某些實施例中，某些區塊（如第—個及/或最後一個）包含比其他區塊之平均數（亦即W/ j )較少或較多的細胞102。本發明區塊中的細胞1〇2可以是—二位元細胞，如第1圖之1 0 1，或者是三位元細胞，或者是任何其他已知的細胞型式（例如二位元式/三位元式/全域罩幕式之細胞，SRAM/DRAM細胞，NFET/PFET細胞等），其可適用於放置在匹配線與搜尋致能線之間的一通過閘 (pass-gate) 〇每一個區塊2 0 1具有一個二位元邏輯輸入節點/線I n，以及一個二位元邏輯輸出節點/線0 U T，在相同的串列2 2 0 中，每一個區塊201(如201-1、2〇1-2、 2 0 1 - 3，…，2 0 1 - ( j -1 ))的輸出節點/線0 U T係連接到每下一個區塊 201(如 20卜1、201-2、201-3，".，201-j)之輸入節點/線I N，串列2 2 0第一個區塊2 0 1 - 1的輸入節點/線I n為整個串列22 0之主時脈（prime clock)輸入節點/線，在一個陣列中，各串列220之第一個區塊2 0卜1的輸入節點/線 IN-1係連接到一共同的主時脈線（如第2B與3Di i圖所示），

_ _ 1 麵 I 第17頁 1227892 五、發明說明（14) 因此所有的串列可以同步地初始化與啟動。串列2 2 0的最後一個區塊2 0 1 - j的輸出節點/線 0 U T - j (參照第2 B圖）是整個串列2 2 0的邏輯輸出節點/線 ΗIT，假如是根據習知入口設計，直接連接到整個争列 2 2 0 (見第2 Β圖）中之所有的細胞（亦即整個定址内容記憶體入口），在合適的時間取樣時，串列2 2 0之輪出節點/線η I τ 訊號與匹配線之邏輯相同。每一個區塊2 0 1之輸入I Ν控制其内之搜尋致能線區段 SE上的電壓準位（例如，經由第2Α、3Α、3Β、3C與3Di i圖所示之反相器ISE，以及經由如第3E圖所示之反相器功能之 NAND閘）。當區塊201之搜尋致能線區段SE保持在邏輯高電壓準位時（即當區塊的輸入I N是在邏輯低電壓準位時），次入口 11 0之匹配線區段ML無法經由匹配線通過閘（每一個細胞1 02之XNOR功能的接腳），放電到接地端（一邏輯低電焊準位卜即使儲存在其次人口的字元中所有的位元與相ς 應比較元之位元不匹配。當區塊2()1之輸入ΙΝ為邏輯低電壓準位時，次人n11Q之匹配線區舰會經由—預電晶體（例如，如第以、^、扑、3(：、3〇1與3£圖所示之15 :電晶體TPCH，或是如第3F圖所示μ型電晶體u，被預先充電且維持在高電壓。在另—未顯示之實施例中個預先充電電晶體TPCH可以由外部線路來控制，直接連接到預先充電電晶體之開’或者是間㈣接至相同或第二

1227892 _______ 五、發明說明（15) 預先充電電晶體的閘極。相反地，當區塊2 〇 1之輸入I N保持在一邏輯高電壓準位時（即搜尋致能線區段SE保持在低準位），次入口之比較功能被致能，並且次入口 1 1 0之匹配線區段上的電壓將會降至接地電壓，或者保持在高電壓，端視儲存在次入口 1 1 〇之資料是否與比較元之對應位元匹酉己σ

區塊201(包含包含第3Α、3B、3C、3Di與3Ε圖之 2〇la、201b、201c、201d、201e)之二位元輪出 out 為第 2A 圖所示之閘電路2 1 0之匹配線區段ML電壓，以及輸出致能節點/線0E電壓之AND值，當閘電路210中之輸出致能線/節點0E在高邏輯電壓準位時，區塊2〇ι之輸出〇υτ將會是其區塊201中次入口 11 0之匹配線區段ML的邏輯值。因此，假如輸出是在搜尋致能線區段SE降至低準位，的時間週期後（亦即匹配線延遲週期1才被致能 (0Ε保持在南準位）的話，區塊2〇ι之輸出〇ιπ將為匹配線通過閘的真值（true)邏輯狀態（匹配線區段ML之電壓），在匹配的人入口日守為咼準位，而在不匹配（m i s s )的次入口時為 :，位。適當延遲週期τ心並不小於最大時間週期，其可視二夂入口之匹配線區段ML在搜尋比較時，儲存不匹配之字兀所需的時間（從預先充電得高準位降至可偵測的低準，）’此最大下降時間包含單一位元不匹配次九=配線區段的下降時間，此最大下降時間可以從次入口110之

1227892 ^〜_____ 五、發明說明（16) 匹配線區段ML之匹配線電容值CML與堆疊在次入口之匹配、’泉通過閘的一導通電晶體的電阻值R來加以計算，或者是可以由習知的軟體模擬來加以決定。如後將詳述，在本發明的各實施例中，匹配線閘電路 21 〇内的輸出致能線/節點0E可以是各種不同方式的時間控制’例如，第3A圖所示之第一實施例21〇a，輸出致能線/ 節點OE可以是直接連接到輸入線IN ;或者如第二實施例所示，輸出致能線/節點〇E可以經由一延遲，被輸入線〗N所驅動’此延遲可以由一連串的長通道（l〇ng channel)反相器所完成，延遲可以直接被輸入線〖N所驅動（如第3B圖與第3F圖所示之閘電路210b與21〇f)，或者是直接由搜尋致月匕反相态ISE所驅動（如第3 C圖所示之閘電路2 1 〇 c);或者如第三實施例，輸出致能線/節點0E可以連接到如第3D丨i圖所示之外部的時脈訊號線CK(例如CR-丨、ck-2、CK-3，…， CK_ j)。另外具有各種内部或外部時脈及輸出致能控制方法的實施例，均在本發明之範脅之内。本發明之區塊201各種實施例（例如第3B、3c、3Di、 3E 與 3F 圖之閘電路210b、210c、21〇d、210e 及 210f)均有一項特徵’係可以降低搜尋整個陣列的電源消耗，此節省電源的方式是對每一個串列220之第一區塊2〇1-1(如圖2β) 及接下來的區塊（201 -2、201 - 3，···，201-j)之搜尋比較做致能，其‘塊輸入知（如IN - 2、IN - 3，…，IN - j)連接到前一

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1227892 五、發明說明（18) 201-1 )為省電型區塊（例如包含第3B、3c、3Di、3E及3F圖所示之間電路21〇b、210c、21 0d、21 0e或21 Of中的任—^ 區塊）’便可以達到較高的搜尋速度以及節省較多的匹配線能源。省電區塊可以應用在每一個串列22〇的第—區塊 2〇 1_1與第二區塊2〇 1—2或更多的區塊，而其餘的區塊（如 20卜3，…，201-j)則利用較快的區塊（例如第3人圖之閘電路 210a，區塊），在這種混合型區塊的組態中，當主時脈訊號在每一個第一區塊2 0 1 - 1的輸入線I n出現高準位時，陣列中的每一個第一區塊之搜尋比較將會同時被執行（在列中的，一個串列220之每一個第一區塊的次入口），然而，在第一區塊2 (Π -1包含一不匹配次入口時，豆串續的區塊（如2〇1-2,2(H-3,…，⑼丨―〕·）並無搜尋比較會被執打，換句話說，陣列中所有第一區塊2〇1 q次入口，在尋比較被致能後，只有第一區塊2〇 Pi包含與對應比較元相匹配之次入口的串列22 0才會執行。第一區塊2〇1-電區塊）的次入口 110-1的位元數目，可以比存在其串列 220中之每一後續區塊之入口資料字元更多或更少，第一次入口110-1包含越多的位元，在陣列操作期間，後續的匹配線區段ML電容便可儲存更多的能量，第一次入口、 21丨:3越乂位兀第區塊（省電區塊）2 0 1 -1則可以運 =Ϊ/藉由微調控㈣—㊣塊2〇1]之輸出致能0E的 H兀件（如弟3B、3C與3F1J所示之閘電路2l()b、2心或 2 1 〇 f )的間隔，或外部時脈訊號CK—丨（如第3d丨與冗圖所示之問電路21〇d與21〇e)的時序，可以將效能速度最佳化。

1227892 五、發明說明（19) 輸入線I N的電歷上升（啟動搜尋致能線區段se )與輸出致能之電壓上升（取樣匹配線電壓，以及在區塊的輸出out出現邏輯值）之間的時間間隔可以被調整（如最小化），使得在第一次入口 110 — 1匹配線電壓一旦可靠地運算出第一區塊 2 0 1 - 1比較之邏輯結果，第一區塊2 0 1 - 1的輸出〇υτ便可馬上送出母一個串列2 2 0之弟一區塊2 0 1 -1的比較結果。在次入口 110-1有單一位元不匹配之情形時，此提升輸出致能線/節點0E之合適的時間，可以緊接在第一區塊2〇1_1次入口 1 1 0-1的匹配線區段ML已經有足夠的時間去放電到低電壓之後。在陣列中，每一個串列22〇(第2圖）之第一區塊2〇卜1 的次入口 1 1 0 - 1中，不匹配機率為1 — (i / 2 )P，其中p為儲存在第一區塊（省電區塊）2 0 1 - 1之資料字元的位元數目，亦即卜X i而i = 1，此機率係假設每一個儲存在第一區塊2 〇 1 —工 ^入口中的資料位元，與其他儲存位元無關，且該位元是钱的。藉由將儲存資料字元之統計的或預期的最少匹配位元指定給第一次入口 11 〇 -1，此機率可以被提高，例如’若卜4(即整個入口 /串列22 0的W個資料位元中，每一個串列22 0之第一區塊201-1次入口包含四個資料位元），陣列中之弟一次入口不匹配機率是1 5 / 1 6。在此情形下，在陣列中每1 6個串列有1 5個會立刻不匹配，只有1個會匹配’在此1 6個串列2 2 0的1 5個中，剩餘的區塊2 〇 1 - 2、 2〇1^3.....2 01-j將不會被致能，即每一個後續之區塊

第23頁 1227892 五、發明說明（20) 2 0 1 - 2、2 0 1 - 3、…、2 0 1 - j的輸入線I N將會保留在初始的低電壓準位。因此，這1 5個串列中，沒有後續的匹配線區段ML會從預先充電的高電壓放電。

此省電設計可以一個具有1，0 4 8，5 7 6 ( 22Q)個入口（亦即，N = l，〇48,576，一個陣列包含1，〇48,576個串列220)之陣列做為例子來加以解說，每一個入口儲存1，〇 2 4個資料位元（亦即W = 1，0 2 4 )，並被次分割成6 4個次入口（亦即卜6 4 )，每一次入口（包含第一次入口）儲存一相等數目的位元（P = X = 1 6)，在第一區塊（亦即省電區塊）2〇 1-1不匹配機率為1-(1/65536)，因此在第一區塊201-1不匹配機率是超過99.99 %，表示1，048, 576個入口中的1,〇48, 560個會不匹配。在1，048, 576個串列220的1，048, 56 0個中，由於搜尋比較僅會對第一次入口（ 1 6位元）1 1 〇 - 1加以執行，所以在1，048, 5 6 0個不匹配串列220之後續區塊20卜2、201-3… 2 0卜64在搜尋期間匹配線區段ML不會被放電，因此，在本發明架構下操作一個1 Μ ’ 1 〇 2 4位元的陣列，執行搜尋動

，，其消耗一匹配線電容CML的放電約為習知1Μ，16位元的 =址内容記憶體陣列。陣列寬度之電力效能會隨著入口變見並且/或隨著每一個串列之第一次入口丨丨〇 — i變寬而增力口0 利用省電型區塊（如第3B、3C、3Di、3E、3F圖所示之閘電路210b、210c、210d、210e或210f之區塊）做為每一

1^· 第24頁 1227892 五、發明說明（21) 個串列220之第二區塊20卜2與第三區塊2〇1 一3或之後的區塊（除了第一區塊2〇卜1之外），本發明之陣列的電力消耗將降得更低。習知陣列也可以達到省電的目的，因為包含本發明區塊架構（見區塊2 0 1 )的串列2 2 0之操作並不需要在每一次搜哥比較結束後，麵接至次入口 11 〇 — 1、11 〇 — 2、 110-3、、、ii〇 —j之搜尋線（每一個細胞之與SLC) 回到任何特定的邏輯電壓準位。在每一個搜尋週期，及在搜尋致能線區段SE降為低準位之前，搜尋線儿了與儿〇的電壓準位將會固定，且每一次入口 1丨〇之每一個細胞1 〇 2至少有一個搜尋線會被固定在邏輯高電壓準位。當搜尋致能線區段SE被保持在邏輯高電壓準位時，即使是在搜尋比較之後’不論所有次入口 11 〇之搜尋線的狀態，其匹配線區段 ML都可以被初始化（亦即預先充電到邏輯高電壓準位），並且初始化之後’在高邏輯電壓準位之預先充電匹配線區段 ML均不會放電，直到搜尋致能線區段“降至邏輯低電壓準位為止。因此，在本發明之實施例中，搜尋線SL丁或SLC在母夂技哥週期結束後’可以維持不變’若下一個要被搜尋的比較元恰需要改變時，此特定的搜尋線才會被改變。在後續的搜尋週期，若給定的比較元之位元並無改變（相對於前一搜尋週期之比較元的位元），對應到該特定位元的技哥線便不會改變’即可以持績保持它先前的狀態。當沒有搜尋比較被執行（例如當位元線BLC與BLT要讀寫資料

第25頁 1227892 五、發明說明（22) 至細胞1 0 1之儲存細胞1 〇 4)且無需對匹配線區段放電時，搜尋線SLT或SLC也可以用來做為其他目的。

第3 A圖為快速區塊2 〇 1 a之電路圖，其包含匹配線閘電路210a，當搜尋比較被區塊之輸入in提高至邏輯高電壓而致能時，便立刻將區塊20 1 a之輸出OUT加以致能。區塊 201a可以做為第2B圖所示之串列220中的第一區塊201 -1、第二區塊201-2或後續的區塊201-3、…、201-j。依據本發明之實施例所架構之串列220 (見第2B圖），可以使用每一個串列220(見第2B圖）中，所有區塊201a-l， 201a - 2， 201a-3，…，201a-j的閘電路2 10a(第3A圖）來最佳化，以達

到最大之搜尋速度。在第一區塊2〇 la-Ι輸入節點/線in已經被提高到邏輯高電壓準位之後，在該快速串列中的每一個區塊2 0 1 a將立刻會被致能（亦即其中的搜尋致能線區段 SE會降到低電壓），這是因為第一區塊之輸入線/節點〖N上所出現之邏輯高電壓準位，將立刻（在一相當短的傳遞時間週期TPD之内）經由其第一區塊傳遞到下一個區塊之輸入節點/線I N，並且依序傳遞到最後一個區塊之輸入節點/線 IN。在不匹配的情形下，若第一區塊2ο。-〗之匹配線區段 ML有足夠的時間TMD，可降至低電壓準位的短時間間隔的話’每一個快速串列2 2 0之Η IT輸出（即最後一個區塊 2〇la-j的輸出現/節點OUT)會可靠地反映全部入口之搜尋比較的邏輯結果，此相當短的時間係大約等於〕· — 1個區塊 2 〇 1 a的傳遞時間（（j -1) * tpd )，與將區塊2 〇 1 a中之匹配線

第26頁 1227892 ^---- 五、發明說明（23) 區段降至低電壓準位々&人 , 之足夠枯間TMD之總合。在寬的串列年摄夕入rr ^ .〇才間（J一i)* tpd + Tmd將會比習知同寬度、 ’、早一匹配線在搜尋時有一不匹配位元之人 :交的資料字元之寬度w增加的時候’ 相交於習知技術之單-匹配線入口)所需之搜4= 短0 里i:2 ί r元定址内容記憶體電路電腦模擬的實驗社果，，、杀，在相同供應電壓之相同的細胞101 (見第i圖），包含下面定址内容記憶體搜尋次數的資料與比較：# 1°)」一匹配線入口，儲存w個二進位位元，依據習知所架構T #2)快速串列，儲存W個二進位位元，依據本發明之實施所揭示之區塊’其為3 2位元的架構。

W .1:—- 立元/入口時間# 1 時間# 2 时Γ丨 [從 50°/〇SLC/T] [從50%ΙΝ-1 ] 對時R [到50%ML] [到50%ΗΙΤ] 128 1. 62 1.31 19% 256 3. 08 1.71 44% 512 5. 93 2· 23 62%

1227892 五、發明說明（24) 從表一的結果可以得知：本發明貫施例所架構之陣列的搜尋頻率，比同寬度之習知技術的單一匹配線陣列要高’且當儲存在其陣列中的資料字元寬度增加時，此差異性會變得更大。區塊2 10a之匹配線閘電路2 l〇a包含一個P-FET電晶體 TPCH ’用來在初始化一開始（亦即當區塊輸入I N保持在低電壓準位），對區塊2 l〇a中匹配線區段ML預先充電至一高電壓準位。電路2 1 〇a也包含搜尋致能反相器ise，其耦接於區塊輸入IN與搜尋致能線區段SE之間，以提供正確的電壓極性給搜尋致能線區段SE。因此，當邏輯閘AND之輸出致能節點0E保持在輸出致能電壓準位（亦即高電壓準位）時，搜尋致能電壓準位係在搜尋致能線區段SE上被送出（SE為低準位）。相反地，在一開始初始化時，當搜尋致能線區段 SE保持在搜尋抑制電壓準位（即SE為高準位）時，邏輯 AND之輸出致能節點0E將保持在輪出抑制電壓準位（即〇e為

驅動搜尋致能線區段SE之搜尋 NFET-PFET堆疊來構成，或者由^ ^朵反相⑶可以由之反相電路。在另-的實施例中任W 勢者所知'

η 、 ^ ' 反相器Ιςρ與第3 A (SI ，由内使部用之反反及相Η'可：如第3F圖所示之實施例加以省略。猎由使用反及間代替及閑，及以NFET做為預先充電電晶

1227892 五、發明說明（25) fpcH，匹配線區段ML上的預先充電高電壓準位降低至低於電源電壓Vcc，可以減少本發明陣列之能量消耗。第3B圖為區塊2〇lb之電路圖，其可以用在本發明上述之串列220(第2B圖）的省電用途。與第3A圖中的電路210a 相對照，第3B圖之電路21 〇b包含延遲區塊DELAY，其配置在區塊輸入節點/線IN與邏輯閘AND之輸出致能節點〇E之間，其DELAY區塊為一種非反相延遲，用來將區塊20 1 b致能，以產生匹配線區段ML之邏輯狀態，其邏輯狀態係為區塊輸入節點/線I N提高到區塊致能電壓準位後（例如在I N升為高準位後），再經過一特定傳遞延遲時間TD之週期，藉由區塊輸出OUT之區塊2 〇 1 b之次入口比較（如在一匹配的次入口時’ ML會保持在高準位）。出現在區塊輸入丨N之區塊致能電壓準位（如高準位）會被搜尋致能反相器丨SE反相，以降低搜尋致能線區段別上的電壓，使其降至一搜尋致能邏輯電壓（如SE降至低電壓準位），若區塊2〇 lb中所包含之次入口 1 1 0儲存不匹配資料的話，便會允許匹配線區段社洛至相同的低電壓。在非反相式DELAY區塊之傳遞延遲時間TD不小於時間tmd的情況下，若且唯若區塊2 〇丨b包含與比較το匹配之次入口，則區塊輸出線〇υτ將會提升至高電壓準位。因此，輸入ΙΝ-2連接至第一區塊之輸出 out-1的第二區塊201b —2，只有在第一區塊2〇ib —丨之次入口 11 0儲存匹配貧料時，才會被致能。若第一區塊2 〇丨b-】之次入口11 0儲存不匹配資料時（為一MISS入口），在相同

1227892 五、發明說明（26) 串列220 (第2B圖）之後續區塊20 lb-2、20 lb-3..... 2 01b-j的匹配線區段ML均不會放電。於是，區塊2〇lb可以用來做為省電的用途，並可以做為第2B圖所示之串列220 的第一區塊201-1、第二201-2或後續的區塊201-3、…、 201-j。第3C圖為區塊2 01c之電路圖，其為一或多個第2B圖中串列220的區塊201，且功能等同於第3B圖所示之區塊 201b。區塊201c具有匹配線閘電路2i〇c，其包含反相式 DELAY區塊’配置於次入口 1丨〇之搜尋致能線區段SE與―^ 閘之輸出致能節點OE間，其反相式DELAY區塊的傳遞延遲週期1\)可以比電路21〇1)之非反相式])£1^丫區塊還短，因為電路2 10c之反相器iSE具有有限傳遞延遲，且因為區塊2〇lc 中電容性線區段SE上電壓的下降時間，比區塊輸入線丨N電壓的上升時間還長。在本發明的一些實施例中，電路2l〇c 之反相式DELAY區塊可以由單一反相器來實施，如長通道 C Μ 0 S反相器。弟1圖為區塊201d之電路圖，其中在外部時脈訊號 j 制之時間内，匹配線區段ML之邏輯電壓係產生區塊 =兩出0UT，右在時脈訊號線CK上致能電壓（高準位）的產 =對於區塊之輪人線IN上搜尋致能電壓（高準位），可 ^ t田地延遲的話，區塊2〇 Id便可用來做為省電用途，如弟2B圖所示串列22()之第—區額卜i、第二2或後

1227892 五、發明說明（27) 續的區塊2 0 1 - 3、…、2 0 1 - j。此外，若區塊之輸入線I n上的搜尋致能電壓（高準位）產生的同時或是之後，輸出致能電壓（高準位）立刻也被產生至時脈訊號線CK的話，區塊 201d可以做為快速區塊（即功能上等同於區塊2〇ia)。因此’區塊20 Id與陣列中的數個區塊20 Id可以被架構與動態地控制，使之操作為快速區塊（如區塊2 〇丨a )，或做為省電區塊（如區塊201b與區塊201c)。第3Dii圖為陣列330之電路圖，其由數個串列所構成 (如22〇一 1..... 220一3、20〇-N)，每個串列包含數個第3Di 圖之區塊201d，並且共享數個外部時脈訊號—工、 CKt.....CK—j)。數個串列220之第一區塊201d—W|i排列 =::攔’且共享第一時脈線n，也可以共享位元線盥技哥線（未繪出）’同樣地，數個串列22〇之第二區塊排列成第二攔，且共享第二時脈線CK_2，也可以丘旱位元線與搜尋線（未繪出）。〃母一時脈訊號CK(如CK-1、CK-?、 rv · λ ，脈訊號產生器(如分別連接260-1、260-2、26〇~3 CLOcLl > CLOciTK'.J.)mcf〇(fK 5 CLOCK-j )可以第一連接25〇與第 2 6 0 - j連接至主時脈連接

主時脈可與系統時脈（未綠一 J or π _ 个、、日不）同步或不同步。篦 25〇可為直接連接，以便所右0士 \个j /弟丨文所有日守脈訊號產生器（如 1227892 五、發明說明（28) CLOCK- 1 'CLOCK-2、···、CLOCK - j)將從主時脈接收一同步訊號，第二連接2 60 - 1、260〜2、26 0-3 ..... 260 - j可為間接連接至主時脈，以便各時脈訊號產生器（如CLOCK-1、 CLOCK-2、…、CLOCK-j)會在不同的時間感測到來自主時脈的訊號。每一時脈訊號產生器（如Clock-1、 CLOCK-2、…、CLOCK - j)可以由電源節約致能輸入pse所驅動，以控制每一時脈訊號產生器所送出的時脈訊號CK之時序節點。陣列33 0之區塊2Old-Ι、201 d-2中每一給定欄之區塊210d將會被操作成快速區塊（如像區塊2〇la)，或省電區塊（如像2 0 1 b或2 〇 1 c )，端視時脈訊號產生器（如 CLOCK-、CLOCK-2.....CL〇CK-j )之電源節省致能輸入 PSE的一位元邏輯狀悲，而此時脈訊號產生器係提供時脈 = 如CK —1、CK —2.....CK-j)給區塊201d 的攔位。每弘源節省致能輪入pSE可以利用陣列控制電路（未繪示） 1斤ΐ生之一進位邏輯電壓，從快速區塊模式獨立地及/或也切換至省電區塊模式，反之亦可。因此，在每-個 & 數個區塊201d所構成的陣列330可以被操作成 :見L列（所有區塊的欄操作為快速區塊20 1 a)，或者了車列（所有區塊的欄操作為省電區塊201b或區塊的筮、一可具-^電之快速—寬陣列（如區塊的第一攔或而區塊中$ ^第一攔架構成省電區塊2〇 lb或20 lc來操作， ° “中後續的攔則架構成快速區塊201a來操作）。陣列線中’提供給每一個區塊之外部時脈^(如

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第32頁 1227892 五、發明說明（29) · ···、ck~ j)線，可以使陣列中每一個區塊的同步初始化更加容易。陣列33〇之每-個區塊2〇ld之同步初始化，可以在每一時脈訊號線（主時脈與、 ck_2+'/··、以”·）同步送出低電壓來執行，此同步初始化可以藉由動態地設定每一時脈訊號產生器、 3==1:^、以0^])之？^輸人來執行，當主時脈送出力區電壓準位時，p車列33 0中區塊的所有攔位被 η成速區塊(如區塊，）來操作(如初始化期間暫時性的）> 4 '之：3右m塊！〇ie之電路圖，其適用於如第3D“圖所不/、。卩時脈訊號CK的一個或多個區塊。區塊2〇 1 e且有輸出0叮與内部比較功能(搜尋致能線區二』由區具 q . I* ^ I夕4日可脈汛唬CK所控制，電路2 1 〇e使得第 20; 1 : ί L列中每一區塊的同步初始化更加容易，由區塊陣列33G之同步初始化比由區塊所構成 ^ ' 點，因為搜尋致能線區段SE直接地被電路201e 之％脈訊號CK所控制。弟奵圖為區塊2〇lf之電路圖，其與第％圖之區塊20卜有類似的功能，用來做為第2B圖中串列22〇之一個或多個區塊2〇1。當第3C圖之區塊201c的訊號IN為高電位時，第 3F圖之區塊201f的訊號IN則為低電位，因此，區塊““的 1227892---- 五、發明說明（30) 匹配線預先充電電晶體TPCH為NFET，而在第3C圖之區塊 201c為PFET。如前所述，區塊201 f之設計不需第3C圖之區塊2 0 1 c中的搜尋致能反相器ISE，並且將區塊2 0 1 c之及閘 AND替換成更簡單的反及閘。第4A圖為時序圖，其顯示在第3B圖與第3C圖之區塊中，OE線上之搜尋致能輸入訊號丨N與輸出致能訊號之範例時序關係（延遲）。邏輯閘AND之輸出致能節點0E會在固定的時間區間上升與下降（或在另外的實施例中，在兩個不同的時間區間），其由區塊輸入線丨N與輸出致能節點〇E之 η遞延遲（或上升與下降訊號之延遲）所決定，訊號傳對訊號而言，如在⑽節點的上升電壓，將區塊之輸出致此）不能少於τ ，如前而α 包含單-不匹配位元：次入口：定義之最低時間，此為壓準位降至可靠地二二；=配線，㈣先充電高電 ’以加速區塊之初始化化並且抑制輪出的下降,:準位的時間，龍塊初始短並且最小化......t 一土之机號傳遞延遲TID可以比TMD還 210d Γ，Β:ί :::二其顯示在第3幻圖所示之閘電路 CK號之範例：序:“：〇E上的輪入訊號IN與外部時脈訊過-適當二I ;3在=輪入線_電厂堅提高後，經 (藉以將輪出致炉^ :品“之輪出致能線〇E便會提高 out有足夠的時間去，、、At 為匹配次入口在區塊輸出個區塊之後，區塊之輸出致

1227892 五、發明說明（31) --- 能線0E可以立刻降至低準位（藉以降低區塊之輸出〇υτ，以初始化下一個區塊2〇 ld)。區塊輸出〇υτ在一足夠時間内致能全部的區塊輸出，或在ΗΙΤ輸出已經產生（並被取樣與閂鎖）’給定區塊之ΟΕ線便會變成低準位。第5圖為一代表性數位系統，其包含依據本發明之實施例所架構出來的陣列（如第3Di i圖之陣列330 )，數位系統可以包g數位網路路由器（r 0 u t e r )或是平行處理電腦系統（parallel processing computer system)。本舍明之觀點也可以實施於特殊用途積體電路（Awe) 程式庫’其包含本發明之特殊用途積體電路程式庫元件，並具備電性規則來描述本發明之區塊及/或匹配線閘電路。本發明之特殊用途積體電路程式庫元件之電性規則描述裝置（如電晶體、A N D閘、反相器等），及裝置之間的連接（例如匹配線區段與搜尋致能線區段，兩個區塊間的 IN-0UT連接等）。其電性規則將以第2A、2B、3A、3B、 3C、3Di、3Dii、3E、3F與5圖所示之電路加以定義，並可以表示成電子設計交換格式（electronic design interchange format，EDIF)。對熟悉此技藝者，本發明之特殊用途積體電路程式庫元件可以用來架構本發明之陣列’其具有如上所述之各種不同入口寬度、電力需求，以及效能（如搜尋速度及/或搜尋頻率）。

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第36頁 1227892 圖式簡單說明本發明之實施例將如下 " 相似的命名即代表其元件·田乂 ’且與圖不相對應，其中第1圖為習知定址内定匹配線與搜尋致能線；σ思體細胞之電路圖，其具有第2Α圖為本發明實施例圖，其包含定址内容記憶體文2 $内谷記憶體區塊的電路區段、搜尋致能線區段、# 3入二其火入口具有匹配線送出之輸出；哥致月b輸入及匹配線閘電路所第2 B圖為定址内容纪产個定址内容記憶體區棟°，ί體=列電路圖’包含第2A圖數起，使得每一區塊之輪出^ —接方式操作性地耦接在一且最後一個區塊之輸出盍:人—個區塊之搜尋致能輸入，擊中（ΗΙτ)冑a ; 為包含定址内容記憶體入口之邏輯第3A圖為第一種變化之定址六^立包含匹配線閘電路，其在定址—各5己憶體區塊電路圖，後，將區塊輸出立刻致能疋# = ί記憶體搜尋比較致能之串列之第-、第」ΐ;定圖之定址内容記憶體第3Β圖為第二種變化之定址：：塊、包含匹配線閘電路’其具有輸出延遲時二：J塊電路圖’ (―output-delaying tl丨ne delay)，用來做為第2Β圖定址内 “己憶體串列之-或更多個定址内容記憶體區塊；第3C圖為第3B圖定址内容記憶體區塊等效電路圖，呈有=配線閘電路’其包含輸出延遲時間延遲，用來做為第 2B圖定址内容記憶體串列之一或更多個定址内容記憶體區第37頁 1 1227892 圖式簡單說明塊；第圖為第三種變化圖’包含匹配線閘電路，其定址内容記憶體區塊電路遲’用來做為第2B圖或第3D=被:外部時脈訊號所延内容記憶體區塊； 1圖各串列之—或更多個i址第3Dii圖為定址内容定址内容記憶體串列，每二思體陣列之電路圖，包含數個址内容記憶體區塊且共享，争列包含數個第3Di圖之定第3E圖為第四種變 ^時脈訊號線，· 其具有輪出及被區塊輪入斑址内容記憶體區塊電路圖，能，用來做為第2B圖或第3;外部時脈訊號所致能之比較功内容記憶體區塊； D"圖各串列之—或更多個定址第3F圖為第3C圖定址内容記憶體區塊之變化電路圖，其中匹配線預先充電電晶體為肿口，用來做為第2β圖各串列之二或更多1定址内容記憶體區塊；第4A圖為時序圖，其顯示第3B圖與第3C圖定址内容記憶體區塊之搜尋致能輪入訊號丨N與〇E線上之輸出致能訊號兩者之間的時序關係範例；第4 B圖為時序圖，其顯示第3 D i圖閘電路之輸入訊號 I N與0E節點上之外部時脈訊號CK兩者之間的時序關係範例；以及第5圖為代表性的數位系統，包含定址内容記憶體陣列’其依據本發明之各實施例所架構。

第38頁 1227892 圖式簡單說明圖示元件符號說明 101 定址内容記憶體細胞 102-1， 102-2， …，102-Xi 定址内容記憶體細胞 104 隨機存取記憶體儲存細胞 110, 110-1, 110-2, …，110-j 定址内容記憶體次入口 201，201-1， 201-2， …，201-j 定址内容記憶體區塊 201a? 201b, 201c, 201d, 201e, 201f 定址内容記憶體區塊 201d-l, 201d-2， …，201d-j 定址内容記憶體區塊

210， 210-1， 210-2，…，210-j 閘電路 210a, 210b, 210c, 210d, 210e 閘電路 211 組合邏輯閘 220, 220 - 1, 22 0-2, …，22 0-N 定址内容記憶體區塊串列 2 5 0 第一連接 2 6 0 - 1,2 6 0 -2， ···, 2 6 0-j 第二連接 330 定址内容記憶體陣列

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Claims

1227892 申請專利範圍 '~ e 1·種定址内容記憶體（content addressable memory)裝置，包含： • 一第一定址内容記憶體區塊，具有一二進位第一區塊輸入與一二進位第一區塊輸出，包含：一第一次入口，具有至少一定址内容記憶體細胞丄在該第一次入口中之該定址内容記憶體細胞係耦接至第一匹配線區段及一第一搜尋致能線區段；以及 _ 一第一組合邏輯閘，具有一二進位第一閘輪出及凡一進位第一閘輸入，該第一閘輸入為該第一匹配線區段，該第一閘輸出為該第一區塊輸出； ^ 其中’只有在一預定二進位邏輯電壓準位出現於該二進位第一區塊輸入，該第一次入口才執行一定址内容記憶體比較；以及 )當該第一次入口為一匹配次入口，該第一區塊輪產生邊預疋的二進位邏輯電壓準位。 2 ·如申睛專利範圍第丨項所述之裝置，包含一第二定址内容記憶體區塊，具有一二進位第二區塊輸入及一二進位第一區塊輸出，包含：一弟二次入口，具有至該第二次入口中之該定址内匹配線區段及一第二搜尋致一第二組合邏輯閘，具進位第二閘輸入，該第二閘少一定址内容記憶體細胞，在

能線區段；以及有一二進位第二閘輸出及一二輸入為該第二匹配線區段，該

第40頁 1227892___ 六、申請專利範圍第二閘輸出為該第二區塊輸出；其中該第一區塊輸出為該第二區塊輸入。 I 3.如申請專利範圍第2項所述之裝置，包含一第三定址内容記憶體區塊，具有一二進位第三區塊輸入及一二進位第三區塊輸出，包含：一第三次入口，具有至少一定址内容記憶體細胞，在該第三次入口中之該定址内容記憶體細胞係耦接至一第三匹配線區段及一第三搜尋致能線區段；以及

一第三組合邏輯閘，具有一二進位第三閘輸出及一二進位第三閘輸入，該第三閘輸入為該第三匹配線區段，該第三閘輸出為該第三區塊輸出；其中該第二區塊輸出為該第三區塊輸入。 4. 如申請專利範圍第3項所述之裝置，其中該第一組合邏輯閘包含一二進位第一輸出致能輸入，且其中該第二組合邏輯閘包含一二進位第二輸出致能輸入。

5. 如申請專利範圍第4項所述之裝置，其中該第一區塊輸入為該第一輸出致能輸入。 6. 如申請專利範圍第5項所述之裝置，其中該第二區塊輸入為該第二輸出致能輸入。

第41頁 1227892 六、申請專利範圍 7. 如申請專利範圍第4項所述之裝置，其中該第一區塊包含一第一延遲，該第一延遲具有一訊號延遲間隔、一第一延遲輸入及一第一延遲輸出；其中該第一輸出致能輸入為該第一延遲輸出。 8. 如申請專利範圍第7項所述之裝置，其中該第一延遲為一非反相延遲，且該第一區塊輸入為該第一延遲輸入。

9. 如申請專利範圍第8項所述之裝置，其中該第二區塊輸入為該第二輸出致能輸入。 1 0.如申請專利範圍第4項所述之裝置，其中該預定二進位邏輯電壓準位為一二進位高電壓準位，該第一組合邏輯閘為一及閘，該第二組合邏輯閘為一及閘。 11。一種定址内容記憶體陣列，包含：

複數個定址内容記憶體入口，每一該定址内容記憶體入口被分割成複數個第一、第二及第三次入口，各該第一、各該第二與各該第三次入口包含一第一、一第二及一第三匹配線區段；其中該第一匹配線區段係經由一第一組合邏輯閘，操作性地耦接至該第二匹配線區段，該第二匹配線區段係經由一第二組合邏輯閘，操作性地耦接至該第三匹配線區段。

第42頁 1227892 六、申請專利範圍 1 2.如申請專利範圍第1 1項所述之陣列，其中該第一組合邏輯閘為一及閘，具有一第一閘輸入及一第一閘輸出。 1 3.如申請專利範圍第1 2項所述之陣列，其中該第一閘輸入為該第一匹配線區段。 1 L如申請專利範圍第1 2項所述之陣列，其中各該第一、各該第二及各該第三次入口包含一第一、一第二及一第三搜尋致能線區段，各該搜尋致能線區段係分別用以防止在該第一、該第二及該第三匹配線區段上的電壓放電。

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