JP4222751B2 - 内容アドレス指定可能メモリ(cam)装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に内容アドレス指定可能メモリ(CAM)装置に関し、より詳細には、CAMのための一致検出用一致線コントローラ(Match Line controller)回路の設計および使用に関する。
【0002】
【従来の技術】
内容アドレス指定可能メモリ(CAM)は、エントリと呼ばれる複数の記憶位置に格納された表をベースしたデータの高速(例えば、単一クロック・サイクル)探索を行うように構成された装置である。
【0003】
図1に示すように、CAMセル101がランダム・アクセス・メモリ(RAM)記憶セルと異なる点は、CAMセルは、内容指定可能機能を実現するように、すべての記憶セルに比較論理回路を付け加えていることである。RAMアレイと違って、CAMアレイのワード記憶位置(すなわち、エントリ)内のすべてのデータ・ワードは、被比較数(comparand)バッファに格納された探索ワード(すなわち、被比較数)と同時に比較することができる。この追加された機能により、一般に、各セル内の部品数は、比較機能を行うために必要なトランジスタまたは他の部品/回路要素の数だけ増えるが、CAMメモリ・アレイに「並列処理」特性が追加される。多くのCAMアレイは、一般に、分布した一致線パス・ゲートを形成するように、一致線と接地の間に並列接続された複数のパス・トランジスタ(例えば、図1のPTj、ここでj=1,2,...X)を含む。
【0004】
CAMの一致線パス・ゲートは、一致線に接続された複数の並列パス・トランジスタ、または複数の並列パス・トランジスタ・スタックで構成される分布パス・ゲートである。CAMセルは、CAMセル内で協働して論理XNOR比較機能を行う一対のパス・トランジスタ・スタックを備えることができる。パス・トランジスタ・スタックは、一致線と接地の間に直列接続された2個またはそれよりも多いトランジスタで構成されて、一致線パス・ゲートの脚部を形成することができる。一致線パス・ゲートの各脚部は、NFET、またはPFET、またはこれらの種類の電界効果トランジスタの組合せで構成される。
【0005】
図1のような従来技術の大抵のCAM回路では、一致線はキャパシタンス(CML)を有するコンデンサとして機能し、このキャパシタンスは、各探索の前に、論理HIGHの電圧(例えば、Vdd)に予め充電(例えば、事前充電トランジスタTPCを通して)される。各一致線上で観察可能なイベントは、不一致(ヒットとも呼ばれる一致と逆の論理)であり、この不一致によって、一致線の電圧は、一致線パス・ゲートを通して、事前充電のHIGH電圧からLOW電圧に低下する(接地電圧に向かって放電)。
【0006】
一致エントリ(MATCH-ing entry)の場合は、一致エントリの一致線パス・ゲート(すなわち、一致線に並列接続されたパス・トランジスタ・スタックのすべてで構成される)は、オフ(すなわち、非導通)のままである。したがって、一致エントリの事前充電された一致線は、従来技術の不一致検出CAM回路(例えば、図1の102)ではHIGHのままである。このようにして、従来技術では、一致感知のハードウェア設計者は、一致線の電圧変化がないことを検出するという問題に直面し、この問題では、確実なストローブ・プロトコルを定義し、確実な一致またはヒット出力信号を活動化するために必要な余裕を感知することが非常に難しい。
【0007】
従来技術の一致線システムでは、各エントリ内に格納することができる2進ワードのサイズ(すなわち、幅X)が増加するにつれて、各一致線のキャパシタンスは、一般に、比例して増加する。コンデンサ(例えば、一致線)の完全な放電で消費されるエネルギー(ECAP)は1/2CVCAP 2に等しいので(ここでCはキャパシタンスであり、VCAPはコンデンサの両端間の電圧である)、各不一致で探索ごとに、この一致線システムで消費されるエネルギー(例えば、EMISS=ECAP)は、CAMエントリ内に格納することができるワード・サイズ(X)の増加にほぼ比例して増加する。さらに、従来技術のCAM回路の多くで消費されるエネルギーは、探索の頻度に正比例している。したがって、従来技術の不一致検出CAM回路(例えば、図1の102)の動作中に消費される電力および発生する熱は、一般に、探索頻度の増加とともに増加する。
【0008】
従来技術において、例えば、一致線のキャパシタンスCMLを最小にすることで、または一致線が事前充電電圧すべて(例えば、VCAP)を完全には放電しないようにすることで、各探索の各不一致イベントで失われるエネルギーを最小にする試みが行われているが、これらの方法では、一般に、各不一致で消費されるエネルギーが、各エントリ内のワード・サイズ(すなわち、幅X)の増加および探索頻度の増加に比例して増加しないようにすることはまだできない。
【0009】
別の方法、すなわち一致イベント検出方法が、特開平11‐73783号公報で開示された。この開示では、開示されたCAMの各一致線は、LOW(例えば、接地またはその近く)に事前充電され、そして、その一致線に関連した全エントリの全ビットが一致になった時だけ、一致検出電圧(Match Detection Voltage)(VMD)よりも高くなる。特開平11‐73783号公報の教示では、一致線電圧(VML)だけで直接に駆動されるCMOSインバータ(19)(おそらく、NFETトランジスタにPFETトランジスタが積み重ねられる)が、一致エントリの一致線上での一致イベントの発生を検出するために使用されるようになっており、一致線電圧(VML)が一致検出電圧(VMD)以上に上がるのに応答して、CMOSインバータ19が切り換わる時に、CMOSインバータ19からヒット信号が出力される。したがって、特開平11‐73783号公報の一致検出電圧(VMD)は、CMOSインバータ19のCMOSインバータ・スイッチング電圧(VCMOSSIS)より小さくできない。このCMOSインバータ・スイッチング電圧(VCMOSSIS)は、確実にヒットを記録するために、電源電圧の半分(VCC/2)以上である可能性がある。特開平11‐73783号公報の一致イベント検出回路および方法は、一致イベント後に、長すぎる期間の間ずっとエネルギーを消費する(例えば、すべての不一致エントリ(MISS-ing entry)による貫通電流)。
【0010】
イントラネットおよびインタネットの爆発的な成長および高速化は、より大きな、より高速な、そしてよりエネルギー効率のよいCAM回路の需要を喚起している。従来技術の大きなCAMメモリ・アレイは、探索動作の実行中に、多数ワットの電力を消費する可能性がある。CAMアレイの長さNおよびエントリ幅Xは増加し続け、探索はますます頻繁になるので、CAM探索動作中に消費される電力を低減する必要も増している。
【0011】
【発明が解決しようとする課題】
CAMの設計では、探索を行う時に、CAMが可能な最小のエネルギーを使用し、一致ワードがCAM内のエントリに格納されている時に、各探索で確実に検出できる一致/ヒットのイベントが生成されるのが望ましい。したがって、本発明は、特に、内容アドレス指定可能メモリを探索するための改良された一致検出回路および一致検出方法を提供する。本発明の実施形態は、従来技術に優る低減されたエネルギー消費およびその他の利点を実現しながら、多くの知られているCAM記憶セル回路配列(例えば、2進/3進/大域マスキングCAMセル、SRAM/DRAM CAMセル、NFET/PFET CAMセル)をサポートすることができる一致検出回路および動作方法を提供する。
【0012】
【課題を解決するための手段】
本発明のCAMシステムは、CAMメモリ内のすべてのエントリを外部から加えられる「被比較数」と同時に比較して、その探索動作を行う。被比較数と「一致する」CAMアレイのエントリに格納されたワードにより、より高い電圧が一致線に生じ、その結果、ヒット線電圧(VHL)は論理HIGHの電圧レベルに上がり、一方で、被比較数の対応するビットと不一致である(すなわち、一致しない)ビットをただ1つでも含む格納されたワードすべてにより、一致線LOW電圧(偽)が生じる(したがって、ヒット線電圧(VHL)はLOWのままである)。本発明の一致検出電圧(VMD)は、一致線の前述の「より高い一致線電圧レベル」の下限である。本発明の実施形態の一致検出電圧(VMD)は、通常、電源電圧の半分より小さい(すなわち、VCC/2より小さい)。
【0013】
一致検出期間の終了時で、かつ一致エントリが検出された、または確実に検出できるようになった比較的すぐ後で、注意深くタイミングがとられた制御信号で、各不一致エントリの貫通電流は完全に遮断される。不一致エントリの貫通電流を遮断するために、特別にタイミングがとられた制御信号を生成する回路が開示される。
【0014】
したがって、本発明の第1の態様は、各々が一致線パス・ゲートの複数の脚部の1つの脚部に結合されている複数のCAMセルと、一致線パス・ゲートのいずれかの脚部が導通している時に、一致線をLOW電圧レベルに結合するように、一致線パス・ゲートに結合されている、一致線電圧を有する一致線とを備え、さらに、一致線に結合された電界効果トランジスタ(FET)を含み、一致エントリを検出するように構成された一致検出回路を備える内容アドレス指定可能メモリ(CAM)装置を提供する。ここで、一致エントリは、一致検出期間内の、一致線電圧のLOW電圧レベルから一致検出電圧への立上りで特徴付けられる。
【0015】
本発明の第2の態様は、電界効果トランジスタ(FET)を備えるCAMエントリ用の改良された一致検出回路を提供し、この電界効果トランジスタのゲートは一致線に結合され、このFETは、一致線の電圧がFETの導通閾値電圧に立ち上がる時に、HIGH電圧で浮遊しているノードをLOW電圧に向かって引き下げるように構成されている。
【0016】
本発明の第3の態様は、CAMアレイに動作するように結合されたディジタル・プロセッサを備えた、例えばコンピュータ、またはネットワーク・ルータのようなディジタル・システムを提供し、このCAMアレイは、本発明の前記の態様のようにFETを含んだ一致検出回路を有する。
【0017】
以下で、添付の図面に関連して本発明の例示的な実施形態を説明する。その図面では、同じ指示は同じ要素を示す。
【0018】
【発明の実施の形態】
本発明は、特に、内容アドレス指定可能メモリ・アレイ内の一致エントリを検出するための、改良された一致検出回路を含んだ一致線コントローラを提供する。図3に示すように、N個のデータ・ワードを格納する(すなわち、N個の「エントリ」を持つ)CAMアレイ221は、エントリごとに1本ずつの一致線の、N個の一致線を有し(例えば、ML0,ML1,ML2,..MLN-1、ここで、N=Y×Lであり、Yは、一致線コントローラ回路で制御されるエントリの数を表す整数であり、LはCAMアレイ当たりの一致線コントローラ回路の数を表す整数である)、各エントリはCAM内に唯一のnビットのアドレスを有する(n=底2のLogN )。本発明の実施形態では、エントリと一致線の各組合せは、図2に示すように、一致検出回路210を含んだ一致線コントローラMLCに結合されている。
【0019】
図2は、改良された一致検出回路(210)を含んだ本発明の一致線コントローラ(MLC)の実施形態を示し、この一致検出回路(210)は、例示的な(例えば、3進)CAMセル201に結合されている一致線に結合されている。CAMセルは、2個の2進の記憶要素(例えば、メモリ記憶セルCELLCおよびCELLT)で構成され、2個のNFETトランジスタ・スタック(T0−T2とT4−T6)で実現されたXNOR機能を有する。CAM探索動作前に、制御信号MATCHDETECTION-ENABLE-NOT(一致検出イネーブルNOT)(MEN_)はHIGHであり、これによって、一致線はLOW電圧に事前充電される。また、このように制御信号MEN_が探査前(すなわち、初期)にHIGH状態であることで、フロートはHIGHに事前充電され、したがって、CAM探索前にヒットはLOWである(すなわち、ヒット無し)。制御信号MEN_がLOWである一致検出期間内に行われるCAM探索動作中に、一致エントリに結合された一致線コントローラの一致検出回路210は一致を検出し、その時だけ、ヒットは論理HIGH(すなわち、真)の電圧レベルになる。一致線コントローラに入力される制御信号(MEN_)は、図3、8、9、11および12に示す本発明のタイミング制御信号生成回路で生成することができる。
【0020】
図2の本発明の一致検出用一致線コントローラ(MLC)の機能は、図3のより大きな回路の中の要素として、より広い状況の中でより適切に理解することができる。図3は、CAMコントローラ224を有するCAMアレイ221に関連した本発明の一致線コントローラ(MLC)の例示的な配列を示す。このCAMコントローラ224は、本発明の一致線コントローラMLCに対してMEN_制御信号を生成し、かつアサートするためのタイミング制御信号生成回路(すなわち、タイミング・コントローラ226)を含むことができる。タイミング・コントローラ226の出力は、Y個の一致線コントローラMLC0〜MLCY-1の各々に伝送される。このY個の一致線コントローラMLC0〜MLCY-1の各々は、本発明の方法に従って、CAMアレイ221のY個のエントリに格納された一致ワードを検出するための一致検出回路210を含む。一致線コントローラMLC0〜MLCY-1は、それぞれ一致線ML0〜MLY-1に接続され、構成は互いに全く同じであるので、ここでは総称してMLCと呼ぶことができる。CAM探索動作が行われるべき時に、一致線MLC0〜MLCY-1の各々に、タイミング・コントローラ(例えば、226)で生成されるタイミング制御信号MEN_が入力される。CAMセルの縦の各列は、被比較数バッファ228に結合された一対の差動探索線入力(例えば、SL0とそれの補数SL0_)を有する。図2および3に示すように、各水平なCAMエントリは、一致線(例えば、MLC0)に結合され、この一致線が、今度は、一致線コントローラに結合されている。「ワード線」入力を各エントリのすべての記憶セルに結合し、ビット線をエントリの各セルに結合して、エントリの各記憶セルへのデータの書込みをサポートすることができる。
【0021】
図3に示すように、複数(すなわち、Y個)の一致線コントローラMLC0〜MLCY-1の各々の各出力は、アドレス出力回路(AOC)に接続することができる。CAM探索動作で一致エントリが検出される一致線コントローラMLC0〜MLCY-1の1つまたは複数から出力される可能性があるHIGHの「ヒット」信号をラッチすることができるように、アドレス出力回路(AOC)が各MLCの出力に接続されている。セット/リセット・ラッチへのセット入力としてヒット信号を使用して、ヒット信号をHIGHでラッチすることができる。CAMエントリに格納されたデータ・ワードが被比較数バッファ228に格納された被比較数と同一である(すなわち、一致する)ことを、MLCの一致検出回路210が検出する時に、MLCは論理HIGHの「ヒット」信号を出力する。それから、AOCは、一致CAMセル・エントリのアドレスを一致アドレスMATCH・ADDRESSとして出力する。
【0022】
一致検出期間中に、CAM探索は行われる。MLCに入力される制御信号MEN_がLOWに低下する時に、一致検出期間は始まる。一致検出期間中に、確実なヒットが出力される前に、探索すべきデータは、CAMアレイ221の複数のエントリの各内容アドレス指定可能メモリ(CAM)・セル201に格納されており、さらに被比較数は被比較数バッファ228に格納されており、その結果、2X本の差動探索線(例えば、SL0、SL0_、SL1、SL1_、SL2、SL2_、...SLX、SLX_、ここで(x=X−1))が一致検出期間内にアサートされるものと想定する。制御信号MEN_がLOW(探索可能)の電圧(すなわち、論理LOWの電圧)から初期の(探索前)HIGH電圧に遷移して戻る時に、一致検出期間は終了する。一致検出期間の開始と終了の間の時間(t2)の長さの最適化につては、この開示の他の部分で議論する。
【0023】
図2に示す本発明の一致線コントローラの実施形態を再び参照して、MEN_線の初期(探索前)の論理HIGHの電圧は、スタック・トランジスタPFETT1およびNFETT8の両方のゲートおよびインバータI1の入力に論理HIGHの電圧を与え、これによって、PFETT1は初期にオフ(すなわち、非導通)になり、NFETT8は初期にオン(すなわち、導通)になり、プル・アップ・トランジスタT3は初期にオンであるようになる。一方で、T10は初期にオフである(T8がオンであることにより、一致線の事前充電電圧がLOWであるために)。インバータI1は、NFET・PFETのスタック対で、または当業者には知られている任意の等価なインバータ回路で形成することができる。もしくは、インバータI1は、他の実施形態では無くすることができる(例えば、T3をNFETとして実現することで。これは、電源電圧(VCC)が十分に大きくて、ソース・基板電圧に応じて、NFETT3の比較的大きな実効スイッチング閾値電圧(VT)を補償する場合、確実に動作する)。PFETT3を含んだ図2の回路は、シミュレーションで、1.0ボルト程度の小さな電源電圧(VCC)で確実に動作した。
【0024】
各CAMエントリの電気導電性一致線はキャパシタンスCMLを本質的に有し、スタック・コントローラ・トランジスタ(すなわち、プル・アップ・トランジスタT1とプル・ダウン・トランジスタT8)の各々、および一致線の分布パス・ゲートの複数の脚部(例えば、パス・トランジスタ・スタックT0−T2およびパス・トランジスタ・スタックT4−T6)に接続されている。一致線のパス・ゲートは、一致検出期間中、論理NORゲートとして機能し、その結果、CAMエントリに格納されたワードが被比較数と不一致である時のように、一致線パス・ゲートの脚部が1つでも導通(オン)している場合、一致線パス・ゲート(NORゲート)は導通し、それによって、一致線(実効NORゲート出力)を論理LOWの電圧レベル(不一致または一致でないことを示す)に保持する。各XNORゲート(例えば、XNOR1)の各脚部(例えば、例示的なCAMセル201のT0−T2およびT4−T6)は、したがってCAMエントリの各CAMセルの各脚部は、一致線パス・ゲート(すなわち、NORゲート)の1つの脚部として機能する。
【0025】
前に述べたように、探索前(すなわち、MEN_がLOWである一致検出期間の前)に、一致線は、NFETT8を通してLOWの電圧レベル(例えば、接地)に事前充電され(すなわち、プル・ダウンされる)、一方で、PFETT1はオフである。(また、探索線がLOWに事前充電されることは必要ないので、不一致エントリの一致線は、一致線パス・ゲートの1つまたは複数の脚部によって、探索前に論理LOWの電圧にプル・ダウンされることがある)。一致線はNFETトランジスタT10のゲートに結合されているので、一致線の初期のLOW電圧レベルによって、T10は探索前に非導通(オフ)になる。一方では、探索前に、インバータI1の出力は、PFETT3のゲートにLOW電圧レベルをアサートし、したがって、T3は導通(すなわち、オン)する。T3がオンであり(すなわち、導通)T10がオフである(すなわち、非導通)という初期の組合せによって、フロート・ノードは初期に論理HIGHの電圧レベルに事前充電される。これによって、今度は、インバータI2(これの入力はフロート・ノードに接続されている)の出力が論理LOWの電圧になる。このことは、一致検出期間の前に、ヒット線にLOW電圧レベルをアサートすることで論理的なヒット真の条件がない(すなわち、ヒット=偽)こと示している。留意する価値のあることであるが、初期にHIGH電圧を事前充電する条件を設定した後でT3がオフした場合(T10はオフのままである)、フロート線上のHIGH事前充電電圧は続き、これに結合されたインバータI2の出力は、ヒット線にLOW電圧レベルをアサートして、論理的なヒット真の条件がないことを示し続けるように、フロート線は有限なキャパシタンスを持つ。
【0026】
パス・ゲートの脚部(例えば、XNORトランジスタ・スタック)の各々が、記憶セルに格納されたデータ・ビットの論理値と探索線に表された被比較数ビットの論理値とのみに依存して、導通(オン)か非導通(オフ)かのいずれかになるように、一致検出期間の開始時およびその間、一致線のエントリの記憶セル(例えば、CELLTおよびCELLC)および探索線(例えば、SLC、SLT)は適切に給電され静止して、確実な探索を可能にするものと想定する。
【0027】
エントリが探索データ(すなわち、被比較数)と比較して一致を含む場合、一致線に並列接続されたCAMセル内のパス・トランジスタ・スタック(例えば、XNOR1のNFETスタック)にはオン(すなわち、導通)するものはないので、一致検出期間中に一致線に流れ込む電流によって、一致線電圧(VML)は引き上げられる。最終的には、一致線電圧(VML)はNFETT10の閾値電圧(VT)を越え、NFETT10は導通し始める。フロートはNFETT10を通して放電し、フロートの低下する電圧がインバータI2で反転される時に、MLCのヒット出力は真(すなわち、HIGHの論理電圧)に立ち上がる。CAMエントリが探索データ(すなわち、被比較数)と比べて不一致を含む場合、一致線に並列接続されたCAMセル内のパス・トランジスタ・スタック(例えば、XNORのNFETスタック)の少なくとも1つがオンになり(例えば、T0−T2またはT4−T6)、パス・トランジスタ・スタックの少なくとも1つを通して、一致線電圧はLOWに保持されるようになる。
【0028】
一致検出期間の開始時に、制御信号電圧MEN_は、初期のHIGH電圧レベルから探索可能LOW電圧レベルに低下し、一致検出期間中LOWのままになっている。探索開始時にMEN_線の電圧がHIGHからLOWに低下する時に、トランジスタT1およびT8のゲートはLOWに引っ張られ、それによって、PFETT1がオン(すなわち、導通)になり、NFETT8がオフ(すなわち、非導通)になる。その結果、一致線が電気的に電源電圧に接続され、電流が、T1を通って、低い電圧レベルに事前充電されている一致線に流れ込むようになる。この電流がT1を通って一致線に流れ込み始めるのとほぼ同時に、フロート・ノード・プル・アップ・トランジスタPFETT3はオフ(非導通)になる。図2の回路で、これは、インバータI1が、MEN_線に今アサートされたLOW電圧の探索可能制御信号を反転し、ゲートT3に結合された短い線のキャパシタンスが小さくて、T3のスイッチング(オフ)が余り遅延されないからである。しかし、一致線パス・ゲートのすべての脚部をオフにする一致がエントリ内にある場合でも、一致線のキャパシタンスCMLはかなり大きいので、フロート・ノード・プル・ダウン・トランジスタNFETT10はすぐにはオンしない(すなわち、一致検出期間の開始時にオンしない)。エントリが不一致である場合、一致線パス・ゲートの少なくとも1つの脚部は導通しており、したがって、一致線を論理LOWの電圧レベルに保持する(漸近レベル以下で)。したがって、すべての一致検出期間の開始時の有限期間の間、トランジスタT3およびT10の両方がオフ(非導通)であり、フロート・ノードは、初期の論理HIGHの事前充電電圧で小さなコンデンサとして浮遊し、それに結合されたインバータI2のヒット出力は、ヒットの無いこと(すなわち、論理LOWの電圧)を示し続ける。一致検出期間内にフロート・ノードが事前の論理HIGH電圧の浮遊状態にあることで、電源電圧の半分よりも小さな一致検出電圧を用いたNFETトランジスタT10による一致線の一致イベントの検出が容易となり、さらに従来技術で一致イベント検出のために設けられたスタックNFET−PFET型インバータを使用することの欠点が無くなる。
【0029】
一致エントリは、本発明の回路で、たった1つのトランジスタ(すなわち、NFETT10)のオフからオンへの遷移の結果として検出することができるので、その1つのトランジスタの固有の閾値電圧(VT)が、本発明の一致検出電圧(VMD)の下限である。一致イベントを検出するためにCMOSインバータ(PFETと直列に積み重ねられたNFETで構成される)に依拠する従来技術の回路では、一致検出電圧の下限は、電源電圧と接地の間のほぼ中間電圧点であり、これは、NFETの導通閾値電圧VTよりも何倍も大きい可能性がある。このようにして、本発明は、一致エントリを検出することができ、不一致エントリの一致線の貫通電流を従来技術よりも速く遮断することができる。したがって、最小必要一致検出期間を減少させ、さらに各CAM探索動作中の各不一致エントリの貫通電流で消費されるエネルギー(EMISS)を減少させることができる。
【0030】
本発明の実施形態における一致エントリおよび不一致エントリでの一致線電流(IML)のタイミング、極性および相対的な大きさを、それぞれ図6および図7に図示する。図6および図7に図示するように、本発明は、一致検出期間の開始時に一致検出回路をイネーブルにし、さらに、一致検出期間の終了時に不一致エントリでの一致線貫通電流(IML)を遮断するようにするように構成されている制御信号を供給する。
【0031】
一致線電流(IML)は、一致検出期間中に、一致エントリおよび不一致エントリの両方で、弱いプル・アップ・トランジスタT1を通過する。一致検出期間の開始部分で、一致エントリと不一致エントリの一致線電流(IML)はほぼ同じである。一致線はコンデンサとして放電するので、一致エントリの一致線電流IMLは、その後一致検出期間の間、一致線電圧(VML)の増加に応じて減少する。不一致エントリの一致線電流IMLは、その後一定になり、一致検出期間の間、電源電圧をIML電流経路の全抵抗で割ることで決定されるほぼ漸近の大きさで継続する。IML電流経路の全抵抗は、トランジスタT1のオン抵抗および一致線パス・ゲートのオン抵抗を含む(例えば、一致線に結合されたCAMセルのXNORゲートの伝導並列抵抗器脚部のオン抵抗、この脚部はパス・トランジスタ/スタックで構成される)。
【0032】
一致エントリの一致線電圧が十分な時間があって立ち上がり、フロートを放電させて(すなわち、VMLがNFETT10のVT以上である)、ヒットが真(すなわち、論理HIGHの電圧)に立ち上がってラッチされるようになるとすぐにT1がオフにされる場合、不一致の一致線当たりで消費される貫通電流(IML)の総量(すなわち、電荷)は最小になる。このようにして、一致検出期間の長さを最小にすることで、各探索中のエネルギー消費を最小にすることができる。(したがって、トランジスタT10の幅および長さは、T10のオン抵抗を最小にしてフロートが高速度に放電することができるように選ぶことができる。これによって、より短い一致検出期間が可能になり、これによって、今度はさらに、CAMの各探索動作の電力消費が減少される。また、写真の影響、ドーピングの不一致、その他による通常のばらつきの影響を最小にするように、技術の基本ルールで可能な最小デバイスよりも広く長くなるように、トランジスタT10が選ばれることもある。)
【0033】
電圧分割器回路網(T1および一致線に結合された複数のパス・トランジスタ・スタックの少なくとも1つで構成される)が、電源電圧(例えば、Vdd)と接地の間に形成される。このようにして、不一致エントリの一致線の電圧は、電圧分割器の下の部分の抵抗(すなわち、一致線と接地の間に結合された1つまたは複数のパス・トランジスタ・スタック(例えば、XNOR1内のNFETスタック)のオン抵抗)を電圧分割器の上の部分の抵抗(例えば、T1のオン抵抗)で割った比で規定されるある最大漸近レベルまでしか上がることができない。理想的には、不一致エントリの最大漸近レベルは、一致検出回路210のNFETT10のスイッチング閾値電圧(VT)より下である。しかし、そのような条件は、本発明のすべての実施形態の効果的な動作にとっては必要でない。その理由は、一致エントリは、本質的に、一致線電圧を(VML)を不一致エントリよりも速く立ち上げるからである(したがって、VMLはより速くT10のスイッチング閾値電圧に到達することができる)。
【0034】
図4は、本発明の実施形態における一致エントリおよび不一致エントリでの例示的なタイミング関係およびVMLの立上り時間を示す。図4に示すように、一致検出期間が始まる時に、一致エントリおよび不一致エントリの一致線電圧VML両方とも初期に立ち上がる。しかし、一致エントリのVMLは、より速く立ち上がり、一般に、不一致エントリのVMLがその漸近レベルに達する前に、VTに達する。このようにして、不一致エントリのVMLがその漸近レベルに達する前に、確実なHIGHのヒット出力がMLCでアサートされ、AOCまたは他の回路によってHIGHでラッチされる。したがって、不一致エントリの漸近VMLレベルがたまたまVTを越えた場合、一致検出期間は、不一致エントリのVMLがVTに達する前に終了する可能性がある。もちろん、不一致エントリの漸近VMLレベルがVTよりも小さな安全余裕である場合、一致検出期間を延長することができるが、不一致エントリが(偽)ヒット出力を生成する可能性はない。(しかし、前に説明したように、一致検出期間を最小にすることでエネルギーは節約される。)
【0035】
図5は、本発明の実施形態における一致エントリおよび不一致エントリでのヒット出力とVMLの立上りの間の例示的なタイミング関係を図示する。ここで、HIGHのヒット出力が確実にアサートされHIGHでラッチされた直後に、一致検出期間が事実上終了するように、一致検出期間は最小にされる。一致検出期間は、一致線に結合されたCAMエントリに格納された一致が確実に検出され論理的に真のヒット信号(例えば、MLCのヒット出力の論理HIGH電圧)として報告されるように十分長くさえあればよい。ここで、このヒット信号はHIGHでラッチされる可能性がある。中間のフロート・ノードがCMOSインバータ12のCMOSインバータ・スイッチング電圧(VCMOSSIS)より下に低下する時に、ヒット出力信号が最初にアサートされる。一致エントリのVMLがトランジスタT10のVTまで立ち上がるやいなや(すなわち、一致エントリのVMLがVCC/2に立ち上がる前で、かつ不一致エントリのVMLがVTに立ち上がる前)、フロート・ノード電圧はLOWに低下し始めるので、どのエントリのVMLもVCC/2にならないうちに、HIGHのヒット出力が確実にアサートされ、HIGHでラッチされる(そして、一致検出期間は終了される)。図5のタイミング信号が生成された、本発明を具体化する回路の電源電圧(VCC)は1.0ボルトであり、この値は公称1.2ボルト電源電圧の「最悪の場合」である。
【0036】
図5に時間対電圧の情報で図示されるように、本発明の実施形態は、一致線電圧が電源電圧の2分の1まで立ち上がらない場合でも、一致エントリを検出することができる。また、一致線電圧が電界効果トランジスタ(例えば、NFETT10)の導通閾値電圧まで立ち上がる時に、一致エントリを検出することができる。また、一致線電圧(VML)が電界効果トランジスタ(例えば、NFETT10)の導通閾値電圧よりも大きく、かつ電源電圧の2分の1よりも小さい時に、ヒット信号を出力することができる。また、一致線電圧(VML)がFET(例えば、NFET T10)の導通閾値電圧の約100パーセント(例えば、0.3ボルト)と約166パーセント(例えば、0.5ボルト)の間である時に、ヒット信号を出力することができる。また、一致エントリの一致線電圧がLOW電圧レベルから電源電圧の2分の1に立ち上がるのにかかる固有の期間の2倍よりも小さい一致検出期間内に、CAM探索を行うことができる。また、一致エントリの一致線電圧がLOW電圧レベルから電源電圧の約90パーセントに等しいHIGH電圧レベルに立ち上がるのにかかる固有の期間よりも小さい一致検出期間内に、CAM探索を行うことができる。(すなわち、このことの証明は、一致検出期間内で一致エントリの立ち上がるVMLの前向き斜線を、制御信号MEN_がHIGHに上がらなかった場合にその斜線が、0.9ボルトを示す水平線と交わる点に、外挿することでできる。このようにして、VMLが0.9ボルトに達する前に、一致検出期間は終了される。)また、一致エントリの一致線電圧がLOW電圧レベルから電源電圧の約90パーセントに等しいHIGH電圧レベルに立ち上がるのにかかる固有の期間の4倍よりも短い一致検出期間内に、CAM探索を行うことができる(このことは、前の外挿から明らかである)。また、一致エントリの一致線電圧がLOW電圧レベルからFETの導通閾値電圧の約166パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間より長くない一致検出期間内に、CAM探索を行うことができる(例えば、図5に示す例示的な一致検出期間は、一致エントリのVMLがVTの約166パーセントである0.5ボルトに達するまでの時間がないうちに、終了している)。また、一致エントリの一致線電圧がLOW電圧レベルからFETの導通閾値電圧の約120パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間より長くない一致検出期間内に、CAM探索を行うことができる(この能力は、一致エントリのVMLがVTに達するやいなやフロートが放電し始めるという事実、および、少数(例えば、4個)のCAMエントリだけに結合された一致線はキャパシタンスが十分に小さくてフロートを急速に低下させるという期待で示される)。また、ヒット出力がHIGHでラッチされるのにかかる固有の期間より長くない一致検出期間の終了時に、不一致エントリでのエネルギー消費を終わらせることができる。また、不一致エントリの一致線電圧がLOW電圧レベルからFETの導通閾値電圧に立ち上がるのにかかる固有の期間よりも短い一致検出期間内に、CAM探索を行うことができる(例えば、図5に示すように、不一致エントリのVMLがVTより小さい漸近線まで立ち上がる前に、一致検出期間は終了する。このことは、VMLがVTまで立ち上がる前に起こる)。
【0037】
図5に示すように、最小の一致検出期間の終了が、中間ノード、すなわちフロート、の電圧のLOWへの立ち下がりとほぼ一致する可能性がある。したがって、一致検出期間の持続時間は、フロート・ノードのHIGHからLOWへの遷移の速度を増すことで減少させることができる。
【0038】
一致エントリの一致線のかなり大きなキャパシタンスがT1のオン抵抗を通して充電されるので、中間ノード・フロートの電圧は、HIGHからLOWに比較的ゆっくり遷移する。したがって、一致検出期間は、一致線のキャパシタンスを減少させることで、および/またはT1のオン抵抗を減少させることで、さらに短くすることができる(したがって、探索の周波数を上げることができる)。(下で述べるように、一致線のキャパシタンスの実効的な減少、したがって一致検出期間の減少は、前一致線(PRE-MATCHLINE)に結合されたエントリ内の限られた数の事前選択CAMセルで一致を検出し、そのあとでのみ、後一致線(POST-MATCHLINE)に結合されたエントリの残りのCAMセルを探索するように、回路を設けることで達成することができる。)T1のオン抵抗を減少すると、不一致の一致線の漸近レベルとトランジスタT10のVTの間の安全余裕が減少する傾向がある。したがって、CAM回路設計者が、安全余裕の必要性とCAM探索動作の所望の高速化をつり合わせることに基づいて、T1のオン抵抗は選択される。図5に示すように、漸近VMLレベルは、トランジスタT10の最小VTよりも安全余裕だけ下に固定することができ、その結果、漸近線の電圧レベルはVTから「安全余裕」を引いたものに等しい。
【0039】
ある特定の不一致エントリにおける一致線電圧(VML)の実際の漸近レベルは、被比較数と比べて何ビットが不一致であるかに依存して変わる。ある特定の不一致エントリ内の不一致のビットが多ければ多いほど、その探索期間中、その一致線電圧の漸近レベルは低くなる。このようにして、一致を不一致と区別する「最悪の場合」は、不一致エントリが、一致線電圧(VML)をNFETT10の閾値電圧(VT)に最も近い漸近レベルに持ち上げる場合である。この「最悪の場合」は、エントリ内の単一ビットの不一致で起こる。したがって、電圧分割器の下の部分の抵抗は、一致線のパス・ゲート(例えば、XNORゲート)に対する論理的要求および性能要求によって制約されるものと想定すると、不一致エントリに対する最大漸近一致線電圧レベルは、電圧分割器の上の部分の抵抗(例えば、プル・アップのPFETT1のオン抵抗)を選ぶことで設定される。
【0040】
弱いプル・アップT1のサイズは、単一ビット不一致の最悪の場合に、一致線の漸近値がNFETT10の閾値電圧(VT)の近くか、またはそれよりも小さくなるように選ぶことができる。一致線の金属抵抗で一致線を押し下げる単一ビット不一致のセル・スタック(例えば、T0-T2またはT4+T6)を用いて、T1のオンをモデル化する直流シミュレーションを行って、T1を所定の大きさに作ることができる。一致検出期間中、一致検出電圧(例えば、NFETT10の導通閾値電圧(VT)から安全余裕を引いた値)より下に、一致線のレベルを保持して、不一致エントリでT10が導通しフロートを放電することがないようにすることが目的である。プル・アップ・トランジスタT1は、写真の影響、ドーピングの不一致、その他による通常のばらつきの影響を最小にするために、技術の基本ルールで可能な最小デバイスよりも長く広く設計されることがある。
【0041】
トランジスタT1のサイズが適切に選ばれた時、一致検出期間中、不一致エントリの一致線電圧は、NFETT10の閾値電圧より高くなることができないし、フロートは放電することができない。したがって、不一致エントリの場合、ヒットはLOWのままである。しかし、一致線電圧の最大漸近値がNFETT10の閾値電圧(VT)を越える時でも、本発明の実施形態は、やはり一致エントリを不一致エントリと確実に区別することができる。その理由は、一致エントリの一致線は不一致エントリよりも速く立ち上がり、不一致エントリが一致線電圧を一致検出電圧(例えば、NFET T10のVT)まで持ち上げるのに十分な時間が経過する前に、タイミング制御信号(MEN_)が一致検出期間を終了させることができるからである。このようにして、一致検出期間内に不一致エントリの一致線電圧が一致検出電圧(例えば、VT)まで立ち上がらないように、回路要素パラメータおよびタイミング信号が設計される場合、回路は確実に機能する。一致エントリの一致線の立上り時間は、一致線キャパシタンス(CML)と一致線電流(IML)の関数であり、この一致線電流は、今度は、プル・アップ・トランジスタPFETT1のオン抵抗の関数である。このようにして、一致線キャパシタンスを減少させること、およびプル・アップ・トランジスタPFETT1のオン抵抗を最適化することで、本発明の回路の性能を最適化することができる。
【0042】
プル・アップ・トランジスタT1のターン・オフ・タイミングを含んだ、一致線コントローラのタイミングを制御するように、一致検出期間の持続時間を最適に制限するためのタイミング制御信号生成回路(例えば、226)が設けられる。本発明のタイミング信号生成回路の複数の実施形態では、ダミー一致線コントローラに結合される可能性のあるダミー一致線上で、一致エントリをエミュレートするダミーCAMエントリ回路を使用する。このダミー一致線コントローラは、一致検出期間の終了を定義するダミー・ヒット信号を生成する。
【0043】
タイミング制御信号生成回路
タイミング制御信号MEN_は、複数Y(ここでYは正の整数)の一致線コントローラMLC0〜MLCY-1に入力される(これらの一致線コントローラは、動作が全く同じなので、以下で、一致線コントローラMLCと記述する)。探索可能制御信号Matchline Enable-Not(一致線イネーブルNOT)(MEN_)を生成し、この信号MEN_をY個の一致線コントローラMLCの各々に出力する回路(例えば、226)を、CAMコントローラ224は含むことができる。
【0044】
タイミング制御信号生成回路(例えば、図8の401、図9の411、および図11と12の226)は、一致線コントローラ(MLC)の動作を制御する、注意深くタイミングのとられた制御信号MEN_を生成する。タイミング制御信号MEN_は、図9および11にそれぞれ示す回路411または226で、システム・クロックCLOCK(MEN_よりも大きなデューティサイクルを持つ)から生成することができる。もしくは、タイミング制御信号MEN_は、図8に示す回路401によって、パルス化されたGO信号(MEN_よりも短いデューティ・サイクルを持つ)から生成することができる。タイミング制御信号MEN_を生成する信号生成回路(例えば、図8、9、または11に示す)は、CAMコントローラ224から分離することができ、および/またはCAM集積回路に複製または分散することができる。または、中央で生成されたMEN_信号を緩衝しファン・アウトして、局所的に生成された、強い、および/または底スキューのMEN_信号を、大きなCAMアレイ回路内の非常に多数(例えば、Y掛けるLがNに等しく、Lは1より大きい整数)の一致線コントローラのうちのY個の一致線コントローラの各組に供給することができる。
【0045】
図9に示す制御信号生成回路411は、その入力からシステム・クロック信号CLOCKで駆動され、NANDゲートNAND1がタイミング制御信号Match-Line Enable-Not(一致線イネーブルNOT)(MEN_)を出力する。図9の回路の動作を、さらに図10のタイミング図に図示する。図10に示すように、図9の回路でクロック信号から生成された制御信号MEN_は、クロック信号CLOCKのHIGHからLOWへの遷移に続いて(期間t1の後で)、論理LOWレベルに低下するが、その後のクロック信号の遷移に無関係に、MEN_がLOWに低下してから有限な期間(t2)の後で、HIGH電圧に戻る。期間t1はインバータI11による伝播遅延である。期間t2は、直列接続された複数iのインバータ(例えば、インバータI12−I13−I14)の伝播遅延の和である(この場合、iは1より大きい奇数の整数)。t2で表される期間は、実効的に一致検出期間であり、この一致検出期間中に、LOWであるMEN_でイネーブルにされた一致線コントローラで、CAM探索が行われる。したがって、インバータ(例えば、I12−I13−I14)の伝播遅延時間および/またはその複数のインバータの数は、一致検出期間の最適持続時間を保証するように、回路設計者が選択すべきである。すなわち、本発明の実施形態によって、一致エントリを確実に検出し、ラッチ可能なヒット信号を出力するように十分長く、かつ不一致エントリでの不必要な貫通電流を減少させるように十分短い持続時間を保証するように選択すべきである。
【0046】
伝播遅延(t1)を導入し、かつ反転されたCLOCK信号を信号生成回路411の次の段に供給するインバータ(例えば、I11)を、随意選択的に、図9の回路411に含むことができる。反転クロック信号(インバータI11からの出力される)は、2つの線に分岐される。一方の線は、一連のインバータ(例えば、I12、I13、I14)の入力に直接に接続され、他方は、NANDゲートNAND1の2つの入力端子の一方に接続される。一連のインバータ(例えば、I12、I13、I14)の最後のインバータ(例えば、I14)の出力は、NANDゲートNAND1の2つの入力端子の他方に接続される。信号生成回路411は、一致検出期間の間、LOW(探索可能)のタイミング制御信号MEN_を出力する。この一致検出期間の持続時間は、クロック信号の各サイクル内の一連のインバータ(例えば、I12、I13、I14)の伝播時間遅延t2にほぼ等しく、これによって、CAM探索が、システム・クロック周波数で同期的に行われるようになる。このようにして、各探索の前に、タイミング制御信号MEN_はHIGHレベルであり、クロック信号CLOCKのHIGHからLOWへのレベル遷移の後で、インバータI11(図9)の伝播遅延時間t1が経過した時に、MEN_は、LOW(探索可能)レベルになり、その後、一連のインバータ(例えば、I12、I13、I14)の伝播時間遅延t2にほぼ等しい一致検出期間の間、LOWのままである。
【0047】
また、図10は、不一致および一致の探索結果の場合における、制御信号MEN_と一致線コントローラのヒット線の出力との間の例示的なタイミング関係を示す。図10に示すように、一致探索結果の場合におけるHIGH(すなわち、真)のヒット信号出力は、通常、一致検出期間中最初にアサートされ、それがラッチされた場合は、一致検出期間の終了後もアサートされ続ける。MLCのヒット(真)出力がラッチされるように十分長くアサートされることを保証するために、一致検出期間を延長することができる。ヒット出力信号は、当業者に知られている回路で、一致検出期間の終了をかなり越えて、HIGHでラッチすることができる。
【0048】
もちろん、CAM探索が必要でないアイドル期間中、探索電力を消費しないようにするために、図9、10、11、および12で説明する制御信号生成回路へのCLOCK信号入力を、オフ(例えば、HIGH)にゲート制御することができる。さらに、留意すべきことであるが、図9、10、11、および12の回路および回路動作は、システム・クロック信号CLOCKで駆動され、かつそれに同期しているものとして示されているが、有効な探索可能なデータがCAMアレイに存在し被比較数が探索線を介してアサートされているという条件で、システム・クロックに対して同期的であろうと非同期的であろうと、適当なデューティ・サイクルの他の任意の遷移信号を、これらの回路に対する探索起動入力として使用することができる。
【0049】
図11および12に示すように、制御信号MEN_は、また、容量性ダミー一致線(DML)を含む他のNANDゲートをベースにした制御信号生成回路226で、システム・クロック信号から生成することもできる。図11の回路は、図9の回路411に似ているが、一致検出期間の持続時間(すなわち、図10に示すような遅延期間t2)が、LOWに事前充電され(T8Dで)プル・アップ・トランジスタT1Dでプル・アップされた容量性ダミー一致線の立上り時間で特徴付けられる点だけが違う。ここで、各トランジスタ(すなわち、T1DおよびT8D)は実際の一致線コントローラ(MLC)の対応するトランジスタ(すなわち、T1およびT8)と同じか似た大きさに作られる。ダミー一致線は、複数のダミーCAMセル201Dに結合され、このダミーCAMセルの各々は、実際の一致CAMエントリ内のCAMセル(すなわち、CAMセル201で構成される)が実際の一致線に与えるのと同じキャパシタンスをダミー一致線に与えるように構成されている。言い換えると、ダミー一致線DMLに結合された複数のダミーCAMセル201Dは、探索線を介してCAMエントリにアサートされる被比較数と一致するデータ・ワードを含んだ実際のCAMエントリを、エミュレートする。
【0050】
DMLがX個のダミーCAMセルに結合されている本発明の実施形態では、各ダミーCAMセルの内部XNORゲートは、一致するデータ・パターンを有するCAMアレイの最悪の場合の(すなわち、可能な最大の)容量性負荷を与えるように、接続されている。したがって、DMLは、一致エントリの可能な最も遅い一致線に等しい速度で立ち上がり、したがって、実際の一致線上の一致エントリが確実に検出され、実際のMLCからヒット出力として報告されるように、一致検出期間が十分長くなることを保証する。実際の一致線回路およびダミー一致線回路は、同じ半導体チップ上に作ることができるので、それらは、おそらく同じ製造条件および環境条件を受ける。したがって、ダミー一致線は、実際の一致エントリの一致線と同じキャパシタンスを持ち、実質的に全く同じように動作すると期待できる。
【0051】
図11の回路226で、タイミング制御信号MEN_は、システム・クロック信号CLOCKが低下して時間t1が経過した時に、LOWレベルになる。ここで、t1はインバータI11による伝播遅延時間である。MEN_のLOW電圧レベルの状態は、期間t2が経過するまで続く。タイミング制御信号MEN_が論理LOWレベルになった後で期間t2が経過した時に、MEN_は論理HIGHレベルに戻る。図11の回路で制御されるような期間t2は、容量性ダミー一致線(DML)が、事前充電のLOW電圧レベルから所定のダミー一致検出電圧に立ち上がるために固有にかかる時間で、特徴付けられる。図11および12の回路226で制御される一致検出期間は、本発明の他の実施形態では、次の方法で、故意に変更される可能性がある(すなわち、短くするか、長くする)。すなわち、1)ダミー一致線のキャパシタンスを変えること含んだ方法で、および/または2)プル・アップ・トランジスタT1Dのパラメータを変えることで、および/または3)ダミー一致線の事前充電(探索前)電圧を変えることで、および/または4)ダミー一致線に結合されたNANDゲートNAND1に、入力を切り換える実効一致検出電圧を変えることで、および/または当業者の能力内にある他の方法で、変更される可能性がある。ダミー一致線自体の構造を変更することで、および/またはダミー一致線に結合されたダミーCAMセルの任意の1つまたは複数の構造を変更することで、および/または、1つまたは複数のダミーCAMセルを追加するか省くことで、および/またはダミー一致線に結合された1つのパス・トランジスタ・スタック(すなわち、一致線パス・ゲートの1つの脚部)を追加するか省くことで、ダミー一致線のキャパシタンスを変更することができる。
【0052】
言及したように、ダミーCAMセルをダミー一致線に加えることで(例えば、ダミーCAMセルX+1を加える)、一致検出期間(すなわち、t2)に追加の時間(遅延)を加えることができる。それによって、ダミー一致線のキャパシタンス(したがって、立上り時間)を増加させ、および/またはトランジスタT1およびT8で形成されるインバータと直列にバッファを加えることができる(例えば、偶数の数のインバータを加える)。同様に、X個のダミーCAMセルのうちの1つまたは複数を、ダミー一致線から省くか変更することで(および/またはダミー一致線に結合されたXNORゲートの2Xの並列な脚部のうちの1つまたは複数を省くことで)、一致検出期間(すなわち、t2)を効果的に減少させることができる。これによって、ダミー一致線のキャパシタンス(したがって、立上り時間)を減少させることができる。
【0053】
図11の回路226でトランジスタT1Dのサイズを調整するなどして、一致検出期間(すなわち、t2)の持続時間を制御し改良する他の方法は、当業者の能力内にあるであろう。前に言及したように、図11の回路226で生成される制御信号MEN_の一致検出期間は、また、ダミー一致検出電圧を変えることでも変更することができる。実際の一致線コントローラ(MLC)回路の実際の一致検出回路の機能(T3およびT8およびI2の同等物含んだ210)を、NANDゲートNAND1に組み込むことで、ダミー一致検出電圧は、実際の一致検出電圧(例えば、VMD=VT)に等しく設定することができる。もしくは、ダミー一致検出電圧を、実際の一致検出電圧(VMD)よりも高く設定し、かつ電源電圧の半分にほぼ等しく設定して、NANDゲート回路を簡単化し、より大きな時間の余裕(遅延)で、確実な一致検出およびHIGHのヒット信号のラッチを保証するようにすることができる。
【0054】
図8は、クロック非同期CAM探索をサポートするために使用されるように構成されたタイミング制御信号生成回路401を示す。信号生成回路401は、パルス化されたHIGHの「GO」信号が入力される入力端子を有する。遅延線402(一連の奇数のインバータ、例えば、I3、I4、I5、I6、I7を含む)と3入力交差配線トランジスタ・ラッチ回路403(トランジスタ・スタックT9−T18−T16と、トランジスタ・スタックT11−T22−T20、およびNFETに重ねられたPFETで構成されたCMOSインバータI8とで構成される)の組合せの動作によって、パルス化されたHIGHのGO信号が、出力線/ノードENでHIGHにラッチされる。(遅延線(インバータI3〜I7)の全伝播遅延よりも長いが、GO立上りからSTOP立下りまでの時間遅延よりも短い間、このパルス化されたHIGHのGO入力はアクティブである。)それから、3入力交差配線トランジスタ・ラッチ回路403のラッチされたHIGH出力ENは、インバータI9で反転されて、探索可能LOWのMEN_制御信号を生成し、この探索可能LOWのMEN_制御信号は、複数の一致線コントローラ(MLC)およびダミー一致線コントローラDMLCに分配される。本発明の実施形態では、ダミー一致線コントローラ(DMLC)のすべての要素および構造は、同じ半導体チップ上に製造された実際の一致線コントローラの対応する要素および構造と実質的に同一である。ダミー一致線コントローラは、HIGHのダミー・ヒット信号(DHIT)を生成する。このHIGHのダミー・ヒット信号(DHIT)は、インバータI12および交差配線トランジスタ・ラッチ回路403内のラッチ中断トランジスタPFETT9およびNFETT22の動作により、制御信号MEN_をHIGHに引っ張る(それによって、実際のMLCの一致検出回路210を動作不能にして、一致検出期間を終了させる)。
【0055】
交差配線トランジスタ・ラッチ回路403の3入力は、順次に活動化される。すなわち、最初に、T16がオンである間に、パルス化されたHIGHのGO信号がトランジスタT18のゲートに入力されて、T18をオンにし、それによって、ラッチされたHIGHのGO信号をラッチ出力ノードENでアサートする。2番目に、反転された時間遅延のGO信号は、トランジスタT16のゲートに入力されて、GOがラッチ出力ノードENでHIGHでラッチされてから比較的短い時間間隔で、T16をオフにし、T16−T18のスタックをオフにする。最後に、STOP信号(ダミー・ヒットDHITから得られ、ダミー一致線コントローラDMLCから出力される信号)が、交差配線トランジスタ・ラッチ回路403内のラッチ中断トランジスタPFETT9およびNFETT22のゲートに入力され、これによって、ラッチ出力ノードENをLOWに戻し、今度は、これによって、インバータ19を通して、制御信号MEN_がHIGHにされる(これによって、実際のMLCの一致検出回路210を動作不能にして、一致検出期間を終了させる)。したがって、GO信号がHIGHにパルス化されたすぐ後で、システム・クロック信号と非同期である可能性のある探索可能LOWの制御信号MEN_を生成するように、図8の回路401は構成されている。図8の回路402で生成されたMEN_制御信号の一致検出期間の持続時間は、ノードENがHIGHをラッチする時間とノードENがLOWに戻されるその後の時間との間の時間間隔とほぼ等しい(以上)。ノードENがHIGH状態であるこの時間間隔は、ダミー一致線コントローラ内の実効時間遅延(すなわち、探索可能LOWのMEN_信号のアサーションとダミー・ヒット信号の出力との間の遅延)によって制御されるので、さらに、ダミー一致線のキャパシタンス(したがって、立上り時間)は、実際の一致エントリの一致線のキャパシタンス(したがって、立上り時間)に実質的に等しいはずであるので、実際の一致エントリの一致線が一致検出電圧に立ち上がる(例えば、T8およびT8Dで)のに必要な時間以上で、かつこの立上り時間より不必要に長くない一致検出期間の間、探索可能LOWのMEN_制御信号を供給するように、回路401は構成される。図8の回路401で制御される一致検出期間は、本発明の他の実施形態では、図10の回路226で制御される一致検出期間を変更する方法として上で説明したのと同じ方法を含んだ方法で、故意に変更されることがある(すなわち、短くか、長くされる)。図8の回路401で制御される一致検出期間は、さらに、信号MEN_を伝える線のキャパシタンス、およびインバータI9に戻りこれを通り抜ける信号DHITの帰還経路の伝播遅延、に影響される可能性がある。
【0056】
図13は、本発明の他の実施形態を示し、ここでは、一致線コントローラはCAMエントリのCAMセルの部分集合だけを制御し、一方で、CAMエントリのCAMセルの残りを別の一致線コントローラが制御する。例えば、64ビット・ワード幅(X=64)のCAMエントリであれば、事前選択の4ビットの組(すなわち、4個のCAMセル)が、別個の前一致線に結合され、一方で、他の60ビット(すなわち、60個のCAMセル)が、後一致線に結合される。この実施形態では、全エントリの4ビットの事前選択ビットが、被比較数の対応する4ビットと比較され、一致の事前選択ビットを有するエントリだけが、被比較数とさらに比較される。4ビットの事前選択ビットを使用すると、平均的なCAM探索では、統計的に、エントリの16分の1についてさらに比較することが必要なだけである可能性がある。さらに、そうしない場合は、アレイのすべてのCAMエントリの残り60ビットを探索するのに費やされたであろうエネリギーの16分の15が、このように統計的に、CAMアレイの寿命の間に節約される可能性がある。
【0057】
動作において、MEN_はHIGHを始め、MDISはLOWを始める。したがって、前一致線および後一致線はLOWであり、フロートはHIGHに事前充電され、さらに出力ヒットはLOWである。CAM探索期間の開始時に、MEN_はLOWに下がり、弱いPFETスタックSTACK1(例えば、T13+T55+T48で構成される)が前一致線をVDDに向かって引き上げ始める。
【0058】
エントリの4ビットの事前選択ビットが被比較数の対応するビットと不一致である場合、前一致線は、(PFETスタックSTACK1のサイズを注意深く決めることによって)NFETのVTよりもかなり下である最大漸近電圧レベルよりも高くはならない。したがって、そのCAMエントリでは、さらなる比較は行われない。エントリの4ビットの事前選択ビットが被比較数の対応するビットと一致する場合、前一致線は素早く立ち上がり(前一致線の負荷になるCAMセルの数が少くないために、前一致線のキャパシタンスが小さいので)、ノードMATCHNの電圧は低下し、保持トランジスタT25はオンをロックする。(一方で、ダミー前一致線に結合されたダミーCAMアレイの事前選択部分は同じ結果を生成し、ダミーMATCHN信号は低下し、MEN_にバッファリングされ、このMEN_がT82をオフにして、不一致の前一致線の貫通電流を止め、電力を節約する。)一方で、一致エントリの低下したMATCHNは、弱いPFETのプル・アップT1(後一致線を制御する一致線コントローラMLCの)をオンにし、図2に示す回路の一致線に関して説明したのと全く同じ方法で、このプル・アップT1が、後一致線を引き上げようとする。このようにして、全CAMエントリが一致である場合、フロートは放電しLOWになり、ヒットはHIGHに立ち上がる。
【0059】
例示的な実施形態を参照して、本発明を特に示し説明したが、ここに開示された本発明の精神および範囲から逸脱することなしに、形態、構成、および細部について前述および他の変更を行うことができることは、当業者は理解するであろう。
【0060】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0061】
(1)各々が複数の脚部を有する一致線パス・ゲートに結合された複数のCAMセルと、
一致線電圧を有し、前記一致線パス・ゲートのいずれかの脚部が導通している時にLOW電圧レベルに結合されるように、前記一致線パス・ゲートに結合されている一致線と、
前記一致線に結合された電界効果トランジスタを含み、一致エントリを検出するように構成された一致検出回路とを含み、
前記一致エントリが、一致検出期間内の、前記一致線電圧のLOW電圧レベルから一致検出電圧への立上りで特徴付けられ、さらに、
不一致エントリが、前記一致線パス・ゲートの1つまたは複数の脚部が一致検出期間中導通していることで特徴付けられるエントリを備える内容アドレス指定可能メモリ(CAM)装置。
(2)前記一致検出回路は、前記一致線電圧が電源電圧の半分に立ち上がらない場合でも一致エントリを検出するように構成されている上記(1)に記載の装置。
(3)前記一致検出回路は、前記一致線電圧が電界効果トランジスタ(FET)の導通閾値電圧に立ち上がった時に、一致エントリを検出するように構成されている上記(1)に記載の装置。
(4)前記一致検出回路は、前記一致線電圧(VML)が前記電界効果トランジスタ(FET)の導通閾値電圧以上であり、かつ前記電源電圧の半分より小さい時に、ヒット信号を出力するように構成されている上記(1)に記載の装置。
(5)前記電界効果トランジスタがNFETである上記(4)に記載の装置。
(6)前記一致検出回路は、前記一致線電圧(VML)が前記電界効果トランジスタ(FET)の導通閾値電圧に等しい時に、一致エントリを検出するように構成され、さらに、前記FETがNFETである上記(1)に記載の装置。
(7)前記一致検出回路は、前記一致線電圧(VML)が前記FETの導通閾値電圧の約100パーセントと約166パーセントの間である時に、ヒット信号を出力するように構成されている上記(3)に記載の装置。
(8)前記一致検出回路が、制御信号を生成する制御信号生成回路に結合され、前記制御信号は、前記一致検出期間の開始時に前記一致検出回路を動作可能にするように構成され、さらに、前記一致検出期間の終了時に不一致エントリでの貫通電流をオフにするように構成されている上記(1)に記載の装置。
(9)前記一致検出期間は、一致エントリの前記一致線電圧が前記LOW電圧レベルから前記電源電圧の半分に立ち上がるのにかかる固有の期間の2倍より小さい上記(8)に記載の装置。
(10)前記一致検出期間は、一致エントリの前記一致線電圧が前記LOW電圧レベルから前記電源電圧の約90パーセントに等しいHIGH電圧レベルに立ち上がるのにかかる固有の期間よりも小さい上記(8)に記載の装置。
(11)前記一致検出期間は、一致エントリの前記一致線電圧が前記LOW電圧レベルから前記電源電圧の約90パーセントに等しいHIGH電圧レベルに立ち上がるのにかかる固有の期間の4倍よりも小さい上記(8)に記載の装置。
(12)前記一致検出期間は、一致エントリの前記一致線電圧が前記LOW電圧レベルから前記FETの導通閾値電圧の約150パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間よりも大きくない上記(8)に記載の装置。
(13)前記一致検出期間は、一致エントリの前記一致線電圧が前記LOW電圧レベルから前記FETの導通閾値電圧の約120パーセントに等しい電圧レベルに立ち上がるのにかかる固有の期間より大きくない上記(8)に記載の装置。
(14)前記一致検出期間は、前記ヒット出力がHIGHでラッチされるのにかかる固有の期間よりも大きくない上記(8)に記載の装置。
(15)前記一致検出期間は、不一致エントリの前記一致線電圧が前記LOW電圧レベルから前記FETの導通閾値電圧に立ち上がるのにかかる固有の期間より小さい上記(8)に記載の装置。
(16)前記一致検出期間の終了が、ダミー一致線の電圧の前記一致検出電圧への立上りで特徴付けられる上記(9)に記載の装置。
(17)電界効果トランジスタ(FET)を備える一致線を含み、
前記電界効果トランジスタのゲートが、前記一致線に結合され、さらに、前記FETは、前記一致線の電圧が前記FETの導通閾値電圧に立ち上がる時に、HIGH電圧で浮遊しているノードをLOW電圧に向かって引き下げるように構成されているCAMエントリ用の一致検出回路。
(18)さらに、制御信号がアサートされ、かつ前記一致線のパス・ゲートが非導通である時にのみ、出力線の電圧が第1の論理レベルから第2の論理レベルに変化するように動作するように構成されている上記(17)に記載の回路。
(19)前記一致線パス・ゲートのオン抵抗よりも大きなオン抵抗を有し、前記一致線に結合され、さらに、制御信号がアサートされた時に、前記一致線を電源電圧に接続するように構成されている第1のスイッチをさらに備える上記(17)に記載の検出回路。
(20)CAMアレイに動作するように結合されたディジタル・プロセッサを備えるディジタル・システムであって、
前記CAMアレイが、電界効果トランジスタ(FET)を含んだ一致検出回路を有し、前記電界効果トランジスタのゲートが一致線に結合され、さらに、前記FETは、前記一致線の電圧が前記FETの導通閾値電圧に立ち上がった時に、HIGH電圧で浮遊しているノードをLOW電圧に向かって引き下げるように構成されているディジタル・システム。
【図面の簡単な説明】
【図1】複数の他の同様なCAMセルに結合され、さらに一致線を通して従来技術の不一致検出回路(MISS-Detection circuit)に結合されている単一のパス・トランジスタを有する内容アドレス指定可能メモリ(SCAM)セルの回路図である。
【図2】本発明の実施形態による、一致線および2Hi・NFET・XNOR比較器に結合された本発明の一致線コントローラを示す図である。
【図3】本発明の実施形態による、複数の本発明の一致線コントローラに結合された複数のエントリおよび一致線で構成されるCAMアレイを示す図である。
【図4】制御信号と、一致と、不一致と、ヒット出力との例示的なタイミング関係を示す、本発明の一致線コントローラの実施形態のタイミング図である。
【図5】例示的な制御信号と、一致と、不一致と、ヒット出力とのタイミングを示す、本発明の一致線コントローラの実施形態のタイミング図である。
【図6】本発明の一致線コントローラの実施形態で制御された一致エントリに対するCAM探索中の、一致線の電圧と電流の大きさの図である。
【図7】本発明の一致線コントローラの実施形態で制御された不一致エントリに対するCAM探索中の、一致線の電圧と電流の大きさの図である。
【図8】本発明の実施形態による、ダミー一致線コントローラを含み、複数の本発明の一致線コントローラに結合された本発明のタイミング制御信号生成回路の回路図である。
【図9】本発明の実施形態による、複数の本発明の一致線コントローラを制御するための、NANDゲートおよびバッファ遅延線路を含んだ他のタイミング制御信号生成回路の回路図である。
【図10】本発明の実施形態による、複数の本発明の一致線コントローラを制御するための図9および図11のタイミング制御信号生成回路で生成されるタイミング制御信号のタイミング図である。
【図11】本発明の実施形態による、複数の本発明の一致線コントローラを制御するための、NANDゲートおよびダミー一致線を含んだ他のタイミング制御信号生成回路の回路図である。
【図12】本発明の実施形態による、複数の本発明の一致線コントローラに結合された図11のタイミング制御信号生成回路の回路図である。
【図13】本発明の前一致線回路がCAMエントリの後一致線部のCAM探索をイネーブルにする、図2の本発明の一致線コントローラの他の実施形態の回路図である。
【図14】本発明の実施形態によって動作するCAMアレイを含んだ代表的なディジタル・システムを示す図である。
【符号の説明】
101 CAMセル
102 不一致検出CAM回路
201 CAMセル
201D ダミーCAMセル
210 一致検出回路
221 CAMアレイ
224 CAMコントローラ
226 タイミング・コントローラ
228 被比較数バッファ
226、401、411 タイミング制御信号生成器
402 遅延線
403 3入力交差配線トランジスタ・ラッチ回路
MLC 一致線コントローラ
SL0、SL0_、...SLX、SLX_ 差動探索線
AOC アドレス出力回路
MEN_ 制御信号
DMLC ダミー一致線コントローラ
SLC、SLT 探索線
DML 容量性ダミー一致線
ML0、ML1、...、MLY-1 一致線
Claims (7)
- 各々が、互いに相補のデータを記憶する2つの記憶セル(CELLC、CELLT)と、前記記憶セルの相補の記憶データで導通する第1のトランジスタ(T0,T4)の1つとデータ線(SLT、SLC)の相補の電圧で導通する第2のトランジスタ(T2,T6)の1つとが直列接続されて構成された前記第1のトランジスタ側の脚部と、を含む複数のCAMセルと、
前記CAMセルの各々に前記脚部を介して接続され、前記脚部が導通している時にLOW電圧レベルに結合される、一致線と、
前記一致線に結合され、前記一致線に電圧を供給する第1及び第2の電界効果トランジスタ(T1、T8)と、フロート・ノード部と、出力部とを含み、一致エントリを検出するように構成された一致検出回路とを含み、
電源電圧に接続された第1の電界効果トランジスタ(T1)と接地に接続された第2の電界効果トランジスタ(T8)とが直列接続され、前記第1の電界効果トランジスタ(T1)と前記第2の電界効果トランジスタ(T8)との接続点に前記一致線の出力が接続され、前記第1及び第2のトランジスタ(T1、T8)は制御信号(MEM_)で差動的に駆動され、
前記フロート・ノード部は、電源電圧に接続され第1のインバータ(I1)の出力により駆動される第3の電界効果トランジスタ(T3)と、前記一致線に結合された電源電圧の半分より小さな閾値電圧の電界効果トランジスタ(T10)とが直列接続されるノードを有し、
前記出力部は、前記ノードの電圧レベルを入力とする第2のインバータ(I2)を含み、
前記一致エントリが、前記一致線の電圧をLOW電圧レベルに事前充電する事前充電期間に続いて、一致検出期間内の、前記一致線電圧のLOW電圧レベルから一致検出電圧への立上りで特徴付けられ、さらに、
不一致エントリが、前記脚部が一致検出期間中導通していることで特徴付けられるエントリを備え、
前記一致検出回路は、前記制御信号(MEM_)に従い前記一致線に電源電圧を供給することにより、前記一致線の電圧が徐々に立ち上がり前記電界効果トランジスタ(T10)の閾値電圧を超えたところで、一致エントリを検出し、
前記一致検出期間は、前記一致検出回路の動作の開始と終了を制御する前記制御信号(MEM_)により最適化され、前記一致検出期間の終了時に前記制御信号(MEM_)に従い、前記一致線に接地電圧を供給することにより、前記不一致エントリでの前記一致線での貫通電流をオフにすることを特徴とする
内容アドレス指定可能メモリ(CAM)装置。 - 前記電界効果トランジスタがNFETである請求項1に記載の装置。
- 前記一致検出回路は、前記一致線電圧(VML)が前記閾値電圧の約100パーセントと約166パーセントの間である時に、ヒット信号を出力するように構成されている請求項1に記載の装置。
- 前記一致検出期間は、一致エントリの前記一致線電圧が前記LOW電圧レベルから前記電源電圧の半分に立ち上がるのにかかる固有の期間の2倍より小さい請求項1に記載の装置。
- 前記一致検出期間は、一致エントリの前記一致線電圧が前記LOW電圧レベルから前記電源電圧の約90パーセントに等しいHIGH電圧レベルに立ち上がるのにかかる固有の期間よりも小さい請求項1に記載の装置。
- 前記一致検出期間は、前記ヒット出力がHIGHでラッチされるのにかかる固有の期間よりも大きくない請求項1に記載の装置。
- 前記一致検出期間は、不一致エントリの前記一致線電圧が前記LOW電圧レベルから前記閾値電圧に立ち上がるのにかかる固有の期間より小さい請求項1に記載の装置。
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CA2307240C (en) * | 2000-05-01 | 2011-04-12 | Mosaid Technologies Incorporated | Matchline sense circuit and method |
US6262907B1 (en) | 2000-05-18 | 2001-07-17 | Integrated Device Technology, Inc. | Ternary CAM array |
US6618279B2 (en) | 2001-08-06 | 2003-09-09 | International Business Machines Corporation | Method and apparatus for adjusting control circuit pull-up margin for content addressable memory (CAM) |
US6744653B1 (en) * | 2001-10-04 | 2004-06-01 | Xiaohua Huang | CAM cells and differential sense circuits for content addressable memory (CAM) |
US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
US6751110B2 (en) * | 2002-03-08 | 2004-06-15 | Micron Technology, Inc. | Static content addressable memory cell |
US6839256B1 (en) | 2002-03-15 | 2005-01-04 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having dedicated mask cell sub-arrays therein and methods of operating same |
US6965519B1 (en) | 2003-06-18 | 2005-11-15 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices that utilize dual-capture match line signal repeaters to achieve desired speed/power tradeoff and methods of operating same |
US6760242B1 (en) | 2002-04-10 | 2004-07-06 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having speed adjustable match line signal repeaters therein |
US7050317B1 (en) | 2002-03-15 | 2006-05-23 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices that support power saving longest prefix match operations and methods of operating same |
US7230841B1 (en) * | 2002-03-29 | 2007-06-12 | Netlogic Microsystems, Inc. | Content addressable memory having dynamic match resolution |
US6879532B1 (en) | 2002-04-10 | 2005-04-12 | Integrated Device Technology, Inc. | Content addressable and random access memory devices having high-speed sense amplifiers therein with low power consumption requirements |
US6967856B1 (en) | 2002-04-10 | 2005-11-22 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices that utilize segmented match lines and word lines to support pipelined search and write operations and methods of operating same |
US6771525B2 (en) * | 2002-05-31 | 2004-08-03 | Mosaid Technologies Incorporated | Method and apparatus for performing variable word width searches in a content addressable memory |
US6842358B2 (en) * | 2002-08-01 | 2005-01-11 | Netlogic Microsystems, Inc. | Content addressable memory with cascaded array |
US7006368B2 (en) * | 2002-11-07 | 2006-02-28 | Mosaid Technologies Incorporated | Mismatch-dependent power allocation technique for match-line sensing in content-addressable memories |
US7187570B2 (en) * | 2003-03-20 | 2007-03-06 | Stmicroelectronics Pvt. Ltd. | Content addressable memory architecture providing improved speed |
US7024516B2 (en) * | 2003-03-31 | 2006-04-04 | Zarlink Semiconductor Limited | Configurable ternary content addressable memory |
US7102904B1 (en) * | 2004-09-02 | 2006-09-05 | Sun Microsystems, Inc. | System and method for minimizing noise on a dynamic node |
US7006400B1 (en) * | 2004-10-12 | 2006-02-28 | Tellabs Petaluma, Inc. | Content addressable memory with reduced instantaneous current and power consumption during a search |
JP4343859B2 (ja) * | 2005-02-17 | 2009-10-14 | 株式会社日立製作所 | 半導体装置 |
US7339810B1 (en) * | 2005-03-24 | 2008-03-04 | Netlogic Microsystems, Inc. | Device and method for ensuring current consumption in search engine system |
US7200019B1 (en) * | 2005-05-31 | 2007-04-03 | Sun Microsystems, Inc. | Dual match line architecture for content addressable memories and other data structures |
TW200717525A (en) * | 2005-10-28 | 2007-05-01 | Univ Nat Chiao Tung | XOR-based conditional keeper, and its application to implement match line architecture |
US7928991B2 (en) * | 2006-01-31 | 2011-04-19 | Microsoft Corporation | Color scheme-compatible color selection with hue preservation |
US7471537B1 (en) * | 2006-06-23 | 2008-12-30 | Integrated Device Technology, Ltd. | Content addressable memories (CAM) having low power dynamic match line sensing circuits therein |
US7724559B2 (en) * | 2006-07-14 | 2010-05-25 | International Business Machines Corporation | Self-referenced match-line sense amplifier for content addressable memories |
US7751218B2 (en) * | 2006-07-14 | 2010-07-06 | International Business Machines Corporation | Self-referenced match-line sense amplifier for content addressable memories |
US7515449B2 (en) * | 2006-09-15 | 2009-04-07 | International Business Machines Corporation | CAM asynchronous search-line switching |
KR100900199B1 (ko) * | 2006-09-19 | 2009-06-02 | 삼성전자주식회사 | 상변화 메모리를 이용하는 캠(ContentAddressable Memory ; CAM) 셀 및 캠 |
US7474546B2 (en) * | 2007-04-02 | 2009-01-06 | Sun Microsystems, Inc. | Hybrid dual match line architecture for content addressable memories and other data structures |
US7673195B2 (en) * | 2007-10-03 | 2010-03-02 | International Business Machines Corporation | Circuits and methods for characterizing device variation in electronic memory circuits |
US7733714B2 (en) * | 2008-06-16 | 2010-06-08 | Nscore Inc. | MIS-transistor-based nonvolatile memory for multilevel data storage |
JP2009117031A (ja) * | 2009-01-26 | 2009-05-28 | Hitachi Ltd | 半導体装置 |
US7944724B2 (en) | 2009-04-28 | 2011-05-17 | Netlogic Microsystems, Inc. | Ternary content addressable memory having reduced leakage effects |
KR101066738B1 (ko) * | 2009-12-21 | 2011-09-21 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 이의 동작 방법 |
US7920397B1 (en) | 2010-04-30 | 2011-04-05 | Netlogic Microsystems, Inc. | Memory device having bit line leakage compensation |
US8570783B2 (en) * | 2010-10-28 | 2013-10-29 | Advanced Micro Devices, Inc. | Low power content-addressable memory and method |
US8687398B2 (en) * | 2012-02-29 | 2014-04-01 | International Business Machines Corporation | Sense scheme for phase change material content addressable memory |
US9384835B2 (en) * | 2012-05-29 | 2016-07-05 | Globalfoundries Inc. | Content addressable memory early-predict late-correct single ended sensing |
CN103325416B (zh) * | 2013-07-11 | 2016-03-09 | 平湖凌云信息科技有限公司 | 一种减少内容可寻址存储器功耗的装置和方法 |
US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
US9088277B2 (en) | 2013-11-08 | 2015-07-21 | International Business Machines Corporation | Leakage reduction in output driver circuits |
GB2529221A (en) * | 2014-08-14 | 2016-02-17 | Ibm | Content addressable memory cell and array |
CN104463187B (zh) * | 2014-10-22 | 2018-11-16 | 宁波力芯科信息科技有限公司 | 综合隶属函数发生器阵列及模糊识别器 |
US9564183B2 (en) * | 2014-11-26 | 2017-02-07 | Invecas, Inc. | Sense amplifier having a timing circuit for a presearch and a main search |
US9396794B1 (en) | 2015-08-14 | 2016-07-19 | Qualcomm Incorporated | Matchline retention for mitigating search and write conflict |
FR3043488B1 (fr) * | 2015-11-05 | 2018-04-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Cam reconfigurable |
KR101787877B1 (ko) | 2016-03-15 | 2017-11-15 | 한양대학교 에리카산학협력단 | 램을 이용하여 캠의 매치 라인과 비교 셀 아키텍처 에뮬레이팅 방법 및 장치 |
US9583192B1 (en) * | 2016-05-25 | 2017-02-28 | Globalfoundries Inc. | Matchline precharge architecture for self-reference matchline sensing |
JP6659486B2 (ja) * | 2016-07-20 | 2020-03-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
US10770127B2 (en) | 2019-02-06 | 2020-09-08 | Micron Technology, Inc. | Apparatuses and methods for managing row access counts |
US11043254B2 (en) | 2019-03-19 | 2021-06-22 | Micron Technology, Inc. | Semiconductor device having cam that stores address signals |
US11264096B2 (en) | 2019-05-14 | 2022-03-01 | Micron Technology, Inc. | Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits |
US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
US11158373B2 (en) * | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
KR102587962B1 (ko) * | 2019-06-25 | 2023-10-11 | 삼성전자주식회사 | 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템 |
US11139015B2 (en) | 2019-07-01 | 2021-10-05 | Micron Technology, Inc. | Apparatuses and methods for monitoring word line accesses |
US10832792B1 (en) | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
US11386946B2 (en) | 2019-07-16 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for tracking row accesses |
US10943636B1 (en) | 2019-08-20 | 2021-03-09 | Micron Technology, Inc. | Apparatuses and methods for analog row access tracking |
US10964378B2 (en) | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
US11200942B2 (en) | 2019-08-23 | 2021-12-14 | Micron Technology, Inc. | Apparatuses and methods for lossy row access counting |
US11222682B1 (en) | 2020-08-31 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for providing refresh addresses |
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US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
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US4694425A (en) | 1986-07-10 | 1987-09-15 | Intel Corporation | Seven transistor content addressable memory (CAM) cell |
JP2566067B2 (ja) | 1991-04-26 | 1996-12-25 | 株式会社東芝 | 論理回路 |
US5267213A (en) | 1992-03-31 | 1993-11-30 | Intel Corporation | Bias circuitry for content addressable memory cells of a floating gate nonvolatile memory |
US5396449A (en) | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
US5452243A (en) | 1994-07-27 | 1995-09-19 | Cypress Semiconductor Corporation | Fully static CAM cells with low write power and methods of matching and writing to the same |
JP3117375B2 (ja) * | 1994-11-28 | 2000-12-11 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 連想メモリの制御回路及び連想メモリ装置 |
JPH08180691A (ja) * | 1994-12-21 | 1996-07-12 | Kawasaki Steel Corp | 連想メモリセル |
US5617348A (en) | 1995-07-24 | 1997-04-01 | Motorola | Low power data translation circuit and method of operation |
US5689454A (en) | 1996-01-11 | 1997-11-18 | Cyrix Corporation | Circuitry and methodology for pulse capture |
KR100278278B1 (ko) * | 1997-06-30 | 2001-01-15 | 김영환 | 고속처리용내용번지메모리 |
JP3110351B2 (ja) * | 1997-07-23 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 内容アドレス式メモリ回路 |
JP3632113B2 (ja) | 1997-08-28 | 2005-03-23 | 株式会社ルネサステクノロジ | 連想メモリ装置 |
JP3416062B2 (ja) * | 1998-10-29 | 2003-06-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 連想メモリ(cam) |
US6128207A (en) * | 1998-11-02 | 2000-10-03 | Integrated Device Technology, Inc. | Low-power content addressable memory cell |
JP3478749B2 (ja) * | 1999-02-05 | 2003-12-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 連想メモリ(cam)のワードマッチラインのプリチャージ回路および方法 |
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