JP3110351B2

JP3110351B2 - 内容アドレス式メモリ回路

Info

Publication number: JP3110351B2
Application number: JP09197523A
Authority: JP
Inventors: 広宣林田
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 2000-11-20
Anticipated expiration: 2017-07-23
Also published as: JPH1145585A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は内容アドレス式メモ
リ回路に関し、特に記憶したワードデータと入力された
検索データのビットパターンとの一致により上記ワード
データを検索する検索機能を有する内容アドレス式メモ
リ回路に関する。

【０００２】

【従来の技術】この種の内容アドレス式メモリ回路（Ｃ
ｏｎｔｅｎｔＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒ
ｙ，以下ＣＡＭ回路）は連想メモリ回路とも呼び、多数
のワードメモリセルに検索データが入力され、この検索
データのビットパターンと上記ワードメモリセル内の記
憶データとの一致／不一致を判定し、上記ワードメモリ
セルに対応する一致検出信号線から検索結果を出力す
る。

【０００３】従来のＣＡＭ回路をブロックで示す図４を
参照すると、この従来のＣＡＭは、検索データを保持し
ておくための各５ビットのメモリセルから成るワードメ
モリ１１ａ，１１ｂ，・・・，１１ｆを有するメモリセ
ルアレイ１０と、ワードメモリ内の各メモリセルをデコ
ードするためのアドレスデコーダ１５と、検索データビ
ットパターン及びメモリセルの記憶データを読み書きす
るためのデータ入出力回路１２と、検索結果の一致信号
ＣＳの供給に応答して優先アドレス信号ＡＤを出力する
一致検出信号出力回路１３とを備える。

【０００４】次に、図４を参照して、従来の内容アドレ
ス式メモリ回路の動作について説明すると、まず、デー
タ入出力回路１２に１ワードの検索データビットパター
ンを入力する。データ入出力回路１２はこの検索データ
をラッチし、この検索データの全部又は所定の一部のビ
ットパターンと、各ワードメモリ１１ａ，１１ｂ，・・
・，１１ｆに記憶されたデータのうち、上記ビットパタ
ーンと対応する部分のビットパターンとの一致不一致を
比較する。

【０００５】この比較結果、各ワードメモリ１１ａ，１
１ｂ，・・・，１１ｆの各々に対応する一致検出信号線
１４ａ，１４ｂ，・・・，１４ｆのうちビットパターン
が一致したワードメモリ（例えば１１ａ,１１ｃ）に対
応した一致検出信号線に論理’１’の一致信号ＣＳを出
力し、不一致のワードメモリに対応した一致検出信号線
には、論理’０’の不一致対応の一致信号ＣＳを出力し
て、一致検出信号出力回路１３にこれら一致不一致結果
を供給する。

【０００６】一致検出信号出力回路１３は、一致信号Ｃ
Ｓのうちの優先度が最も高い最優先一致線（例えば１１
ａ）に対応する優先アドレス信号ＡＤを出力し、アドレ
スデコーダ１５に供給する。アドレスデコーダ１５は、
この優先アドレス信号ＡＤをデコードし、各ワードメモ
リ１１ａ，１１ｂ，・・・，１１ｆの各々に対応するワ
ード線２４ａ，２４ｂ，・・・，２４ｆの各々のうちの
優先アドレス信号ＡＤに対応する１本のワード線（この
例では２４ａ）にアクセス信号を出力する。これにより
このアクセス信号の出力されたワード線２４ａ対応のワ
ードメモリ１１ａの記憶データがデータ入出力回路１２
に読み出される。

【０００７】図４に示す従来のＣＡＭ回路の１つのワー
ドメモリ１１ａ（以下説明の便宜上ワードメモリ１１）
の構成を回路図で示す図５を参照すると、この従来のＣ
ＡＭ回路のワードメモリ１１は、同一構成のメモリセル
１１１，１１２，・・・，１１５と、一致検出信号線１
４とを備える。

【０００８】メモリセル１１１は、論理’１’又は論
理’０’の情報を記憶するメモリ素子を形成する相互の
入力に相互の出力を接続したインバータＩ１１，Ｉ１２
と、インバータＩ１１，Ｉ２１の各々の出力とビット線
２３１とを接続しゲートをワード線２４に接続したトラ
ンジスタＭ１１と、インバータＩ１２の出力とビットバ
ー線２６１とを接続し各々のゲートをワード線２４に接
続したトランジスタＭ１２と、ビット線２３１とビット
バー線２６１との相互間をつなぐよう互いに直列接続し
たトランジスタＭ１３，Ｍ１４とを備える。

【０００９】同様に、メモリセル１１２，・・・，１１
５の各々は、メモリ素子を形成するインバータＩ２１と
Ｉ２２，・・・Ｉ５１とＩ５２の各々と、データ入出力
用のトランジスタＭ２１，・・・Ｍ５１の各々と、トラ
ンジスタＭ２２，・・・Ｍ５２の各々と、トランジスタ
Ｍ２３，Ｍ２４，・・・，Ｍ５３，Ｍ５４の各々とを備
える。

【００１０】トランジスタＭ１３，Ｍ２３，・・・Ｍ５
３の各々のゲートはインバータＩ１１，Ｉ２１，・・・
Ｉ５１の出力に、トランジスタＭ１４，Ｍ２４，・・・
Ｍ５４の各々のゲートはインバータＩ１２，Ｉ２２，・
・・Ｉ５２の出力にそれぞれ接続する。

【００１１】一致検出信号線１４は、ゲートを各メモリ
セル１１１，１１２，・・・，１１５の各々のトランジ
スタＭ１３とＭ１４，Ｍ２３とＭ２４，・・・，Ｍ５３
とＭ５４の各々の組の直列接続点に接続しこの一致検出
信号線１４を形成するよう直列接続されたトランジスタ
Ｍ１５，Ｍ２５，・・・Ｍ５５と、この一致検出信号線
１４の一方のトランジスタＭ１５の一端にさらに他端を
接続し一端を接地電位ＧＮＤにゲートをＣＬＫ線３０に
それぞれ接続したトランジスタＭ５と、入力を一致検出
信号線１４の他方のトランジスタＭ５５の他端に接続し
出力から一致信号ＣＳを出力するインバータＩ１と、イ
ンバータＩ１の入力と電源ＶＤＤの間に接続されゲート
にクロックＣＬＫの供給を受けるＰチャネル型のトラン
ジスタＰ１及びゲートをインバータＩ１の出力に接続し
たＰチャネル型のトランジスタＰ２とを備える。

【００１２】次に、図５を参照して、従来のＣＡＭ回路
のワードメモリ１１ａの一致、不一致検索時の詳細動作
について説明すると、まず、クロックＣＬＫが論理’
０’となりトランジスタＰ１が導通状態となって、一致
検出信号線１４をプリチャージする。この時トランジス
タＭ５は非導通状態となり一致検出信号線１４が接地Ｇ
ＮＤから切り離されることにより、上記プリチャージを
行う。このようにしてまず、一致検出信号線１４をプリ
チャージした後、一致検索を行う。

【００１３】ここで、メモリセル１１１は論理’１’を
記憶していると仮定する。この場合、インバータＩ１１
の出力が論理’１’で、トランジスタＭ１３が導通状態
になっている。このメモリセル１１１に対して論理’
１’の検索を行うものとする。すなわちビット線２３１
は論理’１’、ビットバー線２６１は論理’０’であ
る。また、ワード線２４は論理’０’のままの状態に保
持されている。ＣＬＫ線３０は論理’１’となり、トラ
ンジスタＭ５が導通状態となる。この場合トランジスタ
Ｍ１３は導通状態であるので、ビット線２３１の論理’
１’がトランジスタＭ１３を経由して、トランジスタＭ
１５のゲートに供給され、これにより、トランジスタＭ
１５は導通状態になる。すなわちメモリセル１１１に記
憶されたビット情報とビット線２３１，ビットバー線２
６１を経由して入力された検索データ中のビット情報と
が一致する場合に対応するトランジスタＭ１５が導通状
態となる。

【００１４】このように、メモリセル１１１，１１２，
・・・１１５に記憶されたビットパターンとビット線２
３１，２３２，・・・，２３５，ビットバー線２６１，
２６２，・・・，２６５を経由して入力された検索デー
タのビットパターンとが全て一致する場合、一致検出信
号線１４にプリチャージされた電荷がトランジスタＭ５
５，・・・，Ｍ２５、Ｍ１５、Ｍ５を経由して流れ出
し、これにより一致検出信号線１４がディスチャージさ
れ、インバータＩ１側の部分が論理’０’の状態とな
る。インバータＩ１はこの論理’０’を反転し論理’
１’を一致検出信号ＣＳとして一致検出信号出力回路１
３に供給する。

【００１５】次に、上記とは逆にメモリセル１１１は論
理’０’の情報を記憶していると仮定する。この場合イ
ンバータＭ１２の出力側は論理’１’で、トランジスタ
Ｍ１４は導通状態となる。このメモリセル１１１に対し
て、前述と同様に、論理’１’の一致検索を行うものと
する。すなわちビット線２３１は論理’１’、ビットバ
ー線２６１は論理’０’である。ＣＬＫ線３０は論理’
１’となり、トランジスタＭ５は導通状態になる。この
場合、トランジスタＭ１４が導通状態であるので、ビッ
トバー線２６１の論理’０’が、トランジスタＭ１４を
経由して、トランジスタＭ１５のゲートに供給される
が、トランジスタＭ１５は論理’０’の供給に応答して
非導通状態を保持する。すなわち不一致の場合は、一致
検出信号線１４にプリチャージされていた電荷はディス
チャージされない。

【００１６】このように、メモリセル１１１，１１２，
・・・１１５に記憶されたビットパターンとビット線２
３１，２３２，・・・，２３５及びビットバー線２６
１，２６２，・・・，２６５とを経由して入力された検
索データのビットパターンのうちのいずれかが不一致の
場合には一致検出信号線１４はプリチャージによる論
理’１’の状態を保持し、インバータＩ１はこの論理’
１’を反転して論理’０’をトランジスタＰ２に供給し
トランジスタＰ２はこの論理’０’をラッチし、論理’
０’の不一致対応の一致信号ＣＳとして一致検出信号出
力回路１３に供給する。

【００１７】また、次のＣＬＫサイクルにより、クロッ
クＣＬＫの論理が’０’となり、一致検出信号線１４を
プリチャージすることにより、次の一致検出動作に備え
ている。

【００１８】しかし、上記一致検出動作において、ワー
ドメモリ１１に記憶したビットパターンとビット線２
４，ビットバー線２６を経由して入力される検索データ
のビットパターンとが複数回のＣＬＫサイクルにおい
て、毎回一致動作となるときでも、一致検出信号線１４
は一致検出動作であるディスチャージ動作とプリチャー
ジ動作をＣＬＫサイクル毎に行う。このため、各ＣＬＫ
で出力される一致検出結果は変化しないにもかかわら
ず、検出回路は動作してしまうため、無駄な電流が消費
され、消費電流の増大要因となる。

【００１９】

【発明が解決しようとする課題】上述した従来の内容ア
ドレス式メモリ回路は、一致検出動作において、前回の
検出動作時と同一の結果が期待できる場合での一致検出
となるとき、すなわち、同一ワードメモリで、一致検出
が連続して生じる場合でも、ＣＬＫサイクル毎に一致検
出動作とプリチャージ動作を反復するため、無駄な電流
が消費されてしまい、消費電力の増大要因となるという
欠点があった。

【００２０】本発明の目的は、前回の一致検出作時の結
果と同一の結果が期待できる場合に消費電力の低減を図
った内容アドレス式メモリ回路を提供することにある。

【００２１】

【課題を解決するための手段】本発明の内容アドレス式
メモリ回路は、各々１ワード分のビット数のメモリセル
と検索データパターン及び記憶データパターンとの一致
検索結果の一致信号の供給に応答して一致検出動作を行
い一致検出信号を生成する一致検出信号線とを含み前記
検索データを１ワード分ずつ記憶する複数のワードメモ
リを有するメモリセルアレイと、前記検索データパター
ン及び前記記憶データを読み書きするためのデータ入出
力回路と、前記一致検出信号の供給に応答して一致検出
出力信号を出力する一致検出信号出力回路とを備える内
容アドレス式メモリ回路において、前記一致検出信号線
が、前記メモリセルの各々毎に前記検索データと前記記
憶データの各々の当該メモリセル対応ビット同士の一致
検索結果の一致及び不一致をそれぞれ独立に検出する第
１及び第２の検出素子を有して前記一致及び前記不一致
にそれぞれ対応する値の前記一致検出信号を生成する前
記１ワード分のビット数のセル一致検出回路を備え、前
記セル一致検出回路が、前記第１の検出素子として前記
１ワード分のビットデータの順序で第１の電源と前記一
致検出信号線の出力端との間に直列接続され前記記憶デ
ータの各々の第１の論理値に対応する前記一致に応答し
て導通する第１の導電型の第１のトランジスタと、前記
第２の検出素子として前記記憶データの各々の第２の論
理値に対応する前記不一致に応答して導通し前記出力端
を第２の電源に接続する第２の導電型の第２のトランジ
スタとを備えて構成されている。

【００２２】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図４と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図２を参照すると、この図に
示す本実施の形態の内容アドレス式メモリ（ＣＡＭ）回
路は、従来と共通のアドレスデコーダ１５と、データ入
出力回路１２と、一致検出信号出力回路１３とに加え
て、メモリセルアレイ１０の代わりに各５ビットのメモ
リセルから成り一致不一致を各メモリセル毎に検出しこ
の各メモリセル毎の検出結果データを一致検出信号とし
て出力する一致検出回路を含むワードメモリ１１Ａａ，
１１Ａｂ，・・・，１１Ａｆを有するメモリセルアレイ
１０Ａを備える。

【００２３】本実施の形態を特徴付けるワードメモリ１
１Ａａ（以下説明の便宜上ワードメモリ１１Ａ）の構成
を図５と共通の構成要素には共通の参照文字／数字を付
して同様に回路図で示す図１を参照すると、この図に示
す本実施の形態の内容アドレス式メモリ（ＣＡＭ）回路
のワードメモリ１１Ａは、従来と共通のメモリセル１１
１，１１２，・・・，１１５の各々と、従来の一致検出
信号線１４の代わりにメモリセル１１１，１１２，・・
・，１１５の保持データとビット線２３１，２３２，・
・・２３５，ビットバー線２６１，２６２，・・・２６
５経由で供給を受けた検索入力データとの一致不一致を
各メモリセル毎に検出しこの各メモリセル毎の検出結果
データを一致検出信号として出力する一致検出回路４
１，４２，・・・，４５を有し一致検出信号ＣＳを出力
する一致検出信号線１４Ａを備える。

【００２４】一致検出回路４１，４２，・・・，４５の
各々は、同一構成であり、各々のゲートをメモリセル１
１１，１１２，・・・，１１５の各々のトランジスタＭ
１３とＭ１４，Ｍ２３とＭ２４，・・・，Ｍ５３とＭ５
４の各々の組の直列接続点に接続し一致検出信号線１４
Ａを形成するよう直列接続された一致検出用のトランジ
スタＭ１５，Ｍ２５，・・・Ｍ５５の各々と、ドレイン
を一致検出信号ＣＳを出力するトランジスタＭ５５の一
端にゲートをトランジスタＭ１５，Ｍ２５，・・・Ｍ５
５のゲートにソースを接地電位ＧＮＤにそれぞれ接続し
た不一致検出用のＰチャネル型のトランジスタＭ１６，
Ｍ２６，・・・Ｍ５６の各々とを備える。また一致検出
信号線１４Ａの一方のトランジスタＭ１５の他端は電源
ＶＤＤに接続している。

【００２５】次に、図１及び図２を参照して本実施の形
態の動作について、まず、一致検出時の動作について説
明すると、ここで、メモリセル１１１は論理’１’を記
憶していると仮定し、したがって、インバータＩ１１の
出力が論理’１’で、トランジスタＭ１３が導通状態に
なっている。このメモリセル１１１に対して論理’１’
の検索を行うものとする。すなわちビット線２３１を論
理’１’に、ビットバー線２６１を論理’０’にそれぞ
れ設定する。また、ワード線２４を論理’０’のままの
状態に保持する。トランジスタＭ１３は導通状態である
ので、ビット線２３１の論理’１’がトランジスタＭ１
３を経由して、トランジスタＭ１５のゲートに供給さ
れ、これにより、トランジスタＭ１５は導通状態にな
る。すなわちメモリセル１１１に記憶されたビット情報
とビット線２３１，ビットバー線２６１を経由して入力
された検索データ中のビット情報とが一致する場合に対
応するトランジスタＭ１５が導通状態となる。一方、ト
ランジスタＭ１６のゲートにも、ビット線２３１の論
理’１’の信号が供給されるが、トランジスタＭ１６は
非導通状態のままである。

【００２６】このように、メモリセル１１１，１１２，
・・・１１５に記憶されたビットパターンとビット線２
３１，２３２，・・・，２３５及びビットバー線２６
１，２６２，・・・，２６５を経由して入力した検索デ
ータのビットパターンとが全て一致する場合、一致検出
信号線１４Ａに一致検出用のトランジスタＭ１５，Ｍ２
５，・・・，Ｍ５５を経由して電源ＶＤＤの電位を出力
する。これにより一致検出信号線１４Ａは論理’１’の
状態になり、この論理’１’を一致検出信号ＣＳとして
一致検出信号出力回路１３に供給する。

【００２７】次に、不一致検出時の動作について説明す
ると、上記とは逆にメモリセル１１１は論理’０’の情
報を記憶していると仮定する。この場合インバータＭ１
２の出力側は論理’１’で、トランジスタＭ１４は導通
状態となる。このメモリセル１１１に対して、前述と同
様に、論理’１’の一致検索を行うものとする。すなわ
ちビット線２３１を論理’１’に、ビットバー線２６１
を論理’０’にそれぞれ設定する。この場合、トランジ
スタＭ１４は導通状態であるので、ビットバー線２６１
の論理’０’がトランジスタＭ１４を経由して、トラン
ジスタＭ１５のゲートに供給されるが、トランジスタＭ
１５はこの論理’０’の供給に応答して非導通状態を保
持する。一方、トランジスタＭ１６のゲートにも論理’
０’が供給され、トランジスタＭ１６はこの論理’０’
の供給に応答して導通状態になる。

【００２８】このように、メモリセル１１１，１１２，
・・・１１５に記憶されたビットパターンとビット線２
３１，２３２，・・・，２３５及びビットバー線２６
１，２６２，・・・，２６５とを経由して入力された検
索データのビットパターンのうちのいずれかが不一致の
場合には一致検出信号線１４ＡはトランジスタＭ１６，
Ｍ２６，・・・Ｍ５６のうちの上記不一致対応のトラン
ジスタを経由して接地ＧＮＤに接続された状態となるた
め、一致検出信号線１４Ａは論理’０’の状態になり、
この論理’０’の不一致対応の一致信号ＣＳとして一致
検出信号出力回路１３に供給する。

【００２９】このように、本実施の形態のＣＡＭ回路
は、ワードメモリに記憶したビットパターンやビット
線，ビットバー線を経由して入力される検索データのビ
ットパターンが変化して、前回の検索結果に対し変化が
生じるような場合にのみ一致検出動作を行うので、前回
検索結果と同一結果が期待されるような場合は一致検出
動作が抑えられることにより、消費電力の低減ができ
る。

【００３０】具体的には、シミュレーションにて、同一
回路構成の４ビット×６４ワードのＣＡＭ回路に対し
て、全くの同一条件で消費電力を計算したところ、連続
して同一の検出結果となるような場合には、９５％もの
消費電力の削減が可能であり、発明の有効性を確認し
た。

【００３１】次に、本発明の第２の実施の形態を図２と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、デー
タ入出力回路１２とワードメモリ１１Ａａ，１１Ａｂ，
・・・，１１Ａｆの間に、クロックＣＬＫの供給に応答
して一致検索データビットパターンをラッチするラッチ
回路１６を備えることである。

【００３２】図３を参照して本実施の形態の動作につい
て説明すると、上述の第１の実施の形態では、データ入
出力回路１２から、一致検索データビットパターンがメ
モリセル１１１，１１２，・・・１１５に入力された時
点で検索を開始し、一致検出信号ＣＳを一致検出信号出
力回路１３に供給する。この一致検出信号出力回路１３
の出力データである優先アドレス信号ＡＤを用いて、任
意のシステムＣＬＫで動作するようなシステムを設計す
る場合、一致検索データビットパターンの入力タイミン
グに依存して、優先アドレス信号ＡＤの出力タイミング
が決まってしまう。そのためシステム全体のタイミング
設計が、困難となってしまう。

【００３３】本実施の形態ではクロックＣＬＫの供給に
応答して、ラッチ回路１６がデータ入出力回路１２から
の一致検索データビットパターンをラッチするので、こ
の種のシステム全体のタイミング設計が容易となる。

【００３４】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、一致検出，不一致検出用トランジス
タをそれぞれＮチャネル，Ｐチャネルトランジスタで構
成したり、出力極性に応じて一致検出トランジスタ側を
ＧＮＤと接続し、不一致検出用トランジスタ側をＶＤＤ
に接続してもよい。また、実施の形態では６ワード，５
ビットの回路構成としたが、ワード数，ビット数には制
限がない。また、メモリセル１１１の構造も、本実施の
形態で示した以外に、数多くのものが知られており、本
発明はこれら種々に変更された構成のものも包含するも
のである。また、第２の実施の形態で示したラッチ回路
は、一致検出信号出力回路とワードメモリとの間に挿入
して、一致検出信号線のデータをラッチすることも本発
明の主旨を逸脱しない限り適用できることは勿論であ
る。

【００３５】

【発明の効果】以上説明したように、本発明の内容アド
レス式メモリ回路は、一致検出信号線が、メモリセルの
各々毎に検索データと記憶データの各々のメモリセル対
応ビット同士の一致検索結果の一致及び不一致を独立に
検出する第１及び第２の検出素子を有して一致検出信号
を生成するセル一致検出回路を備えるので、ワードメモ
リに記憶したビットパターンやビット線，ビットバー線
を経由して入力される検索データのビットパターンが変
化して、前回の検索結果に変化が生じるような場合にの
み一致検出動作を行うので、前回検索結果と同一結果が
期待されるような場合は一致検出動作が抑えられること
により、消費電力の低減ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の内容アドレス式メモリ回路の第１の実
施の形態を特徴付けるワードメモリの構成を示す回路図
である。

【図２】本実施の形態を示すブロック図である。

【図３】本発明の内容アドレス式メモリ回路の第２の実
施の形態を示すブロック図である。

【図４】従来の内容アドレス式メモリ回路の一例を示す
ブロック図である。

【図５】図４のワードメモリの構成を示す回路図であ
る。

【符号の説明】

１０，１０Ａメモリセルアレイ１１ａ〜１１ｆ，１１Ａａ〜１１Ａｆワードメモリ１２データ入出力回路１３一致検出信号出力回路１４ａ〜１４ｆ，１４Ａａ〜１４Ａｆ一致検出信号
線１５アドレスデコーダ１６ラッチ回路２４ａ〜２４ｆワード線４１〜４５一致検出回路１１１〜１１５メモリセル２３１〜２３５ビット線２６１〜２６５ビットバー線Ｉ１１，Ｉ１２，Ｉ１インバータＭ１１〜Ｍ１６，Ｍ２１〜Ｍ２６，・・・，Ｍ５１〜Ｍ
５６，Ｍ５，Ｐ１，Ｐ２トランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】各々１ワード分のビット数のメモリセル
と検索データパターン及び記憶データパターンとの一致
検索結果の一致信号の供給に応答して一致検出動作を行
い一致検出信号を生成する一致検出信号線とを含み前記
検索データを１ワード分ずつ記憶する複数のワードメモ
リを有するメモリセルアレイと、前記検索データパター
ン及び前記記憶データを読み書きするためのデータ入出
力回路と、前記一致検出信号の供給に応答して一致検出
出力信号を出力する一致検出信号出力回路とを備える内
容アドレス式メモリ回路において、前記一致検出信号線が、前記メモリセルの各々毎に前記
検索データと前記記憶データの各々の当該メモリセル対
応ビット同士の一致検索結果の一致及び不一致をそれぞ
れ独立に検出する第１及び第２の検出素子を有して前記
一致及び前記不一致にそれぞれ対応する値の前記一致検
出信号を生成する前記１ワード分のビット数のセル一致
検出回路を備え、前記セル一致検出回路が、前記第１の検出素子として前
記１ワード分のビットデータの順序で第１の電源と前記
一致検出信号線の出力端との間に直列接続され前記記憶
データの各々の第１の論理値に対応する前記一致に応答
して導通する第１の導電型の第１のトランジスタと、前記第２の検出素子として前記記憶データの各々の第２
の論理値に対応する前記不一致に応答して導通し前記出
力端を第２の電源に接続する第２の導電型の第２のトラ
ンジスタとを備えることを特徴とする内容アドレス式メ
モリ回路。
【請求項２】前記一致検出信号線をプリチャージする
ことなく動作させることを特徴とする請求項１記載の内
容アドレス式メモリ回路。
【請求項３】前記メモリセルアレイと、前記データ入
出力回路との間にクロック信号の供給に応答して前記一
致検索データパターンをラッチするラッチ回路を備える
ことを特徴とする請求項１記載の内容アドレス式メモリ
回路。