KR20010058521A - 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치 - Google Patents

데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치 Download PDF

Info

Publication number
KR20010058521A
KR20010058521A KR1019990065862A KR19990065862A KR20010058521A KR 20010058521 A KR20010058521 A KR 20010058521A KR 1019990065862 A KR1019990065862 A KR 1019990065862A KR 19990065862 A KR19990065862 A KR 19990065862A KR 20010058521 A KR20010058521 A KR 20010058521A
Authority
KR
South Korea
Prior art keywords
clock signal
internal clock
read
write
data
Prior art date
Application number
KR1019990065862A
Other languages
English (en)
Other versions
KR100340067B1 (ko
Inventor
임성묵
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990065862A priority Critical patent/KR100340067B1/ko
Publication of KR20010058521A publication Critical patent/KR20010058521A/ko
Application granted granted Critical
Publication of KR100340067B1 publication Critical patent/KR100340067B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 간단한 구조의 단일 포트 에스램 및 그를 제어하기 위한 다수의 제어블록들을 구비하여 이중 포트 에스램과 동일하게 읽기 및 쓰기 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치에 있어서, 외부로부터 입력되는 메인클럭신호를 인가받아 상기 메인클럭신호의 제1 레벨의 펄스폭을 확장한 새로운 내부클럭신호를 발생하기 위한 내부클럭신호발생수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호에 응답하여 외부로부터 입력되는 쓰기 어드레스 및 읽기 어드레스를 선택적으로 출력하기 위한 선택수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호를 입력받아 데이터의 읽기 및 쓰기 동작을 위한 로컬클럭신호를 발생하기 위한 로컬클럭신호발생수단; 상기 선택수단으로부터 선택되어 출력되는 어드레스에 의해 지정된 셀의 데이터를 상기 로컬클럭신호발생수단으로부터 출력되는 읽기로컬클럭신호에 응답하여 읽고, 상기 로컬클럭신호발생수단으로부터 출력되는 쓰기로컬클럭신호 및 외부로부터의 쓰기인에이블신호에 응답하여 상기 선택수단으로부터 선택되어 출력되는 쓰기 어드레스에 의해 지정된 셀에 쓰기 데이터를 쓰기하는 단일 포트 구조의 메모리; 및 상기 내부클럭신호발생수단으로부터 출력되는 상기 내부클럭신호에 응답하여 읽기 동작 시 상기 단일 포트 구조의 메모리로부터 읽혀진 데이터를 래치하여 최종 읽기 데이터로 출력하기 위한래치수단을 포함하며, 상기 메인클럭신호의 상기 제1 레벨에서 읽기 동작을, 상기 제2 레벨에서 쓰기 동작을 각각 수행한다.

Description

데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치{MEMORY DEVICE HAVING SINGLE PORT MEMORY CAPABLE OF READING AND WRITING DATA AT THE SAME TIME}
본 발명은 메모리 장치에 관한 것으로, 특히 1개의 단일 포트 에스램을 구비하여 이중 포트 에스램과 동일하게 동시에 데이터를 읽고 쓸 수 있는 단일 포트 에스램을 구비한 메모리 장치에 관한 것이다.
일반적으로, 단일 포트(single port) 에스램과 함께 데이터의 읽기 및 쓰기 동작이 동시에 이루어지는 이중 포트 에스램은 파이프라인 구조를 가지는 시스템에 많이 사용되며, 특히 선입선출메모리장치(FIFO, First In First Out)의 버퍼 메모리로 많이 사용된다.
이러한 이중 포트 에스램은 읽기 및 쓰기 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있어야 하기 때문에 단일 포트 에스램에 비해 상대적으로 복잡한 구조를 가진다.
도 1은 이중 포트 에스램 구조의 메모리 장치에 대한 블럭 다이어그램도이다.
도면에 도시된 바와 같이, 이중 포트 에스램을 채용한 메모리 장치는, 외부로부터 입력되는 클럭신호(CLK), 쓰기 어드레스(WA), 읽기 어드레스(RA), 쓰기 데이터(DIN) 및 쓰기인에이블신호(WEN)에 응답하여 쓰기 모드 시에 쓰기 포트에 실려있는 쓰기 데이터(DIN)를 쓰기 어드레스(WA)에 의해 지정되는 메모리 셀에 쓰고, 읽기 모드 시에 읽기 어드레스(RA)에 의해 지정된 메모리 셀에 저장된 데이터를 읽기 포트를 통해 출력데이터(DOUT)로 내보내는 이중 포트 에스램(100)으로 구성된다.
그러나, 도 1에 도시된 바와 같이 이중 포트 에스램을 사용하는 경우, 메모리 셀의 크기는 물론, 어드레스 디코더, 워드라인구동기, 센스증폭기 등을 모두 2개씩 사용하여 구성하기 때문에 전체 메모리 장치의 구현 면적이 커지게 된다. 또한, 읽기 및 쓰기 동작을 동시에 수행하기 위해 4개의 비트라인을 사용하기 때문에 그로 인한 전류 소모 또한 증가하게 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 간단한 구조의 단일 포트 에스램 및 그를 제어하기 위한 다수의 제어블록들을 구비하여 이중 포트 에스램과 동일하게 읽기 및 쓰기 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있는 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 이중 포트 에스램 구조의 메모리 장치에 대한 블럭 다이어그램도.
도 2는 본 발명의 일실시예에 따른 단일 포트 에스램을 구비하여 구성된 메모리 장치의 블록다이어그램도.
도 3은 본 발명의 일실시예에 따른 본 발명의 내부에 구비된 내부클럭신호발생기의 내부 회로도.
도 4는 본 발명의 일실시예에 따른 본 발명의 내부에 구비된 로컬클럭신호발생기의 일실시예적인 회로도.
도 5는 본 발명의 메모리 장치에서 사용되는 클럭신호들에 대한 신호 타이밍도.
* 도면의 주요 부분에 대한 설명
100 : 이중 포트 에스램 200 : 내부클럭신호발생기
210 : 로컬클럭신호발생기 220 : 멀티플렉서
230 : 단일 포트 에스램 240 : 래치
상기 목적을 달성하기 위한 본 발명은, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치에 있어서, 외부로부터 입력되는 메인클럭신호를 인가받아 상기 메인클럭신호의 제1 레벨의 펄스폭을확장한 새로운 내부클럭신호를 발생하기 위한 내부클럭신호발생수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호에 응답하여 외부로부터 입력되는 쓰기 어드레스 및 읽기 어드레스를 선택적으로 출력하기 위한 선택수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호를 입력받아 데이터의 읽기 및 쓰기 동작을 위한 로컬클럭신호를 발생하기 위한 로컬클럭신호발생수단; 상기 선택수단으로부터 선택되어 출력되는 어드레스에 의해 지정된 셀의 데이터를 상기 로컬클럭신호발생수단으로부터 출력되는 읽기로컬클럭신호에 응답하여 읽고, 상기 로컬클럭신호발생수단으로부터 출력되는 쓰기로컬클럭신호 및 외부로부터의 쓰기인에이블신호에 응답하여 상기 선택수단으로부터 선택되어 출력되는 쓰기 어드레스에 의해 지정된 셀에 쓰기 데이터를 쓰기하는 단일 포트 구조의 메모리; 및 상기 내부클럭신호발생수단으로부터 출력되는 상기 내부클럭신호에 응답하여 읽기 동작 시 상기 단일 포트 구조의 메모리로부터 읽혀진 데이터를 래치하여 최종 읽기 데이터로 출력하기 위한 래치수단을 포함하여 이루어지며, 상기 메인클럭신호의 상기 제1 레벨에서 읽기 동작을, 상기 제2 레벨에서 쓰기 동작을 각각 수행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 외부로부터 입력되는 클럭신호의 "하이(HIGH)" 펄스 및 "로우(LOW)" 펄스에서 각각 읽기 또는 쓰기 동작을 수행함으로써, 외부에서는 이중포트 메모리의 기능을 동일하게 수행하는 것으로 인식하되, 실제 본 발명의 메모리 장치는 단일 포트 메모리로 구성된다.
도 2는 본 발명의 일실시예에 따른 단일 포트 에스램을 구비하여 구성된 메모리 장치의 블록다이어그램도로서, 도면에 도시된 바와 같이 본 발명의 장치는, 외부로부터 입력되는 메인클럭신호(CLK)를 인가받아 상기 메인클럭신호(CLK)의 "하이"레벨의 펄스폭을 확장한 새로운 내부클럭신호(NEWCLK)를 발생하는 내부클럭신호발생기(200), 상기 내부클럭신호발생기(200)로부터 출력되는 내부 클럭신호(NEWCLK)에 응답하여 외부로부터 입력되는 쓰기 어드레스(WA) 및 읽기 어드레스(RA)를 선택적으로 출력하는 멀티플렉서(MUX, 220), 상기 내부클럭신호발생기(200)로부터 출력되는 내부클럭신호(NEWCLK)를 입력받아 읽기 및 쓰기 동작을 위한 로컬클럭신호를 발생하는 로컬클럭신호발생기(210), 상기 로컬클럭신호발생기(210)로부터 출력되는 읽기로컬클럭신호(RCLK)에 응답하여 상기 멀티플렉서(200)에서 선택되어 출력되는 어드레스(ADR)에 의해 지정된 셀에 저장된 데이터를 읽어 출력하고, 상기 로컬클럭신호발생기(210)로부터 출력되는 쓰기로컬클럭신호(WCLK) 및 쓰기인에이블신호(WEN)에 응답하여 쓰기 데이터(DIN)를 상기 멀티플렉서(200)에서 선택되어 출력되는 어드레스(ADR)에 의해 지정된 셀에 쓰기하는 단일 포트 구조의 에스램(230) 및 상기 내부클럭신호발생기(200)로부터 출력되는 내부클럭신호(NEWCLK)에 응답하여 읽기 동작 시 상기 단일 포트 에스램(230)으로부터 읽혀진 데이터(RAMOUT)를 래치하여 최종 읽기 데이터(DOUT)로 출력하기 위한 래치(240)를 포함하여 이루어지며, 메인클럭신호(CLK)의 "하이"펄스에서 읽기 동작을, "로우"펄스에서 쓰기 동작을 수행한다.
여기서, 상기와 같이 구성된 본 발명에 따른 메모리 장치의 구성에 대해 아래에 보다 구체적으로 설명한다.
일반적인 메모리 장치의 경우 데이터의 쓰기 동작에 소요되는 쓰기 사이클보다 읽기 동작에 소요되는 읽기 사이클이 긴 데, 그 이유는 읽기 동작인 경우에 비트라인을 프리차지하고, 지정된 어드레스에 저장된 데이터를 출력부로 구동하는 데 많은 시간이 필요하기 때문이다. 따라서, 본 발명의 메모리 장치는 내부클럭신호발생기(200)에서 읽기 동작을 수행하는 메인클럭신호(CLK)의 "하이"펄스폭을 확장한 새로운 내부클럭신호(NEWCLK)를 발생한다.
도 3은 상기 내부클럭신호발생기(200)의 일실시예적인 회로도로서, 메인클럭신호(CLK)를 소정 시간 지연하는 지연부(201), 상기 메인클럭신호(CLK) 및 상기 지연부(201)로부터 출력되는 지연된 메인클럭신호(CLK)를 입력받아 부정논리합하는 부정논리합게이트(202) 및 상기 부정논리합게이트(202)의 출력신호를 반전하여 새로운 내부클럭신호(NEWCLK)로 출력하는 인버터(203)로 구성된다.
도 3을 참조하여, 내부클럭신호발생기(200)의 동작을 살펴보면, 먼저 외부로부터 인가되는 메인클럭신호(CLK)가 "로우"에서 "하이"로 천이하면 부정논리합게이트(202) 및 인버터(203)를 통해 "하이"의 내부클럭신호(NEWCLK)가 출력되고, 메인클럭신호(CLK)가 "하이"에서 "로우"로 천이하면 내부클럭신호(NEWCLK)는 지연부(201)에 의해 소정의 지연시간만큼 "하이"를 유지하다가 "로우"로 천이된다. 여기서, 지연부(201)의 지연시간은 메모리의 읽기 억세스 시간에 따라 결정된다.
다음으로, 도 4는 상기 로컬클럭신호발생기(210)의 일실시예적인 회로도로서, 도면을 참조하면 단일 포트 에스램(230)의 읽기 및 쓰기 동작 시 필요한 읽기로컬클럭신호(RCLK) 및 쓰기로컬클럭신호(WCLK)를 발생하기 위한 로컬클럭신호발생기(210)는 내부클럭신호(NEWCLK)를 입력받아 반전지연하기 위해 직렬연결된 3개의 인버터(211, 212, 213), 내부클럭신호(NEWCLK)와 상기 3개의 인버터(211, 212, 213)를 통해 지연된 내부클럭신호(NEWCLK)를 입력받아 부정논리곱하는 부정논리곱게이트(214), 상기 부정논리곱게이트(214)의 출력신호를 반전하여 읽기로컬클럭신호(RCLK)로 출력하는 인버터(215), 내부클럭신호(NEWCLK)를 입력받아 반전지연하기 위해 직렬연결된 3개의 인버터(216, 217, 218) 및 내부클럭신호(NEWCLK)와 상기 3개의 인버터(216, 217, 218)를 통해 지연된 내부클럭신호(NEWCLK)를 입력받아 부정논리합하여 쓰기로컬클럭신호(WCLK)를 출력하는 부정논리합게이트(219)로 구성된다.
상기와 같이 구성되는 로컬클럭신호발생기의 동작은 아래와 같다.
먼저, 읽기로컬클럭신호(RCLK)는, 내부클럭신호(NEWCLK)가 "로우"에서 "하이"로 천이할 때 부정논리곱게이트(214)의 앞단에 연결된 3개의 인버터(211, 212, 213)를 통한 지연시간만큼의 "하이"펄스를 갖는 숏 펄스(short pulse)로 발생되고, 쓰기로컬클럭신호(WCLK)는, 내부클럭신호(NEWCLK)가 "하이"에서 "로우"로 천이할 때 부정논리합게이트(219)의 앞단에 연결된 3개의 인버터(216, 217, 218)를 통한 지연시간만큼의 "하이"펄스를 갖는 숏 펄스로 발생된다.
도 5는 본 발명의 메모리 장치에서 사용되는 클럭신호들에 대한 신호 타이밍도로서, 도면에 도시된 바와 같이 일정 주기의 구형파 신호인 메인클럭신호(CLK)와, 상기 내부클럭신호발생기(200)에서 "하이"펄스폭이 확장된 내부클럭신호(NEWCLK)와, 내부클럭신호(NEWCLK)의 "로우"에서 "하이"로의 천이 시 소정의 펄스폭을 갖는 숏 펄스의 읽기로컬클럭신호(RCLK) 및 내부클럭신호(NEWCLK)의 "하이"에서 "로우"로의 천이 시 소정의 펄스폭을 갖는 숏 펄스의 쓰기로컬클럭신호(WCLK)에 대한 신호 타이밍이 도시되어 있다.
한편, 도 2에 도시된 멀티플렉서(220)는 내부클럭신호발생기(200)로부터 출력되는 내부클럭신호(NEWCLK)에 따라 외부로부터 인가되는 쓰기 어드레스(WA) 및 읽기 어드레스(RA)를 선택하여 단일 포트 에스램(230)으로 출력하되, 내부클럭신호(NEWCLK)가 "하이"인 경우에는 읽기 어드레스(RA)를 선택하여 출력하고, 내부클럭신호(NEWCLK)가 "로우"인 경우에는 쓰기 어드레스(WA)를 선택하여 출력한다.
다음으로, 도 2의 래치(240)는 읽기 동작 시 단일 포트 에스램(230)으로부터 읽혀진 데이터(RAMOUT)를 저장하고, 쓰기 동작 시 그 이전에 읽었던 데이터의 손실을 막기 위한 것으로, 구체적으로 내부클럭신호(NEWCLK)가 "하이"인 읽기 동작 시에는 단일 포트 에스램(230)으로부터 읽혀진 데이터(RAMOUT)를 입력받아 저장하고, 내부클럭신호(NEWCLK)가 "로우"인 쓰기 동작 시에는 단일 포트 에스램(230)으로부터 데이터를 차단하여 저장된 읽기 데이터를 그대로 유지하게 된다.
그리고, 본 발명의 단일 포트 에스램(230)은 잘 알려진 바와 같이 6개의 트랜지스터, 즉 2개의 풀다운 트랜지스터, 2개의 억세스 트랜지스터, 및 2개의 풀업트랜지스터로 구성되는 단일 포트 에스램 셀들로 이루어진다.
마지막으로, 상기와 같이 구성되어 동작하는 본 발명의 메모리 장치와 종래의 이중 포트 에스램을 면적 및 전류 소모의 측면에서 비교한 결과를 아래 표 1에 도시하였다.
이중 포트 에스램 본 발명
전류 소모 9.4 mA 5.1mA
면적 0.648mm2 1.08mm2
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 첫째, 단일 포트 에스램의 작은 면적으로 이중 포트 메모리의 기능을 수행함으로써 칩 면적을 줄이고, 그에 따라 높은 수율을 얻을 수 있으며, 둘째, 전류 소모를 줄여 열에 민감한 칩의 특성을 개선할 수 있고, 셋째, 복잡한 이중 포트 에스램 대신에 비교적 간단한 구조의 단일 포트 에스램을 사용함으로써 칩의 테스트성(testability)을 높여 칩의 생산 단가를 낮출수 있는 효과가 있다.

Claims (4)

  1. 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치에 있어서,
    외부로부터 입력되는 메인클럭신호를 인가받아 상기 메인클럭신호의 제1 레벨의 펄스폭을 확장한 새로운 내부클럭신호를 발생하기 위한 내부클럭신호발생수단;
    상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호에 응답하여 외부로부터 입력되는 쓰기 어드레스 및 읽기 어드레스를 선택적으로 출력하기 위한 선택수단;
    상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호를 입력받아 데이터의 읽기 및 쓰기 동작을 위한 로컬클럭신호를 발생하기 위한 로컬클럭신호발생수단;
    상기 선택수단으로부터 선택되어 출력되는 어드레스에 의해 지정된 셀의 데이터를 상기 로컬클럭신호발생수단으로부터 출력되는 읽기로컬클럭신호에 응답하여 읽고, 상기 로컬클럭신호발생수단으로부터 출력되는 쓰기로컬클럭신호 및 외부로부터의 쓰기인에이블신호에 응답하여 상기 선택수단으로부터 선택되어 출력되는 쓰기 어드레스에 의해 지정된 셀에 쓰기 데이터를 쓰기하는 단일 포트 구조의 메모리; 및
    상기 내부클럭신호발생수단으로부터 출력되는 상기 내부클럭신호에 응답하여읽기 동작 시 상기 단일 포트 구조의 메모리로부터 읽혀진 데이터를 래치하여 최종 읽기 데이터로 출력하기 위한 래치수단을 포함하여 이루어지며,
    상기 메인클럭신호의 상기 제1 레벨에서 읽기 동작을, 상기 제2 레벨에서 쓰기 동작을 각각 수행하는 것을 특징으로 하는, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치.
  2. 제 1 항에 있어서, 상기 내부클럭신호발생수단은,
    상기 메인클럭신호를 임의의 시간동안 지연하는 제1 지연수단; 및
    상기 메인클럭신호 및 상기 제1 지연수단으로부터 출력되는 지연된 메인클럭신호를 입력받아 부정논리합하기 위한 제1 부정논리합수단을 포함하여,
    상기 제1 지연수단의 지연시간만큼 상기 메인클럭신호의 제1 레벨 폭을 확장한 상기 내부클럭신호를 출력하는 것을 특징으로 하는, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치.
  3. 제 2 항에 있어서, 상기 로컬클럭신호발생수단은,
    상기 내부클럭신호를 입력받아 임의의 시간동안 지연하는 제2 지연수단;
    상기 내부클럭신호 및 상기 제2 지연수단으로부터 출력되는 지연된 내부클럭신호를 입력받아 부정논리곱하여 상기 읽기로컬클럭신호를 출력하는 부정논리곱수단;
    상기 내부클럭신호를 입력받아 임의의 시간동안 지연하는 제3 지연수단; 및
    상기 내부클럭신호 및 상기 제3 지연수단으로부터 출력되는 지연된 내부클럭신호를 입력받아 부정논리합하여 상기 쓰기로컬클럭신호를 출력하는 제2 부정논리합수단을 포함하여,
    상기 내부클럭신호의 상기 제2 레벨에서 상기 제1 레벨로의 천이 시 상기 제2 지연수단의 지연 시간만큼의 펄스폭을 가지는 상기 읽기로컬클럭신호를 출력하고,
    상기 내부클럭신호의 상기 제1 레벨에서 상기 제2 레벨로의 천이 시 상기 제3 지연수단의 지연 시간만큼의 펄스폭을 가지는 상기 쓰기로컬클럭신호를 출력하는 것을 특징으로 하는, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치.
  4. 제 3 항에 있어서, 상기 래치수단은,
    상기 내부클럭신호에 응답하여 상기 내부클럭신호의 제1 레벨에서 상기 단일 포트 구조의 메모리로부터 읽혀진 데이터를 입력받아 저장하고, 상기 내부클럭신호의 제2 레벨에서 상기 단일 포트 구조의 메모리로부터 입력되는 데이터를 차단하여 상기 저장된 읽기 데이터를 그대로 유지하는 것을 특징으로 하는, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치.
KR1019990065862A 1999-12-30 1999-12-30 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치 KR100340067B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990065862A KR100340067B1 (ko) 1999-12-30 1999-12-30 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990065862A KR100340067B1 (ko) 1999-12-30 1999-12-30 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치

Publications (2)

Publication Number Publication Date
KR20010058521A true KR20010058521A (ko) 2001-07-06
KR100340067B1 KR100340067B1 (ko) 2002-06-12

Family

ID=19633024

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990065862A KR100340067B1 (ko) 1999-12-30 1999-12-30 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치

Country Status (1)

Country Link
KR (1) KR100340067B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785892B1 (ko) * 2005-12-07 2007-12-17 한국전자통신연구원 양방향 데이터 통신용 단일 포트 메모리 제어 장치 및 그제어 방법
KR100892674B1 (ko) * 2007-09-07 2009-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 리드 신호 생성 회로
CN114489233A (zh) * 2022-01-24 2022-05-13 上海华力集成电路制造有限公司 一种相位可调任意波形发生器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785892B1 (ko) * 2005-12-07 2007-12-17 한국전자통신연구원 양방향 데이터 통신용 단일 포트 메모리 제어 장치 및 그제어 방법
KR100892674B1 (ko) * 2007-09-07 2009-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 리드 신호 생성 회로
CN114489233A (zh) * 2022-01-24 2022-05-13 上海华力集成电路制造有限公司 一种相位可调任意波形发生器
CN114489233B (zh) * 2022-01-24 2024-06-11 上海华力集成电路制造有限公司 一种相位可调任意波形发生器

Also Published As

Publication number Publication date
KR100340067B1 (ko) 2002-06-12

Similar Documents

Publication Publication Date Title
US7327613B2 (en) Input circuit for a memory device
US6298005B1 (en) Configurable memory block
KR100915554B1 (ko) 반도체기억장치
KR100543915B1 (ko) 메모리소자의 데이터 입력장치
US5546355A (en) Integrated circuit memory having a self-timed write pulse independent of clock frequency and duty cycle
KR100910700B1 (ko) 각각의 포트에 대한 클록을 갖는 의사-이중 포트 메모리
US5872742A (en) Staggered pipeline access scheme for synchronous random access memory
US6078527A (en) Pipelined dual port integrated circuit memory
KR20080080548A (ko) 제 1 메모리 액세스와 제 2 메모리 액세스의 비율이 클록듀티 사이클에 상관없는 의사-이중 포트 메모리
US6262936B1 (en) Random access memory having independent read port and write port and process for writing to and reading from the same
US7379376B2 (en) Internal address generator
US6055194A (en) Method and apparatus for controlling column select lines in a synchronous memory device
US7778105B2 (en) Memory with write port configured for double pump write
US6708255B2 (en) Variable input/output control device in synchronous semiconductor device
US5901110A (en) Synchronous memory with dual sensing output path each of which is connected to latch circuit
US6463007B2 (en) Synchronous semiconductor memory device
US6166970A (en) Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device
GB2371663A (en) Semiconductor memory device
US5825715A (en) Method and apparatus for preventing write operations in a memory device
KR20170126270A (ko) 데이터 출력 회로 및 그를 포함하는 반도체 메모리 장치
US6341100B1 (en) Semiconductor integrated circuit having circuit for writing data to memory cell
US12073912B2 (en) Apparatuses and methods for command decoding with series connected latches
KR100340067B1 (ko) 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치
US12073911B2 (en) Apparatuses and methods for command decoding
KR100305648B1 (ko) 고속동작용디램

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee