KR100910700B1 - 각각의 포트에 대한 클록을 갖는 의사-이중 포트 메모리 - Google Patents

각각의 포트에 대한 클록을 갖는 의사-이중 포트 메모리 Download PDF

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Abstract

의사-이중 포트 메모리(1)는 제 1 포트, 제 2 포트, 및 6-트랜지스터 메모리 셀들(19)의 어레이를 구비한다. 제 1 메모리 액세스가 제 1 포트에서 수신되는 제 1 클록 신호(ACLK)의 상승 에지에서 개시된다. 제 2 메모리 액세스가 제 2 포트에서 수신되는 제 2 클록 신호(BCLK)의 상승 에지에 응하여 개시된다. 만약 제 2 클록 신호의 상승 에지가 제 1 시간 주기 내에 발생한다면, 제 2 메모리 액세스는 의사-이중 포트 형태로 제 1 메모리 액세스의 완료에 바로 후속해서 개시된다. 만약 제 2 클록 신호의 상승 에지가 나중에 제 2 시간 기간 내에 발생한다면, 제 2 메모리 액세스는 제 1 클록 신호의 제 2 상승 에지 이후까지 지연된다. 제 1 및 제 2 메모리 액세스의 지속시간들은 클록 신호들의 듀티 사이클에 상관없다.

Description

각각의 포트에 대한 클록을 갖는 의사-이중 포트 메모리{PSEUDO-DUAL PORT MEMORY HAVING A CLOCK FOR EACH PORT}
개시된 실시예들은 전반적으로 의사-이중 포트 메모리들(pseudo-dual port memories)에 관한 것이다.
이중 포트 메모리들은 통상적으로 두 개의 포트들 및 메모리 셀들 어레이를 구비한다. 메모리 어레이는 하나의 포트로부터 액세스되고 있는 메모리 셀들이 다른 포트로부터 액세스되고 있는 메모리 셀들과 동일하지 않을 경우에 상기 두 포트들로부터 동시에 액세스될 수 있다. 이러한 이중 포트 메모리들에서 사용되는 일반적인 타입의 메모리 셀은 8 개의 FET들(field effect transistors)을 수반한다. 그 트랜지스터들 중 4 개는 두 개의 크로스-연결된 인버터들을 형성하도록 상호접속된다. 메모리 셀의 제 1 데이터 노드(D)는 그 인버터들 중 제 1 인버터의 출력 리드(output lead) 및 그 인버터들 중 제 2 인버터의 입력 리드에 있는 노드이다. 메모리 셀의 제 2 데이터 노드(DN)는 그 인버터들 중 제 2 인버터의 출력 리드 및 그 인버터들 중 제 1 인버터의 입력 리드에 있는 노드이다. 제 1 데이터 노드(D)에 연결되는 두 개의 액세스 트랜지스터들이 존재한다. 제 1 액세스 트랜지스터는 제 1 비트 라인(B1)이 제 1 데이터 노드(D)에 선택적으로 연결될 수 있도록 제공된 다. 제 2 액세스 트랜지스터는 제 2 비트 라인(B2)이 제 1 데이터 노드(D)에 선택적으로 연결될 수 있도록 제공된다. 마찬가지로, 제 2 데이터 노드(DN)에 연결되는 두 개의 액세스 트랜지스터들이 존재한다. 제 1 액세스 트랜지스터는 제 1 비트 라인 바(B1N)가 제 2 노드(DN)에 연결될 수 있도록 제공된다. 제 2 액세스 트랜지스터는 제 2 비트 라인 바(B2N)가 제 2 노드(DN)에 연결될 수 있도록 제공된다. 제 1 비트 라인(B1) 및 제 1 비트 라인 바(B1N)는 비트 라인 쌍을 구성하며, 주소지정된 메모리 셀을 이중 포트 메모리의 두 포트들 중 제 1 포트에 연결하기 위한 것이다. 제 2 비트 라인(B2) 및 제 2 비트 라인 바(B2N)는 비트 라인 쌍을 구성하며, 주소지정된 메모리 셀을 이중 포트 메모리의 두 포트들 중 제 2 포트에 연결하기 위한 것이다.
단일 포트 메모리의 메모리 셀들은 6 개의 트랜지스터들만을 통상적으로 구비한다. 8-트랜지스터 셀의 경우에서와 같이, 트랜지스터들 중 4 개의 트랜지스터들은 인버터 크로스-연결된 인버터 구조를 형성한다. 그러나, 8-트랜지스터 셀에서와 같이 두 쌍들의 액세스 트랜지스터들이 존재하기보다는, 6-트랜지스터 셀이 단지 한 쌍의 액세스 트랜지스터들을 구비한다. 크로스-연결된 인버터들의 제 1 데이터 노드(D)를 비트 라인(B)에 선택적으로 연결하기 위해서 제 1 액세스 트랜지스터가 제공된다. 크로스-연결된 인버터들의 제 2 데이터 노드(DN)를 비트 라인 바(BN)에 연결하기 위해서 제 2 액세스 트랜지스터가 제공된다. 6-트랜지스터 메모리 셀 및 8-트랜지스터 셀이 동일한 처리를 사용하여 제작되는 경우에, 상기 6-트랜지스터 메모리 셀은 통상적으로 상기 8-트랜지스터 셀보다 큰 집적 회로 영역 의 단지 대략 절반을 소모한다.
6-트랜지스터 메모리 셀의 더 작은 크기를 이용하기 위해서, 의사-이중 포트 메모리로 지칭되는 메모리 장치가 종종 사용된다. 일예에서, 의사-이중 포트 메모리는 단일 메모리 어레이를 구비하는데, 상기 단일 메모리 어레이에서는 그 어레이의 각 메모리 셀이 단일 쌍의 비트 라인들(예컨대, 비트 라인(B) 및 비트 라인 바(BN))에 선택적으로 연결될 수 있는 6-트랜지스터 메모리 셀이다. 그 메모리 어레이는 한번에 단지 하나의 메모리 액세스만이 수행되는 단일 포트 메모리로서 동작한다.
그러나, 의사-이중 포트 메모리는 두 개의 포트들을 갖는다는 점에서 이중 포트 메모리를 모방한다. 일예에서, 의사-이중 포트 메모리는 TDM(Time Delayed Multiplexer)로 종종 불리는 회로를 갖는다. 단일 입력 클록 신호는 의사-이중 포트 메모리에서 수신되고, 이러한 단일 입력 클록 신호는 입력 판독 주소, 입력 기록 주소, 및 입력 데이터 값을 래칭하기 위해서 사용된다. 입력 클록 신호의 상승 에지가 입력 판독 주소를 사용하여 판독 동작을 개시하는데 사용된다. 판독 동작이 완료된다. 그런 이후에, 입력 클록 신호의 하강 에지가 발생한다. TDM은 기록 동작을 개시하기 위해서 입력 클록 신호의 하강 에지를 사용한다. 입력 기록 주소가 기록 동작 동안에 메모리 어레이를 주소지정하기 위해 사용되고, 그 메모리 어레이에 기록되는 데이터는 입력 데이터 값이다. 비록 두 가지의 메모리 동작들이 입력 클록 신호의 단일 사이클 내에 수행되지만, 그 두 가지의 메모리 동작들은 실제로는 번갈아 수행된다. 그러나, 의사-이중 포트 메모리의 외부로부터, 상기 의 사-이중 포트 메모리는 동시에 또는 거의 동시에 메모리 어레이의 두 액세스들을 허용하는 것으로 보인다.
본 발명자는 제 1 판독 메모리 동작을 수행하는데 필요한 시간량이 제 2 기록 메모리 동작을 수행하는데 필요한 시간량과 같지 않을 수 있다는 것을 인지하였다. 종래 TDM 해결법을 사용하는 것은 전체적인 메모리 액세스 시간들을 느리게 하는데, 그 이유는 두 동작들을 의해 이용가능한 상대적인 시간량이 클록 사이클의 상승 에지가 발생하는 때와 클록 사이클의 하강 에지가 발생하는 때에 의해서 결정되기 때문이다. 만약 예컨대 클록 신호가 클록 사이클에서 하이인 동안만큼 로우라면(즉, 클록 사이클이 50/50 듀티 사이클을 가짐), 빠른 판독 동작 및 느린 기록 동작 모두를 수행하는데 있어서 동일한 시간량이 허용되어야 한다. 그 결과. 소모되는 시간량은 판독 동작이 완료된 이후에 시작해서 클록 사이클의 하강 에지 때에 끝나는 시간이다.
종래 TDM 해결법은 두 메모리 액세스들을 수행하는데 필요한 상대적인 시간량이 클록 신호의 듀티 사이클에 일치하지 않는 상황들에서 전체적인 메모리 액세스 시간들을 느리게 할 뿐만 아니라, 전체적인 메모리 액세스 시간들로 하여금 그들이 그렇지 않은 경우에 동작들을 개시하기 위해서 클록 신호의 하강 에지를 사용함으로 인해 발생하는 것보다 더 느리도록 야기할 수 있다. 클록 신호의 듀티 사이클에 지터가 존재할 수 있음으로써, 클록 신호의 하강 에지의 타이밍은 클록 사이클마다 바뀐다. 만약 회로가 한 클록 신호 듀티 사이클 상황 하에서의 동작을 위해 최적화된다면, 상기 회로는 통상적으로 다른 클록 사이클 상황 하에서의 동작 을 위해서는 최적화되지 않는다. 의사-이중 포트 메모리의 회로가 모든 클록 신호 듀티 사이클 상황들 하에서 정확하게 동작하도록 하기 위해, 그 회로에서는 통상적으로 시간 마진(time margin)이 설정된다. 이러한 시간 마진이 적절한 동작을 위해 필요하지 않은 특정 동작 상황들 하에서는 상기 시간 마진이 소모된 시간으로 전환한다. 따라서, 의사-이중 포트 메모리의 최대 클록 주파수가 이러한 시간 마진이 없는 경우에 있을 수 있는 것보다 더 낮게 규정된다.
위에 설명된 의사-이중 포트 메모리가 단일 입력 클록 신호를 갖는 반면에, 일부 애플리케이션들에서는 의사-이중 포트 메모리가 제 1 입력 클록 신호를 통해 클록되는 제 1 포트 및 제 2 입력 클록 신호를 통해 클록되는 제 2 포트를 구비하는 것이 바람직할 것이다. 두 개의 개별적인 입력 클록들을 제공함으로써, 한 포트의 사용은 다른 포트의 사용에 거의 상관없이 이루어질 수 있다. 두 포트들이 더욱 상관없게 만듬으로써, 의사-이중 포트 메모리의 사용은 간단해질 수 있다.
위의 내용으로부터, 고유의 입력 클록을 각자 갖는 두 개의 개별적인 포트들을 또한 구비하는 두 메모리 동작들의 순서를 제어하기 위해서 동일한 입력 클록 신호의 상승 및 하강 에지들 양쪽 모두를 사용하지 않는 향상된 의사-이중 포트 메모리가 요구된다.
의사-이중 포트 메모리는 제 1 포트, 제 2 포트, 및 6 개의 트랜지스터 메모리 셀들로 이루어진 어레이를 구비한다. 제 1 포트(예컨대, 판독 전용 포트)는 제 1 클록 신호를 수신하기 위한 클록 입력 리드를 구비한다. 제 2 포트(예컨대, 기록 전용 포트)는 제 2 클록 신호를 수신하기 위한 클록 입력 리드를 구비한다.
어레이의 제 1 메모리 액세스(예컨대, 판독 메모리 액세스 동작)는 제 1 포트의 클록 입력 리드에서 수신되는 제 1 클록 신호의 상승 에지에 의해 개시된다. 어레이의 제 2 메모리 액세스(예컨대, 기록 메모리 액세스 동작)는 제 2 포트의 클록 입력 리드에서 수신되는 제 2 클록 신호의 상승 에지에 응하여 개시된다. 만약 제 2 클록 신호의 상승 에지가 제 2 시간 주기 내에 발생한다면(예컨대, 제 1 클록 신호가 하이로 전환할 때나 혹은 제 1 클록 신호가 하이인 후속하는 시간 동안), 제 2 메모리 액세스는 제 1 메모리 액세스가 완료된 거의 바로 직후에 후속해서 개시된다. 만약, 다른 한편으로, 제 2 클록 신호의 상승 에지가 제 2 시간 주기 내에 나중에 발생한다면(예컨대, 제 1 클록 신호가 로우인 나중의 시간 주기 동안에), 제 2 메모리 액세스의 개시는 제 1 메모리 액세스가 완료된 바로 직후에 후속하지 않고, 오히려 제 1 클록 신호의 제 2 상승 에지 이후까지 지연된다. 제 1 클록 신호의 제 2 상승 에지가 제 1 포트를 통해서 제 3 메모리 액세스 동작을 개시하는 경우, 제 2 메모리 액세스 동작은 제 3 메모리 액세스 동작 이후에 발생한다.
제 2 클록 신호의 상승 에지가 제 1 클록 신호에 대해서 발생하는 때를 검출하고 또한 제 2 메모리 액세스의 개시가 지연되게 하는(만약 이러한 지연이 적절하다면) 회로의 일예가 아래의 설명에서 상세히 설명된다. 그 회로는 제 1 메모리 액세스(판독 동작)에 대한 판독 클록 신호 및 제 2 메모리 액세스(기록 동작)에 대한 기록 클록 신호를 수신하는 시간 지연형 멀티플렉서를 수반한다. 시간 지연형 멀티플렉서는 메모리 셀들의 어레이가 제 1 메모리 액세스를 위해 주소지정되었는지 혹은 제 2 메모리 액세스를 위해 주소지정되었는지 여부를 결정하는 제어 신호를 출력한다. 그 회로는 또한 기록 클록 억제기 회로를 구비한다. 만약 제 2 클록 신호의 상승 에지가 이미 개시된 제 1 메모리 액세스 동작에 바로 후속해서 제 2 메모리 액세스 동작을 개시하는데 있어서 적절히 작동하기에는 시간 지연형 멀티플렉서에 대해 너무 늦게 발생한다며(제 1 클록 신호가 로우일 때), 기록 클록 억제기 회로는 시간 지연형 멀티플렉서에 제공되는 기록 클록 신호를 억제하고, 그로 인해서 제 1 클록 신호의 제 2 상승 에지 이후까지 제 2 메모리 액세스 동작의 개시가 지연된다.
입력 클록의 하강 에지가 제 2 메모리 액세스가 시작되는 때를 맞추기 위해서 사용되는 종래 의사-이중 포트 메모리와는 대조적으로, 본 명세서에 기재된 신규한 의사-이중 포트 메모리에서 제 1 및 제 2 메모리 액세스들의 지속시간들은 클록 신호의 하강 에지가 발생하는 때에 좌우되지 않는다. 오히려, 제 1 메모리 액세스의 지속시간은 전파 지연(예컨대, 원-샷 회로에 의해 발생되는 지연)에 거의 좌우된다. 제 2 메모리 액세스의 지속시간은 전파 지연(예컨대, 랜덤한 로직을 통한 전파 지연 및/또는 원-샷 회로에 의해 발생되는 지연)에 거의 좌우된다. 제 1 메모리 액세스에 할당된 시간량과 제 2 메모리 액세스에 할당된 시간량의 비율이 전파 지연들의 비율들 및 크기들을 조정함으로써 의사-이중 포트 메모리의 설계 단계 동안에 조정될 수 있다. 제 1 메모리 액세스에 할당된 시간량과 제 2 메모리 액세스에 할당된 시간량의 비율은 제 1 클록 신호 또는 제 2 클록 신호 중 어느 하나의 듀티 사이클에 실질적으로 상관없다.
추가적인 하드웨어 실시예들, 추가적인 방법들, 및 추가적인 세부사항들이 아래에서 상세히 설명된다. 이러한 상세한 설명이 본 발명을 한정하려는 것은 아니다. 본 발명은 청구항들에 의해서 정해진다.
도 1은 일실시예에 따라 의사-이중 포트 메모리 장치(1)를 고도의 블록도로 나타낸다.
도 2는 도 1의 메모리 어레이(2)를 더욱 상세히 나타낸다.
도 3은 도 1의 8 열 멀티플렉서/디멀티플렉서들(3-10)을 더욱 상세히 나타낸다.
도 4는 도 1의 주소 입력 래치 및 판독/기록 멀티플렉서 부분을 더욱 상세히 나타낸다.
도 5는 도 1의 블록(11)의 데이터 입력 래치 부분을 더욱 상세히 나타낸다.
도 6A 및 도 6B는 도 1의 판독 클록 생성기 회로(12), 기록 클록 생성기 회로(13), 시간 지연형 멀티플렉서 회로(14), 기록 클록 억제기 회로(16) 및 원-샷 회로(105)를 더욱 상세히 나타낸다.
도 7은 도 1 내지 도 6의 의사-이중 포트 메모리 장치(1)의 동작에 대한 제 1 시나리오(경우 #1)를 나타내는 파형이다.
도 7A는 제 1 시나리오(경우 #1)의 간단한 파형이다.
도 8은 도 1 내지 도 6의 의사-이중 포트 메모리 장치(1)의 동작에 대한 제 2 시나리오(경우 #2)를 나타내는 파형이다.
도 8A는 제 2 시나리오(경우 #2)의 간단한 파형이다.
도 9는 도 1 내지 도 6의 의사-이중 포트 메모리 장치(1)의 동작에 대한 제 3 시나리오(경우 #3)를 나타내는 파형이다.
도 9A는 제 3 시나리오(경우 #3)의 간단한 파형이다.
도 10은 ACK의 주파수가 BCLK의 주파수보다 높지만 ACLK가 상승하는 동일한 시간에 BCLK도 상승하는 제 1 예의 간단한 파형이다.
도 11은 ACLK가 로우인 시간 동안에 BCLK가 상승하는 제 2 예의 간단한 파형이다.
도 12는 ACLK가 하이인 시간 동안에 BCLK가 상승하는 제 3 예의 간단한 파형이다.
도 1은 일실시예에 따라 의사-이중 포트 메모리 장치(pseudo-dual port memory device)(1)를 고도의 블록들로 나타낸다. 메모리 장치(1)는 정적 랜덤 액세스 메모리 셀들의 어레이(2)를 구비한다. 도시된 예에서, 어레이(2)는 두 행들의 메모리 셀들을 구비하는데, 여기서 각각의 행은 16 개의 메모리 셀들을 포함한다. 어레이(2) 외에도, 메모리 장치(1)는 8 열 멀티플렉서/디멀티플렉서들(3-10)로 이루어진 세트를 구비한다. 단지 제 1 및 제 8 열 멀티플렉서/디멀티플렉서들(3 및 10)만이 도시되어 있다. 메모리 장치(1)는 또한 주소 입력 래치, 판독/기록 멀티플렉서, 및 데이터 입력 래치 회로(11), 판독 클록 생성기 회로(12), 기록 클록 생성기 회로(13), 시간 지연형 멀티플렉서 회로(14), 원-샷 회로(one-shot circuit)(15), 및 기록 클록 억제기 회로(16)를 구비한다. 기록 클록 억제기 회로(16)는 억제기 클록 생성기 회로(17) 및 억제기 회로(18)를 구비한다. 블록들(3-15) 내의 회로는 어레이(2)로의 액세스를 제어하는 제어 회로이다.
도 2는 메모리 어레이(2)를 더욱 상세히 나타낸다. 메모리 셀 각각은 6-트랜지스터 메모리 셀이다. 참조번호 19는 어레이의 상부 좌측 구석에 있는 메모리 셀을 나타낸다. 메모리 셀(19)의 트랜지스터들 중 4 개는 한 쌍의 크로스-연결된 인버터들(20 및 21)을 형성하도록 상호접속된다. 메모리 셀(19)의 제 1 데이터 노드(D)는 인버터(20)의 출력 리드(output lead)에 연결되며, 인버터(21)의 입력 리드(input lead)에 연결된다. 메모리 셀(19)의 제 2 데이터 노드(DN)는 인버터(21)의 출력 리드에 연결되며, 인버터(20)의 입력 리드에 연결된다. 제 1 액세스 트랜지스터(22)는 데이터 노드(D)가 수직으로 연장하는 비트 라인(B0)에 선택적으로 연결될 수 있도록 제공된다. 제 2 액세스 트랜지스터(23)는 데이터 노드(DN)가 수직으로 연장하는 비트 라인(BON)에 선택적으로 연결될 수 있도록 제공된다. 도시된 바와 같이, 비트 라인들의 쌍들(BO 및 BON, B1 및 B1N,..., B15 및 B15N)이 수직 디멘션으로 어레이를 통해 연장한다. 예컨대, 비트 라인들 쌍(B0 및 B0N)은 메모리 셀들의 가장 좌측 열을 통해 수직으로 위로 연장한다. 이러한 표현에 있어서 접미사 "N"은 "not"를 나타내는데, 즉, 접미사 "N"이 없는 동일 신호 이름을 가진 신호의 컴플리먼트(complement)를 나타낸다. 워드 라인들 쌍(WLO 및 WL1)은 수평 디멘션으로 어레이를 통해 연장한다. 워드 라인(WL0)은 어레이의 상부 메모리 셀들 행의 여러 메모리 셀들에 있는 액세스 트랜지스터들의 게이트들에 연결된다. 워드 라인(WL1)은 어레이의 하부 메모리 셀들 행의 여러 메모리 셀들에 있는 액세스 트랜지스터의 게이트들에 연결된다.
도 3은 도 1의 8 열 멀티플렉서/디멀티플렉서들(3-10)을 더 상세히 나타내고 있다. 각각의 열 멀티플렉서/디멀티플렉서는 두 쌍들의 비트 라인 리드들을 갖는다. 열 멀티플렉서/디멀티플렉서(3)는, 예컨대, 제 1 쌍의 비트 라인들(B0 및 B0N)에 연결되는 리드들을 갖고 또한 제 2 쌍의 비트 라인들(B1 및 B1N)에 연결되는 리드들을 갖는다. 상기 두 쌍들의 비트 라인들은 도 3에서 상부로부터 열 멀티플렉서/디멀티플렉서(3)로 아래로 연장하는 것으로서 도시되어 있다.
각각의 열 멀티플렉서/디멀티플렉서는 판독 열 주소(RCA0) 및 그것의 컴플리먼트(RCA0N)를 수신한다. 판독 동작 동안에, 두 쌍들의 비트 라인들 중 한 쌍은 감지 증폭기(25)의 다른 쌍의 입력 리드들에 멀티플렉서(24)에 의해서 멀티플렉싱된다. 두 쌍들의 비트 라인들 중 어느 한 쌍이 값들(RCA0 및 RCA0N)에 의해서 결정된다. 감지 증폭기(25)는 열 멀티플렉서/디멀티플렉서의 데이터 출력 리드에서 출력되는 값을 래칭하는 래치(latch)를 구비한다. 그 래치는 입력 신호(SENS)가 로우(low)일 때 투명하고, 또한 그 래치는 신호(SENS)의 로우-하이 전환 시에 래칭한다. 메모리 장치(1)의 데이터 출력 리드들(DOUT[0:7])은 8 열 멀티플렉서들/디멀티플렉서들(3-10)의 데이터 출력 리드들이다.
각각의 열 멀티플렉서/디멀티플렉서는 또한 내부 클록 신호(ICLK)를 수신한다. 신호(ICLK)는 비트 라인들로 하여금 상기 ICLK가 로우일 때 사전충전되도록 하는 사전충전 신호이다. ICLK 신호는 아래에서 더 상세히 설명된다.
각각의 열 멀티플렉서/디멀티플렉서는 또한 기록 열 주소(WCA0) 및 그것의 컴플리먼트(WCA0N)를 수신한다. 각각의 열 멀티플렉서/디멀티플렉서는 또한 래칭된 데이터 입력 값 및 그것의 컴플리먼트를 수신한다. 제 1 열 멀티플렉서/디멀티플렉서(3)는, 예컨대, 래칭된 입력 데이터 값(DIN[0]) 및 그것의 컴플리먼트(DINN[0])을 수신한다. 기록 동작 동안에는, 입력 데이터 값들(DIN[0] 및 DINN[0])이 열 멀티플렉서/디멀티플렉서(3)에 연결되는 두 쌍들의 비트 라인들 중 한 쌍에서 디멀티플렉서(26)에 의해 디멀티플렉싱된다. 특정 쌍의 비트 라인들이 기록 열 주소(WCA0) 및 그것의 컴플리먼트(WCA0N)에 의해서 결정된다. 따라서, 판독 동작 동안에는, 데이터가 선택된 쌍의 비트 라인들로부터 멀티플렉서(24)를 통해서 그리고 감지 증폭기(25)를 통해서 열 멀티플렉서/디멀티플렉서(3)의 데이터 출력 리드(DOUT[0])에 전달된다. 기록 동작 동안에는, 데이터가 데이터 입력 리드들(DIN[0] 및 DIN[0])로부터 디멀티플렉서(26)를 통해서 선택된 쌍의 비트 라인들(B0 및 BON 또는 B1 및 B1N)에 전달된다.
도 4는 도 1의 블록(11)의 주소 입력 래치 및 판독/기록 멀티플렉서 부분을 더 상세히 나타낸다. 도 4의 회로는 입력되는 2-비트 판독 주소(RADR[1:0])를 래칭하고, 또한 입력되는 2-비트 기록 주소(WADR[1:0])를 래칭한다. 도 4의 회로는 워드 라인 값들(WL1 및 WL0), 판독 열 주소 값들(RCA0 및 RCA0N), 및 기록 열 주소 값들(WCA0 및 WCA0N)을 출력한다.
도 5는 도 1의 블록(11)의 데이터 입력 래치 부분을 더 상세히 나타낸다. 도시된 바와 같이, 병렬로 구성되는 8 개의 동일한 데이터 입력 래치들(27-34)이 존재함으로써, 그것들은 8-비트 입력 데이터 값(DATAIN[7:0])을 래칭하고, 8-비트 래칭된 데이터 값(DIN[7:0]) 및 그것의 컴플리먼트(DINN[7:0])를 출력한다. 기록 클록 신호(WCLK)가 입력되는 입력 데이터 값(DATAIN[7:0])을 8 개의 데이터 입력 래치들로 래칭하기 위해 사용된다. 각각의 데이터 입력 래치는 기록 클록 신호(WCLK)가 로우일 때 투명하고, 또한 기록 클록 신호(WCLK)가 로우에서 하이로 전환할 때 래칭한다. 데이터 입력 래치(27)에서는, 통과 게이트(35) 및 크로스-연결된 인버터들(36 및 37)을 함께 구성하는 트랜지스터들이 투명한 래치(38)를 형성한다. 데이터 입력 래치에 저장된 디지털 값뿐만 아니라 그 저장된 디지털 값의 컴플리먼트가 판독/기록 디코딩 클록 신호(RWDCLK)가 하이로 단언될 때 데이터 입력 래치의 데이터 리드들(DIN[0] 및 DINN[0])에 제공된다. 만약, 다른 한편으로, 신호(RWDCLK)가 로우라면, DIN[0] 및 DINN[0] 출력 리드들 양쪽 모두의 신호들 모두가 하이로 된다.
도 6은 도 1의 판독 클록 생성기 회로(12), 기록 클록 생성기 회로(13), 시간 지연형 멀티플렉서 회로(14), 원-샷 회로(15), 및 기록 클록 억제기 회로(16)를 더 상세히 나타낸다. 도 6의 회로는 판독 클록 신호(RCLK), 기록 클록 신호(WCLK), 내부 클록 신호(ICLK), 및 판독/기록 디코딩 클록 신호(RWDCLK)를 출력한다.
의사-이중 포트 메모리 장치(1)의 동작이 도 7 내지 도 9의 파형들과 관련하여 아래에서 설명된다. 도 7은 제 1 포트에 대한 입력 클록 신호(ACLK) 및 제 2 포트에 대한 입력 클록 신호(BCLK)의 상승 에지들이 동시에 발생하는 제 1 시나리 오(경우 #1)의 파형을 나타낸다. 도 8은 제 1 포트에 대한 입력 클록 신호(ACLK)의 상승 에지가 제 2 포트에 대한 입력 클록 신호(BCLK)의 상승 에지에 선행하는 제 2 시나리오(경우 #2)의 파형을 나타낸다. 도 9는 제 2 포트에 대한 입력 클록 신호(BCLK)의 상승 에지가 제 1 포트에 대한 입력 클록 신호(ACLK)에 선행하는 제 3 시나리오(경우 #3)의 파형을 나타낸다. 도 7 내지 도 9에서 별표가 앞에 붙은 신호 이름들은 의사-이중 포트 메모리 장치(1)에 제공되어지는 외부에서 제공된 입력 신호들이다.
초기에, 클록 신호(ICLK)는 도 7에 도시된 바와 같이 로우이다. ICLK는 도 3에 도시된 바와 같이 열 멀티플렉서/디멀티플렉서들(3-10)에 제공된다. ICLK가 로우일 때, 열 멀티플렉서/디멀티플렉서들 각각의 P-채널 트랜지스터들(39-41 및 42-44)은 도통된다. 따라서, 모든 쌍들의 비트 라인들이 전압(VCC)을 제공하기 위해 사전충전된다. 비트 라인들의 이러한 사전충전은 초기 조건이다.
판독 동작이 수행될 것이기 때문에, 2-비트 판독 주소(RADR[1:0])가 의사-이중 포트 메모리(1)의 두 판독 주소 입력 리드들(45 및 46)에 놓이고, 판독 선택 신호(CSAN)가 의사-이중 포트 메모리(1)의 입력 리드(47)에서 단언된다. 또한 기록 동작이 수행될 것이기 때문에, 2-비트 기록 주소(WADR[1:0])가 의사-이중 포트 메모리(1)의 두 기록 주소 입력 리드들(48 및 49)에 놓이며, 기록 선택 신호(CSBN)가 의사-이중 포트 메모리(1)의 입력 리드(50)에서 단언된다. 기록 동작 동안에 기록될 8-비트 데이터 값(DATAIN[7:0])이 의사-이중 포트 메모리(1)의 8 개의 데이터 입력 리드들(51-58)에 제공된다. 판독 주소 입력 리드들(45 및 46), 판독 클록 입 력 리드(59), 및 데이터 출력 리드들(60-67)은 의사-이중 포트 메모리 장치(1)의 제 1 포트(판독 전용 포트)를 구성한다. 기록 주소 입력 리드들(48 및 49), 기록 클록 입력 리드(68), 및 데이터 입력 리드들(51-58)은 의사-이중 포트 메모리 장치(1)의 제 2 포트(기록 전용 포트)를 구성한다.
시간 주기 동안에 입력 리드들(45-58 및 68)에서의 정보가 설정된 이후에, 입력 리드(47) 상의 제 1 입력 클록 신호(ACLK) 및 입력 리드(50) 상의 제 2 입력 클록 신호(BCLK)는 시간 T1에서 동시에 하이로 전환한다(도 7 참조). 제 1 입력 클록 신호(ACLK)가 하이로 전환할 때, 판독 선택 신호(CSAN)의 값은 도 6의 RCLK 생성기 회로(13)의 래치에 래칭된다. 만약 CSAN이 로우라면, 래치 노드(69) 상의 전압은 접지로 유도되고, 크로스-연결된 인버터들(70-71)에 의해 래칭된다. 만약 CSAN이 하이라면, 노드(69) 상의 전압은 그것의 이전에 래칭된 상태로 유지될 것이다. 도 7의 파형이 나타내는 바와 같이, CSAN은 곧 설명되는 동작 예에서 로우이다. 따라서, 디지털 로우가 노드(69)로 래칭된다. 따라서, 디지털 하이가 노드(72)로 래칭된다. 노드(72) 상의 디지털 값이 판독 클록 신호(RCLK)의 값이다. 따라서, 판독 클록 신호(RCLK)는 도 7에 도시된 바와 같이 하이로 전환한다.
유사한 형태로, 기록 클록 선택 신호(CSBN)가 도 6의 기록 클록 생성기(13)의 래치에 래칭된다. 만약 CSBN이 로우라면, 노드(73) 상의 전압은 접지로 유도되고, 크로스-연결된 인버터들(74-75)에 의해서 래칭된다. 만약 CSBN이 하이라면, 노드(73) 상의 전압은 그것의 이전에 래칭된 상태로 유지된다. 도 7의 파형이 나타내는 바와 같이, CSBN은 곧 설명되는 동작 예에서 로우이다. 따라서, 디지털 로 우가 노드(73)로 래칭되고, 디지털 하이가 노드(76)로 래칭된다. 노드(76) 상의 디지털 값은 기록 클록 신호(WCLK)의 값이다. 따라서, 기록 클록 신호(WCLK)는 도 7에 도시된 바와 같이 하이로 전환한다.
도 7의 파형에서, ACLK 및 BCLK 양쪽 모두는 초기에 디지털 로우이다. ACLK가 로우이기 때문에, 도 6의 억제 클록 생성기(17)의 노드(200)에는 디지털 하이가 존재한다. 따라서, P-채널 트랜지스터(201)는 비도통된다. BCLK는 로우이기 때문에, 도 6의 억제 클록 생성기(17)의 노드(202)에는 디지털 로우가 존재한다. 따라서, N-채널 트랜지스터(203)는 비도통된다. 따라서, 노드(204)는 그것의 이전 디지털 값으로 유지하도록 계속해서 래칭된다. ACLK가 도 7에 도시된 바와 같이 하이로 전환할 때, 인버터(205)는 노드(200)에서 디지털 로우를 단언하고, 그로 인해서 P-채널 트랜지스터(201)는 도통되고, N-채널 트랜지스터(206)는 비도통된다. 따라서, 노드(204)는 디지털 하이로 유도된다. 크로스-연결된 인버터들(207 및 208)은 노드(209)에서의 전압이 디지털 로우이도록 래칭된다. 노드(209)에서의 전압은 억제 클록 신호(SCLK)이다. ACLK가 디지털 하이인 동안은, 억제 클록 생성기(17)의 래치는 BCLK의 값에 상관없이 그 상태로 유지된다. 신호(SCLK)가 시간 T1에서는 디지털 로우이고 그런 이후에는 디지털 로우로 유지된다는 것이 도 7에서 알 수 있다.
도 4의 주소 입력 래치는 두 개의 판독 주소 비트 값들(RADR[0] 및 RADR[1])을 각각 래칭하기 위한 한 쌍의 래치들(77 및 78)을 구비한다. 래치들(77 및 78)은 신호(RCLK)가 로우일 때 투명하고, RCLK의 상승 에지에서 래칭한다. 따라서, RADR[0]의 값은 RCLK의 상승 에지에서 래치(77)의 노드(79)에 래칭된다. 따라서, RADR[1]의 값은 RCLK의 상승 에지에서 래치(78)의 노드(80)에 래칭된다.
도 7의 파형의 시간 T1에서, RCLK는 로우이고, 아직은 하이로 전환하지 않는다. 따라서, 래치(77)는 투명하다. 그러므로, RADR[0]가 노드(79)에 존재한다. RCLK가 로우이기 때문에, NAND 게이트(81)는 디지털 하이를 출력한다. 따라서, 게이팅 회로(82)는 RCA0 및 RCA0N 양쪽 모두를 하이로 단언한다. RCA0 및 RCA0N이 하이이고 또한 도 3의 열 멀티플렉서/디멀티플렉서의 기록 디멀티플렉서의 P-채널 트랜지스터를 구동시키기 때문에, 그 기록 디멀티플렉서들은 디스에이블되고, 비트 라인들은 열 멀티플렉서/디멀티플렉서의 감지 증폭기들의 입력 리드들에 연결되지 않는다. 상기 기록 디멀티플렉서들은 그 다음에 수행될 동작이 판독 동작이기 때문에 디스에이블된다.
도 7의 파형의 시간 T1에서, RCLK는 로우이고, 래치(78)는 투명하다. 따라서, RADR[1]이 노드(80)에 존재한다. RWDCLK는 도 7에 도시된 바와 같이 디지털 로우이기 때문에, 노드(80)(도 4 참조)에서 RADR[1]의 래칭된 값은 멀티플렉서(83)를 통해서 노드(84)에 제공된다. 그러나, ICLK는 로우이기 때문에, 게이팅 회로(85)는 노드(84) 상의 신호가 워드 라인 출력 리드들(86 및 87)에서 출력되는 것을 막는다. 디지털 로우 신호들이 워드 라인 출력 리드들(86 및 87)에 존재한다. 도 4의 메모리 셀들의 액세스 트랜지스터들은 N-채널 트랜지스터들이기 때문에, WL0 및 WL1 상의 로우 신호들은 어레이(2)의 액세스 트랜지스터들 중 임의의 트랜지스터가 도통되는 것을 막는다.
도 4의 주소 입력 래치는 두 개의 기록 주소 비트 값들(WADR[0] 및 WADR[1])을 각각 래칭하기 위한 제 2 쌍의 래치들(88 및 89)을 또한 구비한다. 래치들(88 및 89)은 신호(WCLK)가 로우일 때 투명하고, WCLK의 상승 에지에서 래칭한다. 따라서, WADR[0]의 값이 WCLK의 상승 에지에서 래치(88)의 노드(99)에 래칭된다. 따라서, WADR[1]의 값이 WCLK의 상승 에지에서 래치(89)의 노드(91)에 래칭된다.
도 7의 파형의 시간 T1에서, WCLK는 로우이고, 아직은 하이로 전환하지 않는다. 따라서, 래치(88)는 투명하다. 따라서, WADR[0]이 노드(90)에 존재한다. WCLK는 로우이기 때문에, NAND 게이트(92)는 디지털 하이를 출력한다. 따라서, 게이팅 회로(93)는 WCA0 및 WCA0N 양쪽 모두가 로우로 되게 한다. WCA0 및 WCA0N이 로우이고 또한 도 3의 열 멀티플렉서/디멀티플렉서들의 멀티플렉서의 N-채널 트랜지스터들을 구동시키기 때문에, 디멀티플렉서들은 디스에이블되고, 비트 라인들은 열 멀티플렉서/디멀티플렉서들의 데이터 입력 리드들(DIN[7:0] 및 DINN[7:0])에 연결되지 않는다.
도 7의 파형의 시간 T1에서, WCLK는 로우이고, 래치(89)는 투명하다. 따라서 WADR[1]이 노드(91)에 존재하다. RWDCLK가 도 7에 도시된 바와 같이 디지털 로우이기 때문에, 노드(91)에서의 값은 멀티플렉서(83)를 통해서 노드(84)에 제공되지 않는다.
시간 T1에서, ICLK는 로우이다. 따라서, 열 멀티플렉서/디멀티플렉서들(3-10)의 트랜지스터들(39-44)은 도통된다. 각 비트 라인 쌍의 비트 라인들은 서로 연결되고, 전압(VCC)을 제공하도록 연결된다. 따라서, 그 비트 라인들은 사전충전 된다고 한다.
다음으로, 외부에서 제공되는 제 1 입력 클록 신호(ACLK) 및 외부에서 제공되는 제 2 입력 클록 신호(BCLK)는 하이로 전환한다. 상기 두 클록 신호들(ACLK 및 BCLK)은 동시에 하이로 전환한다.
신호(ACLK)의 전환 이전에, 신호(ACLK)는 디지털 로우이다. CSAN은 도 7의 파형에 의해 지시되는 바와 같이 디지털 로우이다. 따라서, 도 6의 NOR 게이트(94)는 N-채널 트랜지스터(95)의 게이트에 디지털 하이 신호를 제공한다. ACLK가 하이로 전환할 때, N-채널 트랜지스터(96)의 게이트에는 하이 신호가 존재한다. 따라서, N-채널 트랜지스터들(96 및 95) 양쪽 모두는 N-채널 트랜지스터(95)의 게이트 상의 전압을 로우로 하기 위해서 디지털 하이 ACLK 신호가 인버터들(97 및 98) 및 NOR 게이트(94)를 통해 전파할 때까지 짧은 시간량 동안 도통된다. 그러므로, 노드(69)에서의 전압은 트랜지스터들(96 및 95)을 통해서 순간순간에 접지로 유도된다. 그로 인해, 노드(69)에서의 전압은 디지털 로우로 래칭되고, 노드(72)에서의 전압은 디지털 하이로 래칭된다. 이는 신호(RCLK)의 로우-하이 전환으로 도 7의 파형에 도시되어 있다.
유사한 경우가 WCLK 생성기(13)에서 발생한다. 신호(BCLK)의 로우-하이 전환 이전에, CSAB는 도 7의 파형에 의해 나타난 바와 같이 디지털 로우이다. 도 6의 NOR 게이트(99)는 N-채널 트랜지스터(100)의 게이트에 디지털 하이 신호를 제공한다. BCLK가 하이로 전환할 때, N-채널 트랜지스터(101)의 게이트에는 하이 신호가 존재한다. 따라서, N-채널 트랜지스터들(101 및 100) 양쪽 모두는 N-채널 트랜 지스터(95)의 게이트 상의 전압을 로우로 하기 위해서 디지털 하이 BCLK 신호가 인버터들(102 및 103) 및 NOR 게이트(99)를 통해 전파할 때까지 짧은 시간량 동안 도통된다. 그러므로, 노드(73)에서의 전압은 트랜지스터들(101 및 100)을 통해서 순간순간에 접지로 유도된다. 그로 인해, 노드(73)에서의 전압은 디지털 로우로 래칭되고, 노드(76)에서의 전압은 디지털 하이로 래칭된다. 이는 신호(WCLK)의 로우-하이 전환으로 도 7의 파형에 도시되어 있다.
RCLK가 하이로 전환할 때, 도 4의 래치들(77 및 78)은 노드들(79 및 80)에서 판독 주소 값들(RADR[0] 및 RADR[1])을 각각 래칭한다. 이는 수직 점선 라인에 의해 도 7에서 LATCHED AADR[1:0]으로 표시된 파형에 도시되어 있다. RCLK는 하이이고 RWDCLK는 로우이기 때문에, NAND 게이트(81)는 디지털 로우 신호를 출력한다. 따라서, 게이팅 회로(82)는 RCA0 및 RCA0N 양쪽 모두가 이전처럼 하이가 되도록 하지 않는다. 노드(79)에서 래칭된 RADR[0] 값은 RCA0으로서 출력되고, 그것의 컴플리먼트는 RCA0N으로서 출력된다. 판독 열 주소 값들이 곧 이루어질 판독 동작을 준비하는데 있어서 열 멀티플렉서/디멀티플렉서들(3-10)에 제공된다. 이는 COLUMN ADR TO COL MUX로 표기된 파형으로서 도 7에 도시되어 있다. 도 3에서 확인되는 바와 같이, 판독 열 주소들(RCA0 및 RCA0N)은 멀티플렉서(24)로 하여금 비트 라인 쌍들 중 하나의 쌍을 선택하고 또한 선택된 쌍을 감지 증폭기(25)의 입력 리드들에 연결하도록 한다.
WCLK가 하이로 전환할 때, 도 4의 래치들(88 및 89)은 노드들(90 및 91)에 기록 주소 값들(WADR[0] 및 WADR[1])을 각각 래칭한다. 이는 수직 점선 라인에 의 해 도 7에서 LATCHED BADR[1:0]으로 표기된 파형으로 도시되어 있다. 그러나, 신호(RWDCLK)는 디지털 로우이기 때문에, 도 4의 NAND 게이트(92)는 디지털 하이를 계속해서 출력하고, 게이팅 회로(93)는 계속해서 기록 열 주소 값들(WCA0 및 WCA0N)로 하여금 그들의 인액티브 상태에 대해서 계속해서 로우가 되게 한다. 노드(91)에서 래칭되는 DR[1] 주소 값은 RWDCLK가 디지털 로우이고 또한 멀티플렉서(83)의 상부 입력 리드에서 선택되기 때문에 워드 라인(WL)에서 출력되는 것이 방지된다.
도 6을 다시 참조하면, 노드(69)에서의 하이-로우 전환이 NAND 게이트(104)의 하부 입력 리드에 제공된다. 따라서, NAND 게이트(104)는 내부 클록 신호(ICLK)를 하이로 단언한다. 이는 신호(ICLK)의 로우-하이 전환에 의해서 도 7에 도시되어 있다. ICLK가 하이로 전환할 때, 어레이(2)의 비트 라인들의 사전충전은 중단된다. 도 3의 사전충전 트랜지스터들(39-44)은 곧 이루어지는 판독 동작을 위한 준비에 있어서 비도통이 된다.
ICLK가 하이로 전환할 때, 도 4의 게이팅 회로(85)는 더 이상은 워드 라인들 양쪽 모두에서 신호들을 디지털 로직 레벨 로우로 하지 않는다. 따라서, 노드(80)에서의 래칭된 판독 주소 값(RADR[1])은 워드 라인(WL1) 출력 리드(86)에서 출력된다. 판독 주소 값의 컴플리먼트는 워드 라인(WL0) 출력 리드(87)에서 출력된다. 따라서, 디지털 하이가 워드 라인들(WL0 및 WL1) 중 하나에 존재한다. 이는 WL(WL0 및 WL1 중 하나)로 표시된 파형의 로우-하이 전환에 의해서 도 7의 파형에 도시되어 있다. 도 2에서 확인되는 바와 같이, 워드 라인 상의 하이 값은 16 개의 메모리 셀들로 이루어진 연관된 행의 모든 메모리 셀들의 모든 액세스 트랜지스터들로 하여금 도통되게 한다. 하나의 전체적인 16-비트 값이 어레이(2)로부터 8 열 멀티플렉서/디멀티플렉서들로 출력된다. 8 열 멀티플렉서들(3-10)은 판독 주소 값들(RCA0 및 RCA0N)의 값에 기초하여 메모리의 데이터 출력 리드들에서 출력될 하나의 8-비트 값을 선택한다. 선택된 쌍들의 비트 라인들에서의 상이한 전압들이 열 멀티플렉서/디멀티플렉서들의 멀티플렉서들을 통해서 열 멀티플렉서/디멀티플렉서들의 감지 증폭기들의 입력 리드들에서 연결된다. 최종적인 8-비트 값이 메모리 장치(1)의 출력 리드들(60-67)에서 출력된다. 8-비트 데이터 값의 출력은 도 7에서 DOUT[7:0](판독)로 표시된 파형의 시간 T2에 도시되어 있다.
도 6을 다시 참조하면, 원-샷 회로(105)가 신호(ICLK)의 로우-하이 전환을 검출한다. 임의의 지연 이후에, 원-샷 회로(105)는 RESET 신호의 하이 펄스를 출력한다. 이는 RESET로 표시된 파형에서 제 1 하이 펄스에 의해 도 7에 도시되어 있다. 도 7에서, A로 표시된 점선 화살표는 원-샷 회로(105)에 의해 유도되는 지연을 나타낸다.
하이로 펄싱하는 RESET은 RESET의 하이 값이 도 6의 NAND 게이트(106)의 상부 입력 리드에 존재하기 때문에 RCLK로 하여금 로우로 전환하게 한다. RDWCLK는 디지털 로우이고, 따라서 디지털 하이가 NAND 게이트(106)의 하부 입력 리드에 또한 존재한다. 따라서, NAND 게이트(106)는 디지털 로우 신호를 출력하고, 그로 인해서 P-채널 트랜지스터(107)가 도통되게 한다. 노드(69)는 하이로 유도되는데, 그 이유는 상기 노드(69)가 트랜지스터(107)를 통해서 VCC에 연결되기 때문이다. 따라서, 노드(72)에서의 신호(RCLK)는 로우로 전환된다. 이는 RCLK 파형의 하이-로우 전환에 의해서 도 7에 도시되어 있다. 따라서, 시간 지연형 멀티플렉서(14) 및 원-샷 회로(105)가 판독 동작의 종료 시에 RCLK 신호를 로우로 클리어시킨다는 것이 확인된다.
디지털 하이는 도 6에서 NAND 게이트(104)의 상부 입력 리드에 존재한다. 따라서, ICLK는 로우이다. 노드(86)에서의 전압이 하이로 전환할 때, 디지털 하이 신호가 또한 NAND 게이트(104)의 하부 입력 리드에 존재한다. 따라서, NAND 게이트(104)는 디지털 로우 신호를 출력한다. 이는 신호(ICLK)의 하이-로우 전환에 의해서 도 7에 도시되어 있다. 따라서, 열 멀티플렉서/디멀티플렉서들의 사전충전 트랜지스터들(39-44)이 다시 도통됨으로써, 곧 이루어지는 기록 동작을 위한 사전충전 동작을 개시한다.
메모리 장치로부터 출력되는 데이터가 사전충전으로 인해서 바뀌기 전에, 감지 신호(SENS)가 열 멀티플렉서/디멀티플렉서들의 감지 증폭기들에 있는 래치에 제공된다. 신호(SENS)의 로우-하이 전환은 열 멀티플렉서/디멀티플렉서들의 래치들로 하여금 메모리 장치(1)의 출력 리드들(60-67)에서 판독되고 있는 데이터 값들을 래치하여 유지하게 한다. 원-샷 회로(미도시)는 SENS 신호를 생성하고, RWDCLK가 로우일 때 신호(ICLK)의 하강 에지 시에 SENS 신호를 하이로 펄싱한다. 출력 데이터의 래칭은 판독 동작의 종료로 간주된다.
WCLK가 디지털 하이일 때 로우로 전환하는 RCLK는 디지털 로우 신호로 하여금 도 6의 시간 지연형 멀티플렉서(14)에 있는 NOR 게이트(108)의 입력 리드들 양 쪽 모두에 존재하게 한다. 따라서, NOR 게이트(108)는 디지털 하이 신호를 출력한다. 이러한 신호는 인버터들(109 및 110)을 통해 전파한다. 따라서, RWDCLK는 RWDCLK로 표시된 파형에서의 로우-하이 전환에 의해 도 7에서 도시된 바와 같이 하이로 전환한다.
도 4를 다시 참조하면, 신호(RWDCLK)에서의 로우-하이 전환은 기록 주소 값들로 하여금 도 4의 주소 입력 래치로부터 출력되게 한다. 하이인 RWDCLK는 디지털 로우로 하여금 ND 게이트(81)의 상부 입력 리드에 존재하게 한다. 따라서, NAND 게이트(81)는 디지털 하이를 출력한다. 이는 게이팅 회로(82)로 하여금 RCA0 및 RCA0N이 디지털 하이 값들로 만들게 한다. RCA0 및 RCA0N 양쪽 모두를 하이로 만드는 것은 도 3의 열 멀티플렉서/디멀티플렉서들의 판독 멀티플렉서(24)로 하여금 어떠한 비트 라인들도 감지 증폭기에 연결하지 않도록 한다.
도 4를 다시 참조하면, 하이인 RWDCLK는 NAND 게이트(92)로 하여금 디지털 하이 신호를 출력하게 한다. 따라서, 게이팅 회로(93)는 래치(88)에 래칭된 기록 주소 값(WADR[0])이 WCA0 및 WCA0N에서 출력되는 것을 더 이상은 막지 않는다. 따라서, 기록 열 주소 값(WADR[0])이 도 3의 열 멀티플렉서/디멀티플렉서의 기록 디멀티플렉서(26)에 게이트 회로(93)를 통해서 통신된다. 따라서, DIN[7:0] 및 DINN[7:0]에 있는 데이터 입력 값들은 열 멀티플렉서/디멀티플렉서들의 기록 디멀티플렉서들을 통해서 8 쌍들의 비트 라인들로 이루어진 선택된 세트에 통신된다. 8 쌍들로 이루어진 어떤 세트가 선택되는 지는 WCA0 및 WCA0N의 값들에 의해서 결정된다. 도 3에서는, 데이터 값들이 기록 디멀티플렉서를 통해서 메모리 어레 이(2)로 통신되고, 그럼으로써 그 데이터 값들은 워드 라인 주소 값들(WL0 및 WL1)에 의해 식별되는 메모리 셀들의 행에 기록될 수 있다.
도 6을 다시 참조하면, RWDCLK의 로우-하이 전환이 인버터들(111 및 112)을 통해서 NAND 게이트(113)의 상부 입력 리드에 계속해서 전파된다. SCLK는 디지털 로우이기 때문에 억제기 회로(18)의 인버터(210)는 NAND 게이트(211)의 하부 입력 리드에 디지털 하이를 출력한다. WCLK는 디지털 하이이기 때문에, NAND 게이트(211)는 디지털 로우를 출력하고, 인버터(212)는 신호(SWCLK)를 하이로 단언한다. 따라서, SCLK가 로우일 때, 기록 클록(WCLK)은 억제기 회로(18)를 통해 게이팅되고, SWCLK로서 출력된다.
디지털 하이 신호(SWCLK)가 시간 지연형 멀티플렉서(14)에 있는 NAND 게이트(113)의 하부 입력 리드에 존재하기 때문에, NAND 게이트(113)의 상부 입력 리드에서의 로우-하이 전환은 NAND 게이트(113)로 하여금 인버터(114)에 의해서 인버팅된 디지털 로우 신호를 출력하게 한다. 따라서, 디지털 하이 신호가 NAND 게이트(115)의 상부 입력 리드에서 단언된다. 디지털 하이 신호는 WCLK 생성기 회로(13)로 하여금 디지털 하이 신호를 출력하게 하는 신호(RESET)의 로우 값으로 인해 NAND 게이트(115)의 하부 입력 리드에 이미 존재한다. 따라서, NAND 게이트(115)는 디지털 로우 신호를 출력하고, 이로 인해서 NAND 게이트(104)가 ICLK를 하이로 단언한다. RWDCLK의 상승 에지로부터 ICLK의 하강 에지까지의 이러한 전파 지연은 B로 표시된 점선 화살표에 의해서 도 7에 도시되어 있다. 신호(ICLK)의 상승 에지는 기록 동작의 사전충전을 종료시킨다.
도 4를 다시 참조하면, ICLK의 상승 에지가 게이팅 회로(85)에 제공된다. 따라서, 게이팅 회로(85)는 더 이상은 WLO 및 WL1 양쪽 모두로 하여금 로우가 되도록 하지 않고, 오히려 노드(84)에서의 기록 주소 값(WADR[1])으로 하여금 워드 라인(WL1) 출력 리드(86)에서 출력되게 허용한다. 노드(91)에 래칭된 기록 주소 값은 기록 동작 동안에 디지털 하이인 RWDCLK의 값으로 인해 노드(84)에서 멀티플렉싱된다. 그 결과로, 기록 주소 값(WADR[1])이 WL1 출력 리드(86)에서 출력되고, 그것의 컴플리먼트가 WL0 출력 리드(87)에서 출력된다. 이는 WL(WL0 및 WL1 중 하나)로 표시된 파형에서의 전환에 의해 도 7에 도시되어 있다.
그러므로, 기록 주소 값들(WADR[0] 및 WADR[1])이 기록 동작 동안에 메모리 어레이(2)를 주소지정하는데 사용된다. 이는 COLUMN ADR TO COL MUX로 표시된 파형에서 나타나는 라벨 WCA에 의해서 도 7에 도시되어 있다. 8 개의 주소지정된 메모리 셀들에 있는 데이터는 도 7에 도시된 바와 같이 시간 T3에 스위칭할 수 있다.
도 6을 다시 참조하면, ICLK의 로우-하이 전환이 원-샷 회로(105)에 의해서 다시 검출된다. C로 표현된 점선 화살표에 의해서 도 7에 도시된 지연 이후에, 원-샷 회로(105)는 신호(RESET)의 하이 펄스를 출력한다. 신호(RESET)의 하이 펄스는 NAND 게이트(116)의 상부 입력 리드에서 단언된다. RWDCLK가 이제 하이이기 때문에, NAND 게이트(116)의 양쪽 입력 리드들에는 디지털 하이 신호들이 존재한다. NAND 게이트(116)는 P-채널 트랜지스터(117)의 게이트에서 디지털 로우 신호를 구동하고, 그럼으로써 WCLK 생성기 회로(13)의 노드(73)에서 디지털 하이 신호를 래칭한다. 따라서, 노드(76)의 신호(WCLK)는 로우로 전환한다. 이는 파형(WCLK)의 하이-로우 전환에 의해서 도 7에 도시되어 있다. 따라서, 시간 지연형 멀티플렉서(14) 및 원-샷 회로(105)는 함께 기록 동작의 종료 시에 신호(WCLK)의 리셋을 야기한다.
로우로 전환하는 WCLK는 억제기 회로(18)의 NAND 게이트(211)로 하여금 디지털 하이를 출력하게 한다. 따라서, 인버터(212)는 디지털 로우를 출력한다. 따라서, WCLK는 억제 신호(SCLK)가 로우이기 때문에 억제기 회로(18)를 통해 게이팅된다.
로우로 전환하는 SWCLK 신호는 시간 지연형 멀티플렉서(14)의 NAND 게이트(113)로 하여금 디지털 하이를 출력하게 한다. 인버터(114)는 디지털 로우를 출력하고, 그로 인해서 NAND 게이트(115)가 디지털 하이를 출력하게 된다. RCLK가 디지털 로우이기 때문에, RCLK 생성기 회로(12)의 노드(69)에서 전압은 디지털 하이이다. NAND 게이트(104)의 양쪽 입력 리드들에는 디지털 하이 신호들이 존재하고, 그로 인해서 NAND 게이트(104)는 ICLK를 로우로 단언하게 된다. 이는 신호(ICLK)의 제 2 하이-로우 전환에 의해서 도 7에 도시되어 있다.
로우로 전환하는 SWCLK는 또한 디지털 하이 신호가 도 6의 NOR 게이트(108)의 하부 입력 리드에 존재하게 한다. NOR 게이트(108)는 인버터들(109 및 110)을 통해 전파하는 디지털 로우 신호를 출력하고, 그로 인해서 RWDCLK는 기록 동작의 종료 시에 로우로 전환하게 된다. 이는 RWDCLK로 표시된 파형에서의 하이-로우 전환에 의해 도 7에 도시되어 있다. 이 점에서, 메모리 어레이(2)의 비트 라인들의 사전충전이 후속하는 메모리 액세스 동작을 위한 준비에 있어 개시된다.
따라서, 의사-이중 포트 메모리 장치(1)가 기록 동작이 후속되는 판독 동작을 수행한다는 것이 인지된다. 판독 동작의 종료 및 기록 동작의 개시는 입력 클록 신호의 하강 에지에 좌우되지 않는다. 오히려, 로직 회로 및 원-샷 회로를 통한 비동기적인 전파 지연들이 제 1 판독 동작을 실행하고, 제 2 동작을 위해 메모리의 비트 라인들을 사전충전하며 또한 제 2 기록 동작을 실행하기 위해 필요한 제어 신호들의 시간을 맞추기 위해서 사용된다. 지연(A), 지연(B), 및 지연(C)의 시간량들은 판독 동작 및 기록 동작에 할당되는 상대적인 시간량을 변경하기 위해서 메모리 장치의 설계 동안에 증가되거나 혹은 감소될 수 있다.
도 7A는 경우 #1에 대한 간단한 파형이다. ACLK 및 BCLK의 상승 에지들은 일치한다. SCLK는 로우로 유지되며 결코 하이로 전환하지 않는다. 따라서, 도 6의 억제기 회로(18)는 항상 WCLK의 값을 SWCLK의 값이도록 전달한다. 신호(SWCLK)는 WCLK의 값을 대신하여 시간 지연형 멀티플렉서(14)에 제공된다. 따라서, 시간 지연형 멀티플렉서(14)는 RCLK 및 SWCLK(WCLK와 동일한 타이밍을 가짐)를 수신하고, 기록 동작이 후속하는 판독 동작을 수행하기 위해서 시간 지연형 신호(RWDCLK)를 생성한다.
위에 설명된 시나리오에서는, 수행될 판독 동작 및 기록 동작 양쪽 모두가 존재한다. 단지 판독 동작만이 수행되어질 시나리오에서는, RCLK가 하이로 래칭될 것이고, RWDCLK가 판독 동작을 위해서 로우로 될 것이고, 원-샷 회로(105)가 이어서 RCLK를 로우로 클리어할 것이지만, WCLK는 하이로 래칭되지 않을 것이다. 그 결과, RWDCLK는 판독 동작의 종료 시에 하이로 되지 않을 것이고, 제 2 기록 동작 은 존재하지 않을 것이다.
유사하게, 단기 기록 동작만이 수행되어질 시나리오에서는, WCLK가 하이로 래칭되지만 RCLK는 하이로 래칭되지 않을 것이다. 따라서, RWDCLK가 기록 동작을 위해 하이로 될 것이고, 원-샷 회로(105)가 이어서 판독 동작의 종료 시에 WCLK를 로우로 리셋하지만, 제 2 메모리 동작은 존재하지 않을 것이다.
WCLK가 아직 하이로 래칭되지 않은 경우에는 WCLK가 하이로 래칭되는 상황을 고려하자. 시간 지연형 멀티플렉서(14)는 기록 동작을 위해 RWDCLK를 하이로 단언할 것이고, 기록 동작은 그 기록 동작이 수행될 것이지만 어떠한 판독 동작도 수행되지 않을 조건에서 위에 설명된 바와 같이 개시된다. 만약 RCLK가 이어서 제 1 포트로부터 시도되는 판독으로 인해 하이로 래칭되었다면(경우 #3에서와 같이), 시간 지연형 멀티플렉서(14)의 NOR 게이트(108)는 디지털 로우를 출력할 것이고, 그 로우 신호는 인버터들(109 및 110)을 통해 전파할 것이며, RWDCLK는 로우로 단언될 것이다. 그러나, 기록 동작의 완료 이전에 RWDCLK를 로우로 단언하는 것은 의사-이중 포트 메모리의 기능불량(malfunction)을 야기할 수 있다. 억제 클록 생성기(17) 및 억제기 회로(18)는, RCLK 신호가 하이로 전환할 때까지는, 시간 지연형 멀티플렉서(14)에 WCLK가 제공될 때(WCLK가 SWCLK로서 시간 지연형 멀티플렉서(14)에 제공) WCLK를 하이로 단언하는 것을 억제함으로써 이러한 상황을 방지한다. 이러한 방식으로의 WCLK의 억제는 그렇지 않고 만약 RCLK가 기록 동작이 개시된 바로 이후에 단언되는 경우에 발생되어질 기능불량을 방지한다.
도 8은 경우 #2에서 의사-이중 포트 메모리(1)의 동작을 나타내는 파형이다. 경우 #2에서는, 메모리의 제 1 포트에 제공되는 제 1 입력 클록 신호(ACLK)가 먼저 시간 T1A에서 하이로 단언된다. 따라서, CSAN 및 AADR[1:0]의 값들이 시간 T1A 바로 이후에 메모리에 래칭된다. 메모리의 제 2 포트에 제공되는 제 2 입력 클록 신호(BCLK)가 어느 정도 나중에 시간 T1B에서 단언된다. 따라서, CSBN과 BADR[1:0] 및 DATAIN[7:0]의 값들이 시간 T1B 바로 이후에 메모리에 래칭된다.
판독 동작은 기록 동작 이전에 발생해야 하기 때문에, 초기의 상승 ACLK는 RCLK로 하여금 단언되게 한다. 이어서, RCLK는 BCLK의 상승 에지 이전에 판독 동작을 개시한다. 판독 동작이 전파 지연(A) 및 후속하는 RCLK의 하강 에지에 의해 결정된 바와 같이 완료될 때, 도 6의 시간 지연형 멀티플렉서(14)는 기록 동작을 개시하기 위해서 RWDCLK를 단언한다. 그 시간에 단언되어진 기록 클록 신호(WCLK)는 억제기 회로(18)를 통해 게이팅되며, SWCLK의 형태로 시간 지연형 멀티플렉서(14)에 제공된다. 판독 동작이 완료될 때, 시간 지연형 멀티플렉서(14)는 따라서 기록 동작을 개시할 수 있다.
도 8A는 경우 #2에 대한 간단한 파형이다. ACLK의 상승 에지는 BCLK의 상승 에지에 앞선다. SCLK는 로우로 유지되고 결코 하이로 전환하지 않는다. 그러므로, 도 6의 억제기 회로(18)는 결코 WCLK를 억제하지 않는다. WCLK는 억제기 회로(18)를 통해 게이팅되며, SWCLK로서 시간 지연형 멀티플렉서(14)에 제공된다. 기록 신호(SWCLK)가 판독 동작이 완료되는 시간에 시간 지연형 멀티플렉서(14)에 존재하기 때문에, 시간 지연형 멀티플렉서(14)는 경우 #1에서와 동일한 방식으로 기록 동작을 개시할 수 있다.
도 9는 경우 #3에서 의사-이중 포트 메모리(1)의 동작을 나타내는 파형이다. 경우 #3에서는, 메모리의 제 2 포트에 제공되는 제 2 입력 클록 신호(BCLK)가 먼저 시간 T1B에 단언된다. 따라서, 기록 동작을 위해 CSBN과 BADR[1:0] 및 DATAIN[7:0]의 값들이 시간 T1B 바로 이후에 메모리에 래칭된다. 메모리의 제 1 포트에 제공되는 제 1 입력 클록 신호(ACLK)는 어느 정도 나중에 시간 T1A에서 단언된다. 따라서, 판독 동작을 위한 CSAN 및 AADR[1:0]의 값들이 시간 T1A 바로 이후에 메모리에 래칭된다.
기록 동작이 판독 동작 이후에 발생해야 하기 때문에, 초기의 상승 BCLK는 SWCLK를 하이로 단언하도록 허용될 수 없고, 따라서 기록 동작이 개시된다. 따라서, 억제 클록(SCLK)은 판독 클록(ACLK)이 하이로 전환할 때까지는 초기 주기 동안에(대략적으로 시간 T1B와 시간 T1A 사이) 하이로 단언된다. 이러한 초기 주기 동안에, SCLK는 시간 지연형 멀티플렉서(14)에 제공되고 있는 기록 클록을 억제시킨다(기록 클록(WCLK)이 시간 지연형 멀티플렉서(14)에 SWCLK로서 제공된다). 이러한 초기 주기 동안에 SWCLK를 억제시키는 것은 시간 지연형 멀티플렉서(14)가 판독 동작 이전에 기록 동작을 개시하는 것을 막는다.
억제 클록(SCLK)의 생성이 도 6과 관련되어 설명된다. ACLK는 이때에 로우이다. 따라서, 인버터(205)는 노드(200)에 디지털 하이를 출력한다. 따라서, P-채널 트랜지스터(201)는 비도통이고, N-채널 트랜지스터(206)는 도통이다. BCLK는 초기에 로우이고, 이어서 하이로 전환한다. 따라서, 인버터들(213-215)은 초기에 N-채널 트랜지스터(216)의 게이트에 디지털 하이를 출력한다. 따라서, 트랜지스 터(216)는 초기에 도통되지만, 노드(204)는 접지에 연결되지 않는데, 그 이유는 N-채널 트랜지스터(203)가 비도통되기 때문이다. BCLK가 하이로 전환할 때, 노드(202)에서의 전압은 하이로 전환하고, 그로 인해서 N-채널 트랜지스터(203)가 도통이 된다. 그러나, 노드(202)에 있는 하이 신호가 인버터들(213-215)을 통해 전파됨으로써 N-채널 트랜지스터(216)의 게이트를 로우로 하고 또한 트랜지스터(216)를 턴 오프시키는데는 시간이 걸린다. 그러므로, BCLK의 상승 에지 이후에 짧은 시간 주기 동안, 모든 3 개의 N-채널 풀다운 트랜지스터들(203, 216 및 206)은 도통이 되고, 노드(204)는 접지 전위에 순간순간 연결된다. 접지 전위로의 순간순간적인 연결은 디지털 로우를 노드(204)에 래칭한다. 따라서, 노드(209)에서의 억제 클록(SCLK)은 하이로 단언된다. 이는 SCLK로 표현된 파형의 상승 에지에 의해서 도 9에 도시되어 있다.
비록 WCLK가 시간 T1B 바로 이후에 상승하더라도, 억제 클록(SCLK)의 하이 값은 시간 지연형 멀티플렉서(14)에 제공되는 기록 클록 신호(SWCLK)를 억제시킨다. 이러한 상황은 판독 포트에 대한 입력 클록 신호(ACLK)가 하이로 전환할 때까지 지속된다. ACLK가 하이로 전환할 때, 인버터(205)는 노드(200)로 디지털 로우를 출력한다. P-채널 풀업 트랜지스터(201)는 도통이 되고, 노드(204)는 래칭되어 하이로 유지된다. 따라서, SCLK가 래칭되어 로우로 유지되고, 그럼으로써 억제 클록(SCLK)이 단언되는 초기 시간 주기가 종료된다. 따라서, RCLK 및 SWCLK의 상승 에지들이 거의 동시에 시간 지연형 멀티플렉서(14)로 제공된다.
도 9A는 경우 #3의 간단한 파형이다. BCLK의 상승 에지가 ACLK의 상승 에지 에 앞선다. ACLK가 로우일 때 BCLK의 상승 에지는 도 6의 억제 클록 생성기(17)에 있는 래치로 하여금 디지털 로우를 노드(204)에서 래칭하게 하고, 그럼으로써 억제 클록 신호(SCLK)를 하이로 래칭한다. 따라서, 도 6의 억제 회로(18)는 SWCLK를 억제시키고, SCLK가 하이인 시간 동안에 SWCLK를 로우로 유지한다. ACLK가 하이로 전환할 때, 디지털 하이가 억제 클록 생성기(17)의 노드(204)에서 래칭되고, 그럼으로써 SCLK를 로우로 래칭한다. 따라서, SWCLK는 더 이상은 억제기 회로(18)에 의해서 로우로 유지되지 않는다. 기록 클록(WCLK)의 값은 판독 및 기록 동작들의 나머지를 위한 SWCLK의 값이다. 시간 지연형 멀티플렉서(14) 및 원-샷(105)은 경우들 #1 및 #2에서와 같이 판독 동작 및 이어서 기록 동작을 개시한다.
도 10은 ACLK가 BCLK보다 높은 주파수를 갖는 상황에서 의사-이중 포트 메모리(1)의 동작을 나타내는 간단한 파형이다. ACLK의 제 1 상승 에지가 BCLK의 제 1 상승 에지와 동일한 시간에 발생한다. 이는 도 7의 상황이다. 제 1 기록 동작은 제 1 판독 동작에 후속한다. 도 10의 시나리오에서는, ACLK의 제 2 상승 에지 시간 근처에는 BCLK의 어떠한 상승 에지도 존재하지 않는다. 따라서, 도 10에서 BCLK의 제 2 상승 에지는 제 2 판독 동작을 발생시킨다. 일예에서, ACLK의 제 3 상승 에지는 BCLK의 제 2 상승에와 동일한 시간에 발생한다. 이는 도 7의 상황이다. 따라서, 제 2 기록 동작은 제 3 판독 동작에 후속한다.
도 11은 BCLK의 상승 에지가 ACLK의 하부 부분 동안에 초기에 발생하는 상황에서 의사-이중 포트 메모리(1)의 동작을 나타내는 간단한 파형이다. BCLK의 상승 에지는 SCLK로 하여금 단언되게 하고, 그로 인해서 ACLK의 제 3 상승 에지까지 SWCLK를 억제시킨다. 따라서, 기록 동작은 제 3 판독 동작 이후까지 지연된다.
도 12는 BCLK의 상승 에지가 ACLK의 하강 에지보다 3 이상의 게이트 지연들 앞에서 발생한다. 따라서, BCLK는 ACLK가 하이인 시간 동안에 발생한다. 이 상황에서, BCLK의 상승 에지가 노드(204)를 접지로 순간순간 유도하려 시도할 때, ACLK는 하이이고 VCC에 풀업된 노드(204)를 유지한다. N-채널 트랜지스터(206)는 비도통이기 때문에, 노드(204)는 접지에 유도되지 않고, SCLK는 하이로 래칭되지 않는다. 따라서, SWCLK는 초기 주기 동안에 억제되지 않는다. 따라서, SWCLK는 BCLK가 하이로 전환한 바로 이후에 하이로 되는 것으로 도시되어 있다. 이는 기록 동작으로 하여금 제 2 판독 동작에 바로 후속하여 발생하게 한다. 도 12의 파형에서의 제 2 판독 동작은 ACLK의 제 2 상승 에지로 인한 판독 동작이다.
지연(A), 지연(B), 및 지연(C)의 시간량들은 판독 동작과 기록 동작을 위해 할당되는 시간의 상대적인 비율을 변경하기 위해서 메모리 장치의 설계 동안에 증가되거나 감소될 수 있다. 판독 동작의 끝은 기록 동작의 시작과 시간적으로 겹칠 수 있다. 메모리 장치의 일부 구현들에서는, 기록 동작보다는 판독 동작에 더 많은 시간이 할당될 수 있다. 다른 구현들에서는, 판독 동작보다는 기록 동작에 더 많은 시간이 할당될 수 있다. 외부 클록 신호의 하강 에지가 바람직하게 않게 많은 양의 지터를 갖는 경우에 그 하강 에지를 사용하여 기록 동작을 개시하는 것과 연관된 문제점들은, 외부에서 제공되는 클록 신호의 하강 에지가 제 1 판독 동작을 종료하거나 및/또는 제 2 기록 동작을 개시하기 위해 사용되지 않기 때문에, 회피된다.
비록 일부 특정 실시예들이 설명을 위해서 위에 기재되었지만, 본 발명은 그러한 실시예들로 제한되지 않는다. 의사-이중 포트 메모리의 제어 회로는 제 1 메모리 액세스 동작이 기록 동작이고 또한 제 2 메모리 액세스 동작이 판독 동작인 실시예, 제 1 메모리 액세스 동작이 기록 동작이고 제 2 메모리 액세스 동작도 기록 동작인 실시예, 및 제 1 메모리 액세스 동작이 판독 동작이고 제 2 메모리 액세스 동작도 판독 동작인 실시예에서 사용될 수 있다. 따라서, 설명된 특정 실시예들의 여러 변경들, 적응들, 및 여러 특징들의 결합들이 청구항들에 기재된 바와 같은 본 발명의 범위로부터 벗어나지 않고 실행될 수 있다.

Claims (22)

  1. 의사-이중 포트 메모리(pseudo-dual port memory)로서,
    메모리 셀들의 어레이 - 상기 어레이의 각각의 메모리 셀은 6-트랜지스터 메모리 셀임 -;
    제 1의 다수의 주소 입력 리드들 및 클록 입력 리드를 구비하는 제 1 포트 - 상기 제 1 포트의 클록 입력 리드에서 제 1 클록 입력 신호의 제 1 로우-하이 전환이 상기 제 1의 다수의 주소 입력 리드들에서의 주소로 하여금 의사-이중 포트 메모리로 래칭되게 하고, 메모리 셀들의 어레이의 제 1 메모리 액세스를 개시함 -; 및
    제 2의 다수의 주소 입력 리드들 및 클록 입력 리드를 구비하는 제 2 포트를 포함하고,
    제 1 경우에, 제 1 시간 주기 동안에 상기 제 2 포트의 클록 입력 리드에서 제 2 클록 입력 신호의 로우-하이 전환은 상기 제 2의 다수의 주소 입력 리드들에서의 주소로 하여금 의사-이중 포트 메모리에 래칭되게 하고, 또한 메모리 셀들의 어레이의 제 2 메모리 액세스로 하여금 제 1 메모리 액세스의 완료에 후속해서 그리고 제 1 클록 입력 신호의 제 2 로우-하이 전환 이전에 개시되게 하며,
    제 2 경우에, 제 2 시간 주기 동안에 상기 제 2 포트의 클록 입력 리드에서 제 2 클록 입력 신호의 로우-하이 전환은 메모리 셀들의 어레이의 제 2 메모리 액세스로 하여금 제 1 클록 입력 신호의 제 2 로우-하이 전환 이후까지 지연되게 하 고,
    상기 제 1 시간 주기의 끝은 상기 제 2 시간 주기의 처음과 일치하는,
    의사-이중 포트 메모리.
  2. 제 1항에 있어서,
    상기 제 1 클록 입력 신호는 제 1 로우-하이 전환에서 하이로 전환하고, 이어서 임의의 시간량 동안에 하이로 유지되고, 이어서, 로우로 전환하고, 이어서 임의의 시간량 동안에 로우로 유지되고, 이어서 제 2 로우-하이 전환에서 하이로 전환하고,
    상기 제 1 클록 입력 신호의 제 1 로우-하이 전환이 제 1 시간 주기의 시작과 실질적으로 일치하며,
    상기 제 1 시간 주기는 제 1 클록 입력 신호가 하이로 유지되는 시간량과 실질적으로 일치하는,
    의사-이중 포트 메모리.
  3. 제 1항에 있어서,
    상기 제 1 클록 입력 신호는 듀티 사이클을 갖고,
    상기 제 1 메모리 액세스는 지속시간을 갖고, 상기 제 1 메모리 액세스의 지속 시간은 제 1 클록 입력 신호의 듀티 사이클에 실질적으로 상관없는,
    의사-이중 포트 메모리.
  4. 제 1항에 있어서,
    상기 제 1 포트는 판독 전용 포트이고,
    상기 제 2 포트는 기록 전용 포트인,
    의사-이중 포트 메모리.
  5. 제 1항에 있어서, 상기 제 1 경우에서는 제 1 메모리 액세스가 제 1 메모리 액세스 완료에 실질적으로 바로 후속해서 개시되는,
    의사-이중 포트 메모리.
  6. 제 1항에 있어서, 상기 제 2 메모리 액세스는 초기 사전충전 주기, 및 정보가 어레이의 메모리 셀들에 기록되는 후속 주기를 포함하는,
    의사-이중 포트 메모리.
  7. 제 1항에 있어서,
    판독 신호 입력 리드, 억제된 기록 클록 신호 입력 리드, 및 제어 신호 출력 리드를 구비하는 시간 지연형 멀티플렉서 - 상기 시간 지연형 멀티플렉서의 제어 신호 출력 리드는 메모리 셀들의 어레이가 제 1 메모리 액세스를 위해 주소지정되는지 혹은 제 2 메모리 액세스를 위해 주소지정되는지 여부를 결정하는 제어 신호를 전달함 -;
    입력 리드 및 출력 리드를 구비하는 판독 클록 생성기 - 제 1 클록 입력 신호가 상기 입력 리드에 존재하고, 상기 출력 리드는 상기 시간 지연형 멀티플렉서의 판독 클록 신호 입력 리드에 연결됨 -;
    입력 리드 및 출력 리드를 구비하는 기록 클록 생성기 - 제 2 클록 입력 신호가 상기 입력 리드에 존재함 -; 및
    제 1 입력 리드, 제 2 입력 리드, 제 3 입력 리드, 및 출력 리드를 구비하는 기록 클록 억제기 회로 - 제 1 클록 입력 신호가 상기 제 1 입력 리드에 존재하고, 제 2 클록 입력 신호가 상기 제 2 입력 리드에 존재하고, 상기 제 3 입력 리드가 기록 클록 생성기의 출력 리드에 연결되고, 상기 출력 리드는 시간 지연형 멀티플렉서의 억제된 클록 신호 입력 리드에 연결됨 -을 더 포함하고,
    상기 기록 클록 억제기 회로는 제 3 입력 리드 상의 신호를 출력 리드에 전달하거나 혹은 제 3 입력 리드 상의 신호가 출력 리드에 전달되는 것을 억제하고,
    상기 기록 클록 억제기 회로는 제 2 클록 입력 신호의 로우-하이 전환에서 시작하여 제 1 클록 입력 신호의 제 2 로우-하이 전환에서 끝나는 시간 주기 동안에 상기 제 2 경우에서 제 3 입력 리드 상의 신호가 출력 리드에 전달되는 것을 억제시키는,
    의사-이중 포트 메모리.
  8. 의사-이중 포트 메모리의 제 1 포트의 클록 신호 입력 리드에서 제 1 클록 신호를 수신하는 단계 - 상기 제 1 클록 입력 신호는 제 1 로우-하이 전환에서 하 이로 전환하고, 이어서 임의의 시간량 동안에 하이로 유지되고, 이어서 하이-로우 전환에서 로우로 전환하고, 이어서 임의의 시간량 동안에 로우로 유지되며, 이어서 제 2 로우-하이 전환에서 하이로 전환함 -;
    의사-이중 포트 메모리의 제 2 포트의 클록 신호 입력 리드에서 제 2 클록 신호를 수신하는 단계;
    제 1 클록 신호의 제 1 로우-하이 전환에 응하여 제 1 메모리 액세스 동작을 수행하는 단계 - 상기 제 1 메모리 액세스 동작은 제 1 클록 신호가 하이로 유지되는 시간량 동안에 개시되고, 상기 제 1 메모리 액세스 동작은 의사-이중 포트 메모리의 메모리 셀들의 어레이에 대한 액세스이고, 상기 메모리 셀들 각각은 6-트랜지스터 메모리 셀이고, 상기 제 1 메모리 액세스 동작은 제 1 클록 신호가 하이로 유지되는 시간량에 실질적으로 상관없는 지속시간을 가짐 -; 및
    제 2 클록 신호의 로우-하이 전환에 응하여 제 2 메모리 액세스 동작을 수행하는 단계 - 상기 제 2 메모리 액세스 동작은 의사-이중 포트 메모리의 메모리 셀들의 어레이에 대한 액세스이고, 상기 제 2 메모리 액세스 동작은 제 2 클록 신호의 로우-하이 전환이 제 1 시간 주기 내에 발생하는 경우에 제 1 메모리 액세스 동작 완료의 실질적으로 직후에 개시되고, 상기 제 2 메모리 액세스 동작은 제 1 메모리 액세스의 완료 직후에 개시되지 않고 오히려 제 2 클록 신호의 로우-하이 전환이 제 2 시간 주기 내에 발생하는 경우에 제 1 클록 신호의 제 2 로우-하이 전환 이후에 개시되며, 상기 제 1 시간 주기의 끝은 상기 제 2 시간 주기의 처음과 일치됨 -을 포함하는,
    방법.
  9. 제 8항에 있어서,
    상기 제 1 시간 주기는 제 1 클록 신호가 하이로 유지되고 있는 시간량과 실질적으로 동일하고,
    상기 제 2 시간 주기는 제 1 클록 신호가 로우로 유지되고 있는 시간량과 실질적으로 동일한,
    방법.
  10. 제 8항에 있어서,
    상기 제 1 포트는 판독 전용 포트이고,
    상기 제 2 포트는 기록 전용 포트인,
    방법.
  11. 제 8항에 있어서,
    상기 제 1 클록 신호의 하이-로우 전환은 제 1 메모리 액세스 동작이 완료되는 때를 제어하기 위해서 사용되지 않고,
    상기 제 1 클록 신호의 하이-로우 전환은 제 2 메모리 액세스 동작이 개시되는 때를 제어하기 위해서 사용되지 않는,
    방법.
  12. 제 8항에 있어서, 상기 제 2 메모리 액세스 동작은 초기 사전충전 주기, 및 정보가 어레이의 메모리 셀들에 기록되는 동안인 후속 주기를 포함하는,
    방법.
  13. 제 8항에 있어서,
    제 1 클록 신호의 제 1 로우-하이 전환 시에 판독 클록 생성기의 래치를 셋팅하는 단계 - 상기 래치는 판독 클록 신호를 출력함 -;
    제 2 클록 신호의 로우-하이 전환 시에 기록 클록 생성기의 래치를 셋팅하는 단계 - 상기 래치는 기록 클록 신호를 출력함 -;
    억제기 회로를 통해 기록 클록 신호를 런닝(running)하는 단계 - 상기 억제기 회로는 억제된 기록 클록 신호를 출력하고, 상기 억제된 기록 클록 신호는 억제 클록 입력 신호가 단언되지 않는 경우에는 기록 클록 신호와 실질적으로 동일하고, 상기 억제된 기록 클록 신호는 억제 클록 입력 신호가 단언되는 경우에는 억제됨 -;
    제 1 클록 신호가 하이일 때는 억제 클록 생성기의 래치를 셋팅하고, 또한 제 1 클록 신호가 로우일 때는 제 2 클록 신호가 하이로 전환하는 경우에 억제 클록 생성기의 래치를 클리어시키는 단계 - 상기 억제 클록 생성기는 억제 클록 입력 신호를 억제 회로에 출력하고, 상기 억제 클록 입력 신호는 억제 클록 생성기의 래치가 셋팅되는 경우에는 하이이며, 상기 억제 클록 입력 신호는 억제 클록 생성기 의 래치가 클리어되는 경우에는 로우임 -; 및
    시간 지연형 멀티플렉서에서 판독 클록 신호 및 억제된 기록 클록 신호를 수신하는 단계 - 상기 시간 지연형 멀티플렉서는 메모리 셀들의 어레이가 제 1 메모리 액세스 동작을 위해 주소지정되는지 혹은 제 2 메모리 액세스 동작을 위해 주소지정되는지 여부를 결정하는 제어 신호를 출력함 -을 더 포함하는,
    방법.
  14. 제 13항에 있어서,
    시간 지연형 멀티플렉서로부터 사전충전 신호를 출력하는 단계 - 상기 사전충전 신호는 제 1 메모리 액세스 동작 동안에 제 1 전환을 갖고, 상기 사전충전 신호는 제 2 메모리 액세스 동작 동안에 제 2 전환을 가짐 -;
    상기 사전충전 신호의 제 1 전환에 응하여 제 1 리셋 펄스를 생성하기 위해서 원-샷 회로(one shot circuit)를 사용하는 단계 - 상기 제 1 리셋 펄스는 판독 클록 생성기의 래치를 클리어시킴 -; 및
    상기 사전충전 신호의 제 2 전환에 응하여 제 2 리셋 펄스를 생성하기 위해서 원-샷 회로를 사용하는 단계 - 상기 제 2 리셋 펄스는 기록 클록 생성기의 래치를 클리어시킴 -을 더 포함하는,
    방법.
  15. 메모리 셀들의 어레이 - 상기 어레이의 각각의 메모리 셀은 6-트랜지스터 메 모리 셀임 -;
    제 1의 다수의 주소 입력 리드들 및 클록 입력 리드를 구비하는 제 1 포트 - 제 1 클록 신호가 상기 제 1 포트의 클록 입력 리드에 존재하고, 제 1 클록 입력 신호가 제 1 로우-하이 전환에서 하이로 전환하고, 이어서 임의의 시간량 동안에 하이로 유지되고, 이어서 하이-로우 전환에서 로우로 전환하고, 이어서 임의의 시간량 동안에 로우로 유지되며, 이어서 제 2 로우-하이 전환에서 하이로 전환함 -;
    제 2의 다수의 주소 입력 리드들 및 클록 입력 리드를 구비하는 제 2 포트 - 제 2 클록 신호가 상기 제 2 포트의 클록 입력 리드에 존재함 -; 및
    상기 제 1 포트의 클록 입력 리드에서 제 1 클록 신호의 제 1 로우-하이 전환에 응하여 어레이의 제 1 메모리 액세스를 개시하기 위한 수단 - 상기 제 1 메모리 액세스는 지속시간을 갖고, 상기 지속시간은 제 1 클록 신호가 하이로 유지되어지는 시간량에 실질적으로 상관없음 -을 포함하고,
    상기 수단은 또한,
    제 1 경우에는, 제 2 클록 신호의 로우-하이 전환이 제 1 주기 동안에 상기 수단에 의해서 검출되는 경우에, 제 1 메모리 액세스 완료의 실질적으로 바로 직후에 어레이의 제 2 메모리 액세스를 개시하고,
    제 2 경우에는, 제 2 클록 신호의 로우-하이 전환이 제 2 주기 동안에 상기 수단에 의해서 검출되는 경우에, 제 1 클록 신호의 제 2 로우-하이 전환 이후에 제 2 메모리 액세스를 개시하며,
    제 1 시간 주기의 끝은 제 2 시간 주기의 처음과 일치하는,
    메모리.
  16. 제 15항에 있어서, 상기 제 1 시간 주기는 제 1 클록 주기가 하이로 유지되어지는 시간량과 거의 일치하는,
    메모리.
  17. 제 15항에 있어서, 상기 제 2 경우에, 상기 제 1 메모리 액세스는 완료되고, 이어서 지연이 발생하며, 이어서 상기 수단이 제 2 메모리 액세스를 개시하는,
    메모리.
  18. 제 15항에 있어서,
    상기 제 1 포트는 판독 전용 포트이고,
    상기 제 2 포트는 기록 전용 포트인,
    메모리.
  19. 제 15항에 있어서, 상기 메모리는 의사-이중 포트 메모리인,
    메모리.
  20. 제 15항에 있어서, 상기 제 2 메모리 액세스는 초기 사전충전 주기, 및 정보가 어레이의 메모리 셀들에 기록되는 동안인 후속 주기를 포함하는,
    메모리.
  21. 의사-이중 포트 메모리로서,
    메모리 셀들의 어레이 - 상기 어레이의 각각의 메모리 셀은 다수의 트랜지스터를 구비함 -;
    제 1의 다수의 주소 입력 리드들 및 클록 입력 리드를 구비하는 제 1 포트 - 상기 제 1 포트의 클록 입력 리드에서 제 1 클록 입력 신호의 제 1 로우-하이 전환이 상기 제 1의 다수의 주소 입력 리드들에서의 주소로 하여금 의사-이중 포트 메모리로 래칭되게 하고, 메모리 셀들의 어레이의 제 1 메모리 액세스를 개시함 -; 및
    제 2의 다수의 주소 입력 리드들 및 클록 입력 리드를 구비하는 제 2 포트를 포함하고,
    제 1 경우에, 제 1 시간 주기 동안에 상기 제 2 포트의 클록 입력 리드에서 제 2 클록 입력 신호의 로우-하이 전환은 상기 제 2의 다수의 주소 입력 리드들에서의 주소로 하여금 의사-이중 포트 메모리에 래칭되게 하고, 또한 메모리 셀들의 어레이의 제 2 메모리 액세스로 하여금 제 1 메모리 액세스의 완료에 후속해서 그리고 제 1 클록 입력 신호의 제 2 로우-하이 전환 이전에 개시되게 하며,
    제 2 경우에, 제 2 시간 주기 동안에 상기 제 2 포트의 클록 입력 리드에서 제 2 클록 입력 신호의 로우-하이 전환은 메모리 셀들의 어레이의 제 2 메모리 액세스로 하여금 제 1 클록 입력 신호의 제 2 로우-하이 전환 이후까지 지연되게 하 고,
    상기 제 1 시간 주기의 끝은 상기 제 2 시간 주기의 처음과 일치하는,
    의사-이중 포트 메모리.
  22. 의사-이중 포트 메모리의 제 1 포트의 클록 신호 입력 리드에서 제 1 클록 신호를 수신하는 단계 - 상기 제 1 클록 입력 신호는 제 1 로우-하이 전환에서 하이로 전환하고, 이어서 임의의 시간량 동안에 하이로 유지되고, 이어서 하이-로우 전환에서 로우로 전환하고, 이어서 임의의 시간량 동안에 로우로 유지되며, 이어서 제 2 로우-하이 전환에서 하이로 전환함 -;
    의사-이중 포트 메모리의 제 2 포트의 클록 신호 입력 리드에서 제 2 클록 신호를 수신하는 단계;
    제 1 클록 신호의 제 1 로우-하이 전환에 응하여 제 1 메모리 액세스 동작을 수행하는 단계 - 상기 제 1 메모리 액세스 동작은 제 1 클록 신호가 하이로 유지되는 시간량 동안에 개시되고, 상기 제 1 메모리 액세스 동작은 의사-이중 포트 메모리의 메모리 셀들의 어레이에 대한 액세스이고, 상기 메모리 셀들 각각은 다수의 트랜지스터들을 구비하고, 상기 제 1 메모리 액세스 동작은 제 1 클록 신호가 하이로 유지되는 시간량에 실질적으로 상관없는 지속시간을 가짐 -; 및
    제 2 클록 신호의 로우-하이 전환에 응하여 제 2 메모리 액세스 동작을 수행하는 단계 - 상기 제 2 메모리 액세스 동작은 의사-이중 포트 메모리의 메모리 셀들의 어레이에 대한 액세스이고, 상기 제 2 메모리 액세스 동작은 제 2 클록 신호 의 로우-하이 전환이 제 1 시간 주기 내에 발생하는 경우에 제 1 메모리 액세스 동작 완료의 실질적으로 직후에 개시되고, 상기 제 2 메모리 액세스 동작은 제 1 메모리 액세스의 완료 직후에 개시되지 않고 오히려 제 2 클록 신호의 로우-하이 전환이 제 2 시간 주기 내에 발생하는 경우에 제 1 클록 신호의 제 2 로우-하이 전환 이후에 개시되며, 상기 제 1 시간 주기의 끝은 상기 제 2 시간 주기의 처음과 일치됨 -을 포함하는,
    방법.
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