RU2008124172A - Псевдодвухпортовая память с синхронизацией для каждого порта - Google Patents

Псевдодвухпортовая память с синхронизацией для каждого порта Download PDF

Info

Publication number
RU2008124172A
RU2008124172A RU2008124172/09A RU2008124172A RU2008124172A RU 2008124172 A RU2008124172 A RU 2008124172A RU 2008124172/09 A RU2008124172/09 A RU 2008124172/09A RU 2008124172 A RU2008124172 A RU 2008124172A RU 2008124172 A RU2008124172 A RU 2008124172A
Authority
RU
Russia
Prior art keywords
memory
low
input
port
signal
Prior art date
Application number
RU2008124172/09A
Other languages
English (en)
Other versions
RU2405221C2 (ru
Inventor
Чанг Хо ДЗУНГ (US)
Чанг Хо ДЗУНГ
Original Assignee
Квэлкомм Инкорпорейтед (US)
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед (US), Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед (US)
Publication of RU2008124172A publication Critical patent/RU2008124172A/ru
Application granted granted Critical
Publication of RU2405221C2 publication Critical patent/RU2405221C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Devices For Supply Of Signal Current (AREA)

Abstract

1. Псевдодвухпортовая память, содержащая: ! массив ячеек памяти, при этом каждая ячейка памяти массива представляет собой ячейку памяти с шестью транзисторами; ! первый порт, содержащий первое множество линий ввода адреса и линий ввода синхронизирующих импульсов, при этом первый переход от низкого уровня к высокому первого входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов первого порта вызывает защелкивание адреса в первом множестве линий ввода адреса в псевдодвухпортовой памяти и инициирует первое обращение к памяти массива ячеек памяти; и ! второй порт, содержащий второе множество линий ввода адреса и линию ввода синхронизирующих импульсов, при этом: ! в первом случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение первого периода времени должен вызвать защелкивание адреса по второму множеству линий ввода адреса в псевдодвухпортовой памяти и должен вызывать инициирование второго обращения к памяти массива ячеек памяти после завершения первого обращения к памяти и до второго перехода от низкого уровня к высокому первого входного синхронизирующего сигнала, и ! во втором случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение второго периода времени должен вызывать задержку второго обращения к памяти массива ячеек памяти до времени после второго перехода отнизкого уровня к высокому первого входного синхронизирующего сигнала, при этом окончание первого периода времени совпад�

Claims (22)

1. Псевдодвухпортовая память, содержащая:
массив ячеек памяти, при этом каждая ячейка памяти массива представляет собой ячейку памяти с шестью транзисторами;
первый порт, содержащий первое множество линий ввода адреса и линий ввода синхронизирующих импульсов, при этом первый переход от низкого уровня к высокому первого входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов первого порта вызывает защелкивание адреса в первом множестве линий ввода адреса в псевдодвухпортовой памяти и инициирует первое обращение к памяти массива ячеек памяти; и
второй порт, содержащий второе множество линий ввода адреса и линию ввода синхронизирующих импульсов, при этом:
в первом случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение первого периода времени должен вызвать защелкивание адреса по второму множеству линий ввода адреса в псевдодвухпортовой памяти и должен вызывать инициирование второго обращения к памяти массива ячеек памяти после завершения первого обращения к памяти и до второго перехода от низкого уровня к высокому первого входного синхронизирующего сигнала, и
во втором случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение второго периода времени должен вызывать задержку второго обращения к памяти массива ячеек памяти до времени после второго перехода отнизкого уровня к высокому первого входного синхронизирующего сигнала, при этом окончание первого периода времени совпадает с началом второго периода времени.
2. Псевдодвухпортовая память по п.1, в которой первый входной синхронизирующий сигнал переходит к высокому уровню при первом переходе от низкого уровня к высокому, затем остается на высоком уровне в течение периода времени, далее переходит к низкому уровню, затем остается на низком уровне в течение периода времени и после этого переходит к высокому уровню при втором переходе от низкого уровня к высокому, причем первый переход от низкого уровня к высокому первого входного синхронизирующего сигнала практически совпадает с началом первого периода времени, и при этом первый период времени практически совпадает с интервалом времени, когда первый входной синхронизирующий сигнал остается на высоком уровне.
3. Псевдодвухпортовая память по п.1, в которой первый входной синхронизирующий сигнал имеет продолжительность включения и в которой первое обращение к памяти имеет длительность, причем длительность первого обращения к памяти практически не зависит от продолжительности включения первого входного синхронизирующего сигнала.
4. Псевдодвухпортовая память по п.1, в которой первый порт представляет собой порт только для считывания, а второй порт представляет собой порт только для записи.
5. Псевдодвухпортовая память по п.1, в которой в первом случае обращение к памяти инициируется практически сразу после завершения первого обращения к памяти.
6. Псевдодвухпортовая память по п.1, в которой второе обращение к памяти включает в себя начальный период предварительного заряда и последующий период, в течение которого информация записывается в ячейки памяти массива.
7. Псевдодвухпортовая память по п.1, дополнительно содержащая:
мультиплексор с временной задержкой, который имеет линию ввода синхронизирующего сигнала считывания, линию ввода подавленного синхронизирующего сигнала записи и линию вывода управляющего сигнала, при этом линия вывода управляющего сигнала мультиплексора с временной задержкой передает управляющий сигнал, который определяет то, адресован ли массив ячеек памяти для первого обращения к памяти или для второго обращения к памяти;
генератор синхронизирующих импульсов считывания, который имеет линию ввода и линию вывода, причем первый входной синхронизирующий сигнал присутствует на линии ввода, при этом линия вывода подключена к линии ввода синхронизирующего сигнала считывания мультиплексора с временной задержкой;
генератор синхронизирующих импульсов записи, который имеет линию ввода и линию вывода, причем второй входной синхронизирующий сигнал присутствует на линии ввода; и
схему подавителя синхронизирующих импульсов записи, имеющую первую линию ввода, вторую линию ввода, третью линию ввода и линию вывода, причем первый входной синхронизирующий сигнал присутствует на первой линии ввода, второй входной синхронизирующий сигнал присутствует на второй линии ввода, третья линия ввода подключена к линии вывода генератора синхронизирующих импульсов записи, линия вывода подключена к линии ввода подавленного синхронизирующего сигнала мультиплексора с временной задержкой, при этом схема подавителя синхронизирующих импульсов записи либо передает сигнал по третьей линии ввода в линию вывода, либо подавляет сигнал на третьей линии ввода от передачи в линию вывода, и при этом схема подавителя синхронизирующих импульсов подавляет сигнал на третьей линии ввода от передачи в линию вывода во втором случае в течение периода времени, начиная с перехода от низкого уровня к высокому второго входного синхронизирующего сигнала и заканчивая вторым переходом от низкого уровня к высокому первого входного синхронизирующего сигнала.
8. Способ, содержащий этапы, на которых:
принимают первый синхронизирующий сигнал по линии ввода синхронизирующего сигнала первого порта псевдодвухпортовой памяти, при этом первый входной синхронизирующий сигнал переходит к высокому уровню при первом переходе от низкого уровня к высокому, затем остается на высоком уровне в течение периода времени, затем переходит к низкому уровню при переходе от высокого к низкому уровню, затем остается на низком уровне в течение периода времени и затем переходит к высокому уровню при втором переходе от низкого уровня к высокому;
принимают второй синхронизирующий сигнал по второй линии ввода синхронизирующего сигнала псевдодвухпортовой памяти;
выполняют первую операцию обращения к памяти в ответ на первый переход от низкого уровня к высокому первого синхронизирующего сигнала, при этом первая операция обращения к памяти инициализируется в течение периода времени, когда первый синхронизирующий сигнал остается на высоком уровне, причем первая операция обращения к памяти является обращением к массиву ячеек псевдодвухпортовой памяти, при этом каждая из ячеек памяти является ячейкой памяти с шестью транзисторами, и при этом первая операция обращения к памяти имеет длительность, причем длительность практически не зависит от периода времени, когда первый синхронизирующий сигнал остается на высоком уровне; и
выполняют вторую операцию обращения к памяти в ответ на переход от низкого уровня к высокому второго синхронизирующего сигнала, при этом вторая операция обращения к памяти является обращением к массиву ячеек псевдодвухпортовой памяти, причем вторая операция обращения к памяти инициализируется практически сразу после завершения первой операции обращения к памяти, если переход от низкого уровня к высокому второго синхронизирующего сигнала осуществляется в первом периоде времени, и причем вторая операция обращения к памяти не инициализируется немедленно после завершения первого обращения к памяти, а вместо этого инициализируется после второго перехода от низкого уровня к высокому первого синхронизирующего сигнала, если переход от низкого уровня к высокому второго синхронизирующего сигнала осуществляется во втором периоде времени, при этом окончание первого периода времени совпадает с началом второго периода времени.
9. Способ по п.8, в котором первый период времени практически такой же, что и период времени, когда первый синхронизирующий сигнал остается на высоком уровне, и в котором второй период времени практически такой же, что и период времени, когда первый синхронизирующий сигнал остается на низком уровне.
10. Способ по п.8, в котором первый порт представляет собой порт только для считывания, а второй порт представляет собой порт только для записи.
11. Способ по п.8, в котором переход от высокого уровня к низкому первого синхронизирующего сигнала не используется для того, чтобы управлять тем, когда первая операция обращения к памяти завершается, и в котором переход от высокого уровня к низкому первого синхронизирующего сигнала не используется для того, чтобы управлять тем, когда вторая операция обращения к памяти инициируется.
12. Способ по п.8, в котором вторая операция обращения к памяти включает в себя начальный период предварительного заряда и последующий период, в течение которого информация записывается в ячейки памяти массива.
13. Способ по п.8, дополнительно содержащий этапы, на которых:
устанавливают защелку в генераторе синхронизирующих импульсов считывания при первом переходе от низкого уровня к высокому первого синхронизирующего сигнала, причем защелка выводит синхронизирующий сигнал считывания;
устанавливают защелку в генераторе синхронизирующих импульсов записи при переходе от низкого уровня к высокому второго синхронизирующего сигнала, причем защелка выводит синхронизирующий сигнал записи;
пропускают синхронизирующий сигнал записи через схему подавителя, причем схема подавителя выводит подавленный синхронизирующий сигнал записи, при этом подавленный синхронизирующий сигнал записи практически идентичен синхронизирующему сигналу записи, если входной синхронизирующий сигнал подавления не подтверждается, и при этом подавленный синхронизирующий сигнал записи подавляется, если входной синхронизирующий сигнал подавления подтверждается;
устанавливают защелку в генераторе синхронизирующих импульсов подавления, когда первый синхронизирующий сигнал имеет высокий уровень, и сбрасывают защелку в генераторе синхронизирующих импульсов подавления, если второй синхронизирующий сигнал переходит к высокому уровню, когда первый синхронизирующий сигнал имеет низкий уровень, при этом генератор синхронизирующих импульсов подавления выводит входной синхронизирующий сигнал подавления в схему подавления, при этом входной синхронизирующий сигнал подавления является высоким, если защелка в генераторе синхронизирующих импульсов подавления установлена, причем входной синхронизирующий сигнал подавления является низким, если защелка в генераторе синхронизирующих импульсов подавления сброшена;
принимают синхронизирующий сигнал считывания и подавленный синхронизирующий сигнал записи в мультиплексоре с временной задержкой, причем мультиплексор с временной задержкой выводит управляющий сигнал, который определяет то, адресован ли массив ячеек памяти для первой операции обращения к памяти или адресован для второй операции обращения к памяти.
14. Способ по п.13, дополнительно содержащий этапы, на которых:
выводят сигнал предварительного заряда из мультиплексора с временной задержкой, при этом сигнал предварительного заряда имеет первый переход в ходе первой операции обращения к памяти, сигнал предварительного заряда имеет второй переход в ходе второй операции обращения к памяти;
используют схему одноразового срабатывания для того, чтобы сформировать первый импульс сброса в ответ на первый переход сигнала предварительного заряда, при этом первый импульс сброса очищает защелку в генераторе синхронизирующих импульсов считывания; и
используют схему одноразового срабатывания для того, чтобы сформировать второй импульс сброса в ответ на второй переход сигнала предварительного заряда, при этом второй импульс сброса очищает защелку в генераторе синхронизирующих импульсов записи.
15. Память, содержащая:
массив ячеек памяти, при этом каждая ячейка памяти массива представляет собой ячейку памяти с шестью транзисторами;
первый порт, содержащий первое множество линий ввода адреса и линию ввода синхронизирующих импульсов, причем первый синхронизирующий сигнал присутствует на линии ввода синхронизирующих импульсов первого порта, при этом первый входной синхронизирующий сигнал переходит к высокому уровню при первом переходе от низкого уровня к высокому, затем остается на высоком уровне в течение периода времени, затем переходит к низкому уровню при переходе от высокого к низкому уровню, затем остается на низком уровне в течение периода времени и затем переходит к высокому уровню при втором переходе от низкого уровня к высокому;
второй порт, содержащий второе множество линий ввода адреса и линию ввода синхронизирующих импульсов, причем второй синхронизирующий сигнал присутствует на линии ввода синхронизирующих импульсов второго порта; и
средство инициирования первого обращения к памяти массива в ответ на первый переход от низкого уровня к высокому первого синхронизирующего сигнала на линии ввода синхронизирующих импульсов первого порта, при этом первое обращение к памяти имеет длительность, причем длительность практически не зависит от периода времени, когда первый синхронизирующий сигнал остается на высоком уровне, при этом средство также служит для:
в первом случае: инициирования второго обращения к памяти массива практически сразу после завершения первого обращения к памяти, если переход от низкого уровня к высокому второго синхронизирующего сигнала обнаружен посредством средства в течение первого периода, и
во втором случае: инициирования второго обращения к памяти массива второго перехода от низкого уровня к высокому первого синхронизирующего сигнала, если переход от низкого уровня к высокому второго синхронизирующего сигнала обнаружен посредством средства в течение второго периода, при этом окончание первого периода времени совпадает с началом второго периода времени.
16. Память по п.15, в которой первый период времени примерно совпадает с периодом времени, когда первый синхронизирующий сигнал остается на высоком уровне.
17. Память по п.15, в которой во втором случае, когда завершается первое обращение к памяти, возникает задержка, а затем средство инициирует второе обращение к памяти.
18. Память по п.15, в которой первый порт представляет собой порт только для считывания, а второй порт представляет собой порт только для записи.
19. Память по п.15, при этом память является псевдодвухпортовой памятью.
20. Память по п.15, в которой второе обращение к памяти включает в себя начальный период предварительного заряда и последующий период, в течение которого информация записывается в ячейки памяти массива.
21. Псевдодвухпортовая память, содержащая:
массив ячеек памяти, при этом каждая ячейка памяти массива включает в себя множество транзисторов;
первый порт, содержащий первое множество линий ввода адреса и линий ввода синхронизирующих импульсов, при этом первый переход от низкого уровня к высокому первого входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов первого порта вызывает защелкивание адреса в первом множестве линий ввода адреса в псевдодвухпортовой памяти и инициирует первое обращение к памяти массива ячеек памяти; и
второй порт, содержащий второе множество линий ввода адреса и линию ввода синхронизирующих импульсов, при этом:
в первом случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение первого периода времени должен вызывать защелкивание адреса по второму множеству линий ввода адреса в псевдодвухпортовой памяти и должен вызывать инициирование второго обращения к памяти массива ячеек памяти после завершения первого обращения к памяти и до второго перехода от низкого уровня к высокому первого входного синхронизирующего сигнала, и
во втором случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение второго периода времени должен вызывать задержку второго обращения к памяти массива ячеек памяти до времени после второго перехода от низкого уровня к высокому первого входного синхронизирующего сигнала, при этом окончание первого периода времени совпадает с началом второго периода времени.
22. Способ, содержащий этапы, на которых:
принимают первый синхронизирующий сигнал по линии ввода синхронизирующего сигнала первого порта псевдодвух портовой памяти, при этом первый входной синхронизирующий сигнал переходит к высокому уровню при первом переходе от низкого уровня к высокому, затем остается на высоком уровне в течение периода времени, затем переходит к низкому уровню при переходе от высокого к низкому уровню, затем остается на низком уровне в течение периода времени и затем переходит к высокому уровню при втором переходе от низкого уровня к высокому;
принимают второй синхронизирующий сигнал по второй линии ввода синхронизирующего сигнала псевдодвухпортовой памяти;
выполняют первую операцию обращения к памяти в ответ на первый переход от низкого уровня к высокому первого синхронизирующего сигнала, при этом первая операция обращения к памяти инициализируется в течение периода времени, когда первый синхронизирующий сигнал остается на высоком уровне, причем первая операция обращения к памяти является обращением к массиву ячеек псевдодвухпортовой памяти, при этом каждая из ячеек памяти включает в себя множество транзисторов, и при этом первая операция обращения к памяти имеет длительность, причем длительность практически не зависит от периода времени, когда первый синхронизирующий сигнал остается на высоком уровне; и
выполняют вторую операцию обращения к памяти в ответ на переход от низкого уровня к высокому второго синхронизирующего сигнала, при этом вторая операция обращения к памяти является обращением к массиву ячеек псевдодвухпортовой памяти, причем вторая операция обращения к памяти инициализируется практически сразу после завершения первой операции обращения к памяти, если переход от низкого уровня к высокому второго синхронизирующего сигнала осуществляется в первом периоде времени, и причем вторая операция обращения к памяти не инициализируется немедленно после завершения первого обращения к памяти, а вместо этого инициализируется после второго перехода от низкого уровня к высокому первого синхронизирующего сигнала, если переход от низкого уровня к высокому второго синхронизирующего сигнала осуществляется во втором периоде времени, при этом окончание первого периода времени совпадает с началом второго периода времени.
RU2008124172/08A 2005-11-17 2006-11-17 Псевдодвухпортовая память с синхронизацией для каждого порта RU2405221C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/282,345 US7319632B2 (en) 2005-11-17 2005-11-17 Pseudo-dual port memory having a clock for each port
US11/282,345 2005-11-17

Publications (2)

Publication Number Publication Date
RU2008124172A true RU2008124172A (ru) 2009-12-27
RU2405221C2 RU2405221C2 (ru) 2010-11-27

Family

ID=38040647

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2008124172/08A RU2405221C2 (ru) 2005-11-17 2006-11-17 Псевдодвухпортовая память с синхронизацией для каждого порта

Country Status (10)

Country Link
US (1) US7319632B2 (ru)
EP (1) EP1955332B1 (ru)
KR (1) KR100910700B1 (ru)
CN (1) CN101356585B (ru)
AT (1) ATE472156T1 (ru)
CA (1) CA2633889A1 (ru)
DE (1) DE602006015091D1 (ru)
RU (1) RU2405221C2 (ru)
TW (1) TWI317524B (ru)
WO (1) WO2007111709A2 (ru)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881147B2 (en) * 2007-05-31 2011-02-01 Qualcomm Incorporated Clock and control signal generation for high performance memory devices
US7551512B2 (en) 2007-07-30 2009-06-23 Agere Systems Inc. Dual-port memory
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
US8143934B1 (en) * 2008-07-01 2012-03-27 Cypress Semiconductor Corporation Analog switching system for low cross-talk
US8395950B2 (en) * 2010-10-15 2013-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having a clock skew generator
CN103178812B (zh) * 2011-12-26 2015-10-14 上海华虹宏力半导体制造有限公司 一种时钟同步读操作控制信号发生器
US8811109B2 (en) 2012-02-27 2014-08-19 Qualcomm Incorporated Memory pre-decoder circuits employing pulse latch(es) for reducing memory access times, and related systems and methods
CN103594110B (zh) * 2012-08-15 2017-09-15 上海华虹集成电路有限责任公司 替代双端口静态存储器的存储器结构
US20140355365A1 (en) * 2013-06-04 2014-12-04 Qualcomm Incorporated Pulse generator
US9323285B2 (en) * 2013-08-13 2016-04-26 Altera Corporation Metastability prediction and avoidance in memory arbitration circuitry
US9721633B2 (en) 2013-08-30 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device with address latch circuit
RU2669872C1 (ru) * 2015-03-10 2018-10-16 Тосиба Мемори Корпорейшн Устройство памяти и способ управления им
US9520165B1 (en) * 2015-06-19 2016-12-13 Qualcomm Incorporated High-speed pseudo-dual-port memory with separate precharge controls
US10061542B2 (en) * 2015-09-15 2018-08-28 Qualcomm Incorporated Pseudo dual port memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612923A (en) * 1996-05-09 1997-03-18 Northern Telecom Limited Multi-port random access memory
US5956286A (en) * 1997-10-28 1999-09-21 International Business Machines Corporation Data processing system and method for implementing a multi-port memory cell
US5907508A (en) * 1997-10-28 1999-05-25 International Business Machines Corporation Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell
US6377507B1 (en) * 2001-04-06 2002-04-23 Integrated Memory Technologies, Inc. Non-volatile memory device having high speed page mode operation
US6882562B2 (en) * 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
JP2004259318A (ja) * 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
JP2005044334A (ja) 2003-07-09 2005-02-17 Hitachi Ltd 非同期制御回路と半導体集積回路装置

Also Published As

Publication number Publication date
WO2007111709A2 (en) 2007-10-04
KR100910700B1 (ko) 2009-08-04
CA2633889A1 (en) 2007-10-04
US20070109884A1 (en) 2007-05-17
US7319632B2 (en) 2008-01-15
EP1955332B1 (en) 2010-06-23
ATE472156T1 (de) 2010-07-15
KR20080072917A (ko) 2008-08-07
CN101356585A (zh) 2009-01-28
TWI317524B (en) 2009-11-21
EP1955332A2 (en) 2008-08-13
CN101356585B (zh) 2014-09-17
WO2007111709A3 (en) 2008-03-27
DE602006015091D1 (de) 2010-08-05
TW200737224A (en) 2007-10-01
RU2405221C2 (ru) 2010-11-27

Similar Documents

Publication Publication Date Title
RU2008124172A (ru) Псевдодвухпортовая память с синхронизацией для каждого порта
US20120324179A1 (en) Apparatus and method for buffered write commands in a memory
US5872742A (en) Staggered pipeline access scheme for synchronous random access memory
CN101356586A (zh) 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
JP2011515002A (ja) 疑似デュアル・ポート・メモリにおけるアドレス多重化
EP2587486B1 (en) Time division multiplexed multiport memory
KR100399672B1 (ko) 메모리소자,컴퓨터시스템,데이터전송방법,및비동기메모리소자변형방법
KR100247578B1 (ko) 레지스터의 수가 감소된 동기식 반도체 메모리
US8468281B2 (en) Apparatus to improve bandwidth for circuits having multiple memory controllers
US6967861B2 (en) Method and apparatus for improving cycle time in a quad data rate SRAM device
JPS62188096A (ja) 半導体記憶装置のリフレツシユ動作タイミング制御回路
TWI533135B (zh) 記憶體存取方法、記憶體存取控制方法、記憶體裝置與記憶體控制器
KR100372066B1 (ko) 반도체 기억 장치, 및 그 내부 회로를 활성화시키기 위한신호의 타이밍 발생 방법
AU2001263347A1 (en) Burst architecture for a flash memory
US7042777B2 (en) Memory device with non-variable write latency
JP2011008779A (ja) メモリシステム
CN103258567A (zh) 激活信号生成电路和半导体存储器装置
US6674666B2 (en) Device and method for timing the reading of a nonvolatile memory with reduced switching noise
US7272069B2 (en) Multiple-clock controlled logic signal generating circuit
US6356505B2 (en) Internal regeneration of the address latch enable (ALE) signal of a protocol of management of a burst interleaved memory and related circuit
JP4280092B2 (ja) 半導体記憶装置
JPH10312688A (ja) 半導体メモリ装置
SU556495A1 (ru) Запоминающее устройство
TWI380037B (en) Testing device and a method for testing a semiconductor devices array
SU1442995A1 (ru) Контроллер динамического оперативного запоминающего устройства

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20111118