JPH0658997A - 半導体論理装置 - Google Patents
半導体論理装置Info
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- JPH0658997A JPH0658997A JP4209939A JP20993992A JPH0658997A JP H0658997 A JPH0658997 A JP H0658997A JP 4209939 A JP4209939 A JP 4209939A JP 20993992 A JP20993992 A JP 20993992A JP H0658997 A JPH0658997 A JP H0658997A
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- control signal
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- latch
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 論理回路及びその入出力両側に付随している
ラッチ回路で構成されるインタフェイス部分を信号が通
過する所要時間を正確に把握し得る半導体論理装置の提
供を目的とする。 【構成】 第１のクロック信号CLK2に同期して信号をラ
ッチして論理回路としてのメモリ26に入力する第１のラ
ッチ回路100, 101, 13と、メモリ26から出力された信号
を第２のクロック信号CLK4に同期してラッチして出力す
る第２のラッチ回路19とを備え、更に第１のクロック信
号CLK2と制御信号TEST1 とが入力され、制御信号TEST1
が有意である場合はメモリ26に入力されるべき信号が与
えられた場合に第１のクロック信号CLK2には拘わらず直
ちにメモリ26に入力させるORゲート27と、第２のクロッ
ク信号CLK4と制御信号TEST1 とが入力され、制御信号TE
ST1 が有意である場合はメモリ26から出力される信号が
与えられた場合に第２のクロック信号CLK4には拘わらず
直ちに出力させるORゲート28とを備えている。
ラッチ回路で構成されるインタフェイス部分を信号が通
過する所要時間を正確に把握し得る半導体論理装置の提
供を目的とする。 【構成】 第１のクロック信号CLK2に同期して信号をラ
ッチして論理回路としてのメモリ26に入力する第１のラ
ッチ回路100, 101, 13と、メモリ26から出力された信号
を第２のクロック信号CLK4に同期してラッチして出力す
る第２のラッチ回路19とを備え、更に第１のクロック信
号CLK2と制御信号TEST1 とが入力され、制御信号TEST1
が有意である場合はメモリ26に入力されるべき信号が与
えられた場合に第１のクロック信号CLK2には拘わらず直
ちにメモリ26に入力させるORゲート27と、第２のクロッ
ク信号CLK4と制御信号TEST1 とが入力され、制御信号TE
ST1 が有意である場合はメモリ26から出力される信号が
与えられた場合に第２のクロック信号CLK4には拘わらず
直ちに出力させるORゲート28とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ等
に内蔵されている半導体論理装置において、それを構成
する論理回路と、この論理回路に信号を入力するラッチ
回路と、論理回路から出力された信号をラッチして出力
する論理回路とについてそれぞれで信号を処理するため
の実時間を直接測定できるようにして、内蔵論理回路の
性能評価を容易に出来るようにした半導体論理装置に関
する。
に内蔵されている半導体論理装置において、それを構成
する論理回路と、この論理回路に信号を入力するラッチ
回路と、論理回路から出力された信号をラッチして出力
する論理回路とについてそれぞれで信号を処理するため
の実時間を直接測定できるようにして、内蔵論理回路の
性能評価を容易に出来るようにした半導体論理装置に関
する。
【０００２】
【従来の技術】図７は半導体論理装置を内蔵する半導体
集積回路の一例としてのマイクロプロセッサの機能ブロ
ック図である。
集積回路の一例としてのマイクロプロセッサの機能ブロ
ック図である。
【０００３】図７において、参照符号１はクロック生成
回路であり、このクロック生成回路１により生成された
クロックがこのマイクロプロセッサ全体に供給されて使
用される。参照符号２は制御部であり、論理演算等の命
令を実行するデータパス部３を主に制御する。
回路であり、このクロック生成回路１により生成された
クロックがこのマイクロプロセッサ全体に供給されて使
用される。参照符号２は制御部であり、論理演算等の命
令を実行するデータパス部３を主に制御する。
【０００４】参照符号４は内蔵メモリ部であり、データ
パス部３が実行する命令を記憶しており、また演算実行
前後のデータを記憶する。参照符号５は機能ブロックで
あり、たとえばクロック生成回路１により生成されたク
ロック等によって時間を計測するカウンタ，あるいはこ
の半導体集積回路が構成されているチップの外部に対し
て情報を入出力する I/O回路等を含んでいる。
パス部３が実行する命令を記憶しており、また演算実行
前後のデータを記憶する。参照符号５は機能ブロックで
あり、たとえばクロック生成回路１により生成されたク
ロック等によって時間を計測するカウンタ，あるいはこ
の半導体集積回路が構成されているチップの外部に対し
て情報を入出力する I/O回路等を含んでいる。
【０００５】なお、これらの各ブロック間はアドレスバ
ス６，データバス７，更にクロック及び制御信号線８等
で相互に接続されている。具体的には、クロック及び制
御信号線８は、クロック生成回路１と制御部２とからデ
ータパス部３，内蔵メモリ部４及び機能ブロック５に接
続されている。
ス６，データバス７，更にクロック及び制御信号線８等
で相互に接続されている。具体的には、クロック及び制
御信号線８は、クロック生成回路１と制御部２とからデ
ータパス部３，内蔵メモリ部４及び機能ブロック５に接
続されている。
【０００６】また、アドレスバス６は、データパス部３
から内蔵メモリ部４及び機能ブロック５に接続されてい
る。更に、データバス７はデータパス部３を中心とし
て、内蔵メモリ部４及び機能ブロック５に対しては入出
力として接続され、制御部２に対しては入力として接続
されている。
から内蔵メモリ部４及び機能ブロック５に接続されてい
る。更に、データバス７はデータパス部３を中心とし
て、内蔵メモリ部４及び機能ブロック５に対しては入出
力として接続され、制御部２に対しては入力として接続
されている。
【０００７】図８はShoji Masakazuの「CMOS DIGITAL C
IRCUIT TECHNOLOGY 」P.333 (PRENTICE HALL社) に基づ
いて、図７の内蔵メモリ部４に対応する部分、即ちデー
タを一時記憶させるスタティックRAM(以下、SRAMとい
う) の構成を示すブロック図である。なお、この図８に
おいては、処理するデータを１ビットに限定した例を示
している。
IRCUIT TECHNOLOGY 」P.333 (PRENTICE HALL社) に基づ
いて、図７の内蔵メモリ部４に対応する部分、即ちデー
タを一時記憶させるスタティックRAM(以下、SRAMとい
う) の構成を示すブロック図である。なお、この図８に
おいては、処理するデータを１ビットに限定した例を示
している。
【０００８】図８において、参照符号９はメモリセルで
あり、この図８に示されている例では２N ×２N 個のメ
モリセル9, 9…が配列されている。これらのメモリセル
９それぞれの物理的な配置位置は、図７のアドレスバス
６から入力されるアドレスＡ0 〜Ａ2N-1によって決定さ
れる。
あり、この図８に示されている例では２N ×２N 個のメ
モリセル9, 9…が配列されている。これらのメモリセル
９それぞれの物理的な配置位置は、図７のアドレスバス
６から入力されるアドレスＡ0 〜Ａ2N-1によって決定さ
れる。
【０００９】これらの内、アドレスＡ0 〜ＡN-1 は後述
する制御信号CLK2によってアドレスラッチ100 に取込ま
れ、更にロウデコーダ11によってデコーダされて２N 本
のワード線12のいずれかが選択される。一方、アドレス
ＡN 〜Ａ2N-1も同じ制御信号CLK2によってアドレスラッ
チ101 に取込まれ、カラムデコーダ14を通してＹセレク
タ16に接続され、２N 個の内のいずれかが選択される。
する制御信号CLK2によってアドレスラッチ100 に取込ま
れ、更にロウデコーダ11によってデコーダされて２N 本
のワード線12のいずれかが選択される。一方、アドレス
ＡN 〜Ａ2N-1も同じ制御信号CLK2によってアドレスラッ
チ101 に取込まれ、カラムデコーダ14を通してＹセレク
タ16に接続され、２N 個の内のいずれかが選択される。
【００１０】Ｙセレクタ16は、カラムデコーダ14からの
２N 本のＹセレクタ制御信号に応じて一つのカラムを選
択し、メモリセル９からビット線17a, 反転ビット線17
b に出力されたデータ情報を I/O線15a, 反転 I/O線15
b に伝えるためのゲートである。
２N 本のＹセレクタ制御信号に応じて一つのカラムを選
択し、メモリセル９からビット線17a, 反転ビット線17
b に出力されたデータ情報を I/O線15a, 反転 I/O線15
b に伝えるためのゲートである。
【００１１】参照符号18はセンスアンプであり、 I/O線
15a, 反転 I/O線15b へ読出された微小信号を増幅す
る。このセンスアンプ18により増幅されたデータ信号は
データラッチ19で制御信号CLK4によってクロック同期さ
れた上でドライバ20を通じてアドレスバス６に出力され
る。参照符号21はライトドライバであり、データバス７
から I/O線15a, 反転 I/O線15b, Ｙセレクタ16を通じ
てメモリセル９にデータを書込む。
15a, 反転 I/O線15b へ読出された微小信号を増幅す
る。このセンスアンプ18により増幅されたデータ信号は
データラッチ19で制御信号CLK4によってクロック同期さ
れた上でドライバ20を通じてアドレスバス６に出力され
る。参照符号21はライトドライバであり、データバス７
から I/O線15a, 反転 I/O線15b, Ｙセレクタ16を通じ
てメモリセル９にデータを書込む。
【００１２】ここでドライバ20, 21の出力条件は、制御
信号CLK2に同期して制御信号ラッチ13に取り込まれる #
CS信号22とR/#W信号24とによって制御される。なお、
「＃」はローアクティブであることを示している。
信号CLK2に同期して制御信号ラッチ13に取り込まれる #
CS信号22とR/#W信号24とによって制御される。なお、
「＃」はローアクティブであることを示している。
【００１３】即ち、 #CS信号22が”Ｌ” (内蔵メモリ部
４が選択されている) であり且つR/#W信号24が”Ｈ”
(リード) である場合に、ORゲート25の出力信号が”
Ｌ”になり、これによりORゲート23の出力信号が”Ｈ”
になる。このORゲート25の”Ｌ”の出力信号が与えられ
ることによりドライバ21はノンアクティブ状態に、ORゲ
ート23の”Ｈ”の出力信号が与えられることによりドラ
イバ20はアクティブ状態になる。
４が選択されている) であり且つR/#W信号24が”Ｈ”
(リード) である場合に、ORゲート25の出力信号が”
Ｌ”になり、これによりORゲート23の出力信号が”Ｈ”
になる。このORゲート25の”Ｌ”の出力信号が与えられ
ることによりドライバ21はノンアクティブ状態に、ORゲ
ート23の”Ｈ”の出力信号が与えられることによりドラ
イバ20はアクティブ状態になる。
【００１４】一方、 #CS信号22が”Ｌ” (内蔵メモリ部
４が選択されている) であり且つR/#W信号24が”Ｌ”
(ライト) である場合に、ORゲート25の出力信号が”
Ｈ”になり、これによりORゲート23の出力信号が”Ｌ”
になる。このORゲート25の”Ｈ”の出力信号が与えられ
ることによりドライバ21はアクティブ状態に、ORゲート
２３の”Ｌ”の出力信号が与えられることによりドライ
バ２０はノンアクティブ状態になる。
４が選択されている) であり且つR/#W信号24が”Ｌ”
(ライト) である場合に、ORゲート25の出力信号が”
Ｈ”になり、これによりORゲート23の出力信号が”Ｌ”
になる。このORゲート25の”Ｈ”の出力信号が与えられ
ることによりドライバ21はアクティブ状態に、ORゲート
２３の”Ｌ”の出力信号が与えられることによりドライ
バ２０はノンアクティブ状態になる。
【００１５】図９は図８に示されている内蔵メモリ部４
のアドレスラッチ100, 101並びにデータラッチ19にて構
成される入出力インタフェイス部分を理解しやすく示し
た回路図である。なお、この図９に示されているアドレ
スラッチ100, 101には制御信号ラッチ13の機能の一部も
併せて示してある。
のアドレスラッチ100, 101並びにデータラッチ19にて構
成される入出力インタフェイス部分を理解しやすく示し
た回路図である。なお、この図９に示されているアドレ
スラッチ100, 101には制御信号ラッチ13の機能の一部も
併せて示してある。
【００１６】図10は、図９に示されている回路において
メモリ読出しの際の動作状態についてのみ示したタイミ
ングチャートである。
メモリ読出しの際の動作状態についてのみ示したタイミ
ングチャートである。
【００１７】この図10のタイミングチャートでは、クロ
ック生成回路１により発生される図10(a) に示されてい
るような基本クロックφを基準として、図10(b) に示さ
れているアドレスＡ0 〜Ａ2N-1と、制御信号及び基本ク
ロックφから生成される図10(c) に示されているアドレ
スラッチ100, 101の制御信号CLK2と、図10(d) に示され
ているデータラッチの制御信号CLK4と、図10(e) に示さ
れているデータバス７上のデータＤ0 〜ＤN と、図10
(f) に示されているデータパス部３のサンプリング制御
信号F1とを示している。
ック生成回路１により発生される図10(a) に示されてい
るような基本クロックφを基準として、図10(b) に示さ
れているアドレスＡ0 〜Ａ2N-1と、制御信号及び基本ク
ロックφから生成される図10(c) に示されているアドレ
スラッチ100, 101の制御信号CLK2と、図10(d) に示され
ているデータラッチの制御信号CLK4と、図10(e) に示さ
れているデータバス７上のデータＤ0 〜ＤN と、図10
(f) に示されているデータパス部３のサンプリング制御
信号F1とを示している。
【００１８】次に、図７, 図８, 図９及び図10を参照し
て内蔵メモリ部４の動作について説明する。
て内蔵メモリ部４の動作について説明する。
【００１９】データパス部３の基本動作は、クロックφ
のφ1 〜φ4 を１バスサイクルとしており、内蔵メモリ
部４もこれに同期して動作する。この従来例のマイクロ
プロセッサでは、データパス部３は図10(a) に示されて
いるバスサイクル１のφ1 の立上がり時点から図10(b)
に示されているようにアドレスをアドレスバス６に出力
し、次のバスサイクル２のφ1 の期間に図10(f) に示さ
れている制御信号F1によりデータバス７からデータをデ
ータパス部３にラッチする。
のφ1 〜φ4 を１バスサイクルとしており、内蔵メモリ
部４もこれに同期して動作する。この従来例のマイクロ
プロセッサでは、データパス部３は図10(a) に示されて
いるバスサイクル１のφ1 の立上がり時点から図10(b)
に示されているようにアドレスをアドレスバス６に出力
し、次のバスサイクル２のφ1 の期間に図10(f) に示さ
れている制御信号F1によりデータバス７からデータをデ
ータパス部３にラッチする。
【００２０】一方、内蔵メモリ部４では、φ2 が”Ｌ”
である期間に図10(c) に示されているように制御信号CL
K2によりアドレスバス６に出力されているアドレスをア
ドレスラッチ100, 101に取り込むと共に、 #CS信号22,
R/#W信号24を制御信号ラッチ13に取り込む。
である期間に図10(c) に示されているように制御信号CL
K2によりアドレスバス６に出力されているアドレスをア
ドレスラッチ100, 101に取り込むと共に、 #CS信号22,
R/#W信号24を制御信号ラッチ13に取り込む。
【００２１】アドレスラッチ100, 101に取り込まれたア
ドレスは、ロウデコーダ11とカラムデコーダ14とによっ
てワード線12, Ｙセレクタ16の各一つを指定するので、
これに対応する特定アドレスのメモリセル９からデータ
情報がセンスアンプ18を通じてデータラッチ19に入力さ
れ、更にドライバ20からデータバス７を通してデータパ
ス部３に送られる。
ドレスは、ロウデコーダ11とカラムデコーダ14とによっ
てワード線12, Ｙセレクタ16の各一つを指定するので、
これに対応する特定アドレスのメモリセル９からデータ
情報がセンスアンプ18を通じてデータラッチ19に入力さ
れ、更にドライバ20からデータバス７を通してデータパ
ス部３に送られる。
【００２２】この際、データラッチ19のサンプリングは
図10(d) に示されている制御信号CLK4で行われる。従っ
て、データパス部３はこのデータラッチ19にラッチされ
て図10(e) に示されているようにデータバス７へ出力さ
れているデータを前述の如く次のバスサイクル２のφ1
に同期して制御信号F1でフェッチする。
図10(d) に示されている制御信号CLK4で行われる。従っ
て、データパス部３はこのデータラッチ19にラッチされ
て図10(e) に示されているようにデータバス７へ出力さ
れているデータを前述の如く次のバスサイクル２のφ1
に同期して制御信号F1でフェッチする。
【００２３】このようなメモリを内蔵する従来のマイク
ロコンピュータは、図10のタイミングチャートに示され
ているように、各バスサイクルのφ2 における制御信号
CLK2によるアドレスの取込みタイミングまでにアドレス
及び制御信号ラッチ19への #CS信号22, R/#W信号24の入
力が間に合っていればメモリ読出が可能である。しか
し、上述の動作はクロックに同期しているため、この内
蔵メモリ部４からでたを読出すために実際に必要な時間
を正確に評価することは出来ない。
ロコンピュータは、図10のタイミングチャートに示され
ているように、各バスサイクルのφ2 における制御信号
CLK2によるアドレスの取込みタイミングまでにアドレス
及び制御信号ラッチ19への #CS信号22, R/#W信号24の入
力が間に合っていればメモリ読出が可能である。しか
し、上述の動作はクロックに同期しているため、この内
蔵メモリ部４からでたを読出すために実際に必要な時間
を正確に評価することは出来ない。
【００２４】更に、図10に示されているように、アドレ
スのアドレスバス６への出力がバスサイクル３のφ2 の
ように制御信号CLK2タイミングから遅延している場合、
あるいは内蔵メモリ部４の読出し速度をタイミングに依
存しない状態で評価する場合にはいずれも性能評価が出
来ないという問題がある。
スのアドレスバス６への出力がバスサイクル３のφ2 の
ように制御信号CLK2タイミングから遅延している場合、
あるいは内蔵メモリ部４の読出し速度をタイミングに依
存しない状態で評価する場合にはいずれも性能評価が出
来ないという問題がある。
【００２５】つまり、バスサイクル１では、アドレスAA
は制御信号CLK2の立上がりよりもセットアップ時間Ｔ
Ast.2 前の時点で内蔵メモリ部４に入力し、これに対す
るデータ(AA)は制御信号CLK4の立上がりから遅延時間Ｔ
Dd1.4 後の時点で出力されるので、結果的にはアドレス
AAの入力からデータ(AA)の出力までの遅延時間は両者の
合計のＴ(AMD1)φになる。
は制御信号CLK2の立上がりよりもセットアップ時間Ｔ
Ast.2 前の時点で内蔵メモリ部４に入力し、これに対す
るデータ(AA)は制御信号CLK4の立上がりから遅延時間Ｔ
Dd1.4 後の時点で出力されるので、結果的にはアドレス
AAの入力からデータ(AA)の出力までの遅延時間は両者の
合計のＴ(AMD1)φになる。
【００２６】しかし、バスサイクル２では、アドレスBB
は制御信号CLK2の立下がりよりもセットアップ時間Ｔ
Ast.3 前の時点で内蔵メモリ部４に入力しているが、こ
れに対するデータ(BB)はバスサイクル１の場合と同様に
遅延時間ＴDd1.4 後の時点で出力される。従って、アド
レスBBの入力からデータ(BB)の出力までの遅延時間は両
さの合計のＴ(AMD2)φになる。なお、バスサイクル３で
は内蔵メモリ部４はアドレスCCを取り込むことが出来な
い。
は制御信号CLK2の立下がりよりもセットアップ時間Ｔ
Ast.3 前の時点で内蔵メモリ部４に入力しているが、こ
れに対するデータ(BB)はバスサイクル１の場合と同様に
遅延時間ＴDd1.4 後の時点で出力される。従って、アド
レスBBの入力からデータ(BB)の出力までの遅延時間は両
さの合計のＴ(AMD2)φになる。なお、バスサイクル３で
は内蔵メモリ部４はアドレスCCを取り込むことが出来な
い。
【００２７】
【発明が解決しようとする課題】従来の論理回路を内蔵
する半導体論理装置は上述のように、入力されるべき信
号をクロック信号に同期してラッチするラッチ回路と出
力した信号をクロック信号に同期してラッチするラッチ
回路とを論理回路の入出力の両側に備えているので、論
理回路自体が信号入力から信号出力までに要する時間，
入力側のラッチ回路に信号が与えられた時点から出力側
のラッチ回路から信号が出力されるまでに要する時間，
更には入出力両側の各ラッチ回路に信号が与えられた時
点から信号を出力するまでに要する時間等を正確に把握
することが出来ない。しかし、このような時間を正確に
把握することは半導体集積回路チップの性能評価におい
ては非常に重要である。
する半導体論理装置は上述のように、入力されるべき信
号をクロック信号に同期してラッチするラッチ回路と出
力した信号をクロック信号に同期してラッチするラッチ
回路とを論理回路の入出力の両側に備えているので、論
理回路自体が信号入力から信号出力までに要する時間，
入力側のラッチ回路に信号が与えられた時点から出力側
のラッチ回路から信号が出力されるまでに要する時間，
更には入出力両側の各ラッチ回路に信号が与えられた時
点から信号を出力するまでに要する時間等を正確に把握
することが出来ない。しかし、このような時間を正確に
把握することは半導体集積回路チップの性能評価におい
ては非常に重要である。
【００２８】本発明はこのような事情に鑑みてなされた
ものであり、内蔵している論理回路及びその入出力両側
に付随しているラッチ回路で構成されるインタフェイス
部分を信号が通過する所要時間を正確に把握し得る半導
体論理装置の提供を目的とする。
ものであり、内蔵している論理回路及びその入出力両側
に付随しているラッチ回路で構成されるインタフェイス
部分を信号が通過する所要時間を正確に把握し得る半導
体論理装置の提供を目的とする。
【００２９】
【課題を解決するための手段】本発明に係る半導体論理
装置の第１の発明は、第１のクロック信号に同期して信
号をラッチして論理回路に入力する第１のラッチ回路
と、論理回路により処理された信号を第２のクロック信
号に同期してラッチして出力する第２のラッチ回路とを
備えた半導体論理装置であって、制御信号が入力され、
この制御信号が有意である場合は論理回路に入力される
べき信号が与えられた場合に第１のクロック信号には拘
わらず直ちに論理回路に入力させるゲート手段と、上述
の制御信号が入力され、この制御信号が有意である場合
は論理回路から出力される信号が与えられた場合に第２
のクロック信号には拘わらず直ちに出力させるゲート手
段とを備えている。
装置の第１の発明は、第１のクロック信号に同期して信
号をラッチして論理回路に入力する第１のラッチ回路
と、論理回路により処理された信号を第２のクロック信
号に同期してラッチして出力する第２のラッチ回路とを
備えた半導体論理装置であって、制御信号が入力され、
この制御信号が有意である場合は論理回路に入力される
べき信号が与えられた場合に第１のクロック信号には拘
わらず直ちに論理回路に入力させるゲート手段と、上述
の制御信号が入力され、この制御信号が有意である場合
は論理回路から出力される信号が与えられた場合に第２
のクロック信号には拘わらず直ちに出力させるゲート手
段とを備えている。
【００３０】また本発明に係る半導体論理装置の第２の
発明は、制御信号が入力され、この制御信号が有意であ
る場合は論理回路に入力されるべき信号が与えられた場
合に第１のクロック信号には拘わらず直ちに論理回路に
入力させるゲート手段と、制御信号が有意である場合に
第１のラッチ回路の出力信号を第２のラッチ回路へ直接
与える短絡手段とを備えている。
発明は、制御信号が入力され、この制御信号が有意であ
る場合は論理回路に入力されるべき信号が与えられた場
合に第１のクロック信号には拘わらず直ちに論理回路に
入力させるゲート手段と、制御信号が有意である場合に
第１のラッチ回路の出力信号を第２のラッチ回路へ直接
与える短絡手段とを備えている。
【００３１】本発明に係る半導体論理装置の第３の発明
は、第１の制御信号が入力され、この第１の制御信号が
有意である場合は論理回路に入力されるべき信号が与え
られた場合に第１のクロック信号には拘わらず直ちに論
理回路に入力させるゲート手段と、第２の制御信号が入
力され、この第２の制御信号が有意である場合は論理回
路から出力される信号が与えられた場合に第２のクロッ
ク信号には拘わらず直ちに出力させるゲート手段とを備
えている。
は、第１の制御信号が入力され、この第１の制御信号が
有意である場合は論理回路に入力されるべき信号が与え
られた場合に第１のクロック信号には拘わらず直ちに論
理回路に入力させるゲート手段と、第２の制御信号が入
力され、この第２の制御信号が有意である場合は論理回
路から出力される信号が与えられた場合に第２のクロッ
ク信号には拘わらず直ちに出力させるゲート手段とを備
えている。
【００３２】
【作用】本発明の第１の発明では、制御信号が有意にさ
れると、第１及び第２のクロック信号のいずれにも拘わ
らず、第１のラッチ回路に与えられた信号が第１のラッ
チ回路，論理回路及び第２のラッチ回路で実時間処理さ
れて第２のラッチ回路から出力されるため、第１のラッ
チ回路に信号が与えられた時点から第２のラッチ回路か
ら信号が出力される時点までの所要時間が判明する。
れると、第１及び第２のクロック信号のいずれにも拘わ
らず、第１のラッチ回路に与えられた信号が第１のラッ
チ回路，論理回路及び第２のラッチ回路で実時間処理さ
れて第２のラッチ回路から出力されるため、第１のラッ
チ回路に信号が与えられた時点から第２のラッチ回路か
ら信号が出力される時点までの所要時間が判明する。
【００３３】本発明の第２の発明では、制御信号が有意
にされると、第１及び第２のクロック信号のいずれにも
拘わらず、第１のラッチ回路に与えられた信号が論理回
路を短絡して第１のラッチ回路及び第２のラッチ回路で
実時間処理されて第２のラッチ回路から出力されるた
め、第１のラッチ回路に信号が与えられた時点から出力
される時点及び第２のラッチ回路に信号が与えられた時
点から出力される時点までの所要時間が判明する。
にされると、第１及び第２のクロック信号のいずれにも
拘わらず、第１のラッチ回路に与えられた信号が論理回
路を短絡して第１のラッチ回路及び第２のラッチ回路で
実時間処理されて第２のラッチ回路から出力されるた
め、第１のラッチ回路に信号が与えられた時点から出力
される時点及び第２のラッチ回路に信号が与えられた時
点から出力される時点までの所要時間が判明する。
【００３４】本発明の第３の発明では、第１の制御信号
が有意にされると、第１のクロック信号には拘わらず、
第１のラッチ回路に与えられた信号が第１のラッチ回路
及び論理回路で実時間処理され、第２のラッチ回路で第
２のクロック信号に同期してラッチされて出力されるた
め、第１のラッチ回路に信号が与えられた時点から第２
のクロックに同期して第２のラッチ回路から信号が出力
される時点までの所要時間が判明する。また、第２の制
御信号が有意にされると、第２のクロック信号には拘わ
らず、第１のラッチ回路に与えられた信号が第１のクロ
ック信号に同期して第１のラッチ回路でラッチされ、論
理回路及び第２のラッチ回路で実時間処理されて第２の
ラッチ回路から出力されるため、第１のクロック信号に
同期して第１のラッチ回路に信号がラッチされた時点か
ら第２のラッチ回路から信号が出力される時点までの所
要時間が判明する。
が有意にされると、第１のクロック信号には拘わらず、
第１のラッチ回路に与えられた信号が第１のラッチ回路
及び論理回路で実時間処理され、第２のラッチ回路で第
２のクロック信号に同期してラッチされて出力されるた
め、第１のラッチ回路に信号が与えられた時点から第２
のクロックに同期して第２のラッチ回路から信号が出力
される時点までの所要時間が判明する。また、第２の制
御信号が有意にされると、第２のクロック信号には拘わ
らず、第１のラッチ回路に与えられた信号が第１のクロ
ック信号に同期して第１のラッチ回路でラッチされ、論
理回路及び第２のラッチ回路で実時間処理されて第２の
ラッチ回路から出力されるため、第１のクロック信号に
同期して第１のラッチ回路に信号がラッチされた時点か
ら第２のラッチ回路から信号が出力される時点までの所
要時間が判明する。
【００３５】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。まず、本発明の第１の発明について説明
する。
いて詳述する。まず、本発明の第１の発明について説明
する。
【００３６】図１は本発明の第１の発明の半導体論理装
置としてのメモリ部４を内蔵したマイクロプロセッサの
図８に示されている従来の内蔵論理回路としての内蔵メ
モリ部４のアドレスラッチ100, 101並びにデータラッチ
19の入出力インタフェイス部分に相当する部分を示す回
路図である。なお、この図１に示されているアドレスラ
ッチ100, 101には制御信号ラッチ13の機能の一部も併せ
て示してある。
置としてのメモリ部４を内蔵したマイクロプロセッサの
図８に示されている従来の内蔵論理回路としての内蔵メ
モリ部４のアドレスラッチ100, 101並びにデータラッチ
19の入出力インタフェイス部分に相当する部分を示す回
路図である。なお、この図１に示されているアドレスラ
ッチ100, 101には制御信号ラッチ13の機能の一部も併せ
て示してある。
【００３７】図１に示されている回路では、従来は制御
信号CLK2が直接アドレスラッチ100,101, 制御信号ラッ
チ13に与えられていたのが、２入力のORゲート27を介し
て与えられている。このORゲート27の他方の入力には制
御信号TEST1 が与えられている。また、従来は制御信号
CLK4が直接データラッチ19に与えられていたのが、２入
力のORゲート28を介して与えられている。このORゲート
28の他方の入力には上述のORゲート27同様に制御信号TE
ST1 が与えられている。
信号CLK2が直接アドレスラッチ100,101, 制御信号ラッ
チ13に与えられていたのが、２入力のORゲート27を介し
て与えられている。このORゲート27の他方の入力には制
御信号TEST1 が与えられている。また、従来は制御信号
CLK4が直接データラッチ19に与えられていたのが、２入
力のORゲート28を介して与えられている。このORゲート
28の他方の入力には上述のORゲート27同様に制御信号TE
ST1 が与えられている。
【００３８】制御信号TEST1 はアドレスラッチ100, 10
1, 制御信号ラッチ13, データラッチ19に各バスサイク
ルの期間中に入力信号を常時取り込ませる信号である。
この制御信号TEST1 と従来の制御信号CLK2とのOR信号を
ORゲート27で発生することにより新たに制御信号ADL1を
生成し、また制御信号TEST1 と従来の制御信号CLK4との
OR信号をORゲート28で発生することにより新たに制御信
号DTL1を生成ししている。
1, 制御信号ラッチ13, データラッチ19に各バスサイク
ルの期間中に入力信号を常時取り込ませる信号である。
この制御信号TEST1 と従来の制御信号CLK2とのOR信号を
ORゲート27で発生することにより新たに制御信号ADL1を
生成し、また制御信号TEST1 と従来の制御信号CLK4との
OR信号をORゲート28で発生することにより新たに制御信
号DTL1を生成ししている。
【００３９】図２は図１に示されている構成の回路の動
作説明のためのタイミングチャートである。
作説明のためのタイミングチャートである。
【００４０】このタイミングチャートでは、クロック生
成回路１により発生される図２(a)に示されているよう
な基本クロックφを基準として、図２(b) に示されてい
るアドレスＡ0 〜Ａ2N-1と、図２(c) に示されている制
御信号TEST1 と、図２(d) に示されているORゲート27の
出力信号である制御信号ADL1と、図２(e) に示されてい
るORゲート28の出力信号である制御信号DTL1と、図２
(f) に示されているデータバス７上のデータＤ0 〜ＤN
とを示している。
成回路１により発生される図２(a)に示されているよう
な基本クロックφを基準として、図２(b) に示されてい
るアドレスＡ0 〜Ａ2N-1と、図２(c) に示されている制
御信号TEST1 と、図２(d) に示されているORゲート27の
出力信号である制御信号ADL1と、図２(e) に示されてい
るORゲート28の出力信号である制御信号DTL1と、図２
(f) に示されているデータバス７上のデータＤ0 〜ＤN
とを示している。
【００４１】なお図２において、バスサイクル１は図10
に示されている従来のバスサイクル１と同一の動作が行
われる。
に示されている従来のバスサイクル１と同一の動作が行
われる。
【００４２】しかし、バスサイクルT1では、制御信号TE
ST1 を”Ｈ”とすることにより制御信号ADL1が”Ｈ”に
なるので、アドレスラッチ100, 101, 制御信号ラッチ13
はクロックには拘わらずにアドレスバス６上のアドレス
をラッチしてメモリ26に入力する。これにより、入力さ
れたアドレスに対応するデータがメモリ26から読出され
るが、制御信号TEST1 を”Ｈ”とすることにより制御信
号DTL1が”Ｈ”になるので、データラッチ19もクロック
には拘わらずにメモリ26から出力されるデータをラッチ
してデータバス７へ出力する。
ST1 を”Ｈ”とすることにより制御信号ADL1が”Ｈ”に
なるので、アドレスラッチ100, 101, 制御信号ラッチ13
はクロックには拘わらずにアドレスバス６上のアドレス
をラッチしてメモリ26に入力する。これにより、入力さ
れたアドレスに対応するデータがメモリ26から読出され
るが、制御信号TEST1 を”Ｈ”とすることにより制御信
号DTL1が”Ｈ”になるので、データラッチ19もクロック
には拘わらずにメモリ26から出力されるデータをラッチ
してデータバス７へ出力する。
【００４３】従って、図２(c) に示されているように、
制御信号TEST1 を”Ｈ”にした時点から図２(f) に示さ
れているようにデータバス７へデータが出力されるまで
の時間を読出し遅延時間Ｔ(AMD) として評価することが
出来る。
制御信号TEST1 を”Ｈ”にした時点から図２(f) に示さ
れているようにデータバス７へデータが出力されるまで
の時間を読出し遅延時間Ｔ(AMD) として評価することが
出来る。
【００４４】次に、本発明の第２の発明について説明す
る。図３は本発明の第２の発明の半導体論理装置として
の内蔵メモリ部４の図８に示されている従来の内蔵メモ
リ部４のアドレスラッチ100, 101並びにデータラッチ19
の入出力インタフェイス部分に相当する部分を示す回路
図である。なお、この図３に示されているアドレスラッ
チ100, 101には制御信号ラッチ13の機能の一部も併せて
示してある。
る。図３は本発明の第２の発明の半導体論理装置として
の内蔵メモリ部４の図８に示されている従来の内蔵メモ
リ部４のアドレスラッチ100, 101並びにデータラッチ19
の入出力インタフェイス部分に相当する部分を示す回路
図である。なお、この図３に示されているアドレスラッ
チ100, 101には制御信号ラッチ13の機能の一部も併せて
示してある。
【００４５】図３において図１と異なる点は、アドレス
ラッチ100, 101, 制御信号ラッチ13の出力ノード30とデ
ータラッチ19の入力ノード31との間にトランスミッショ
ンゲート32をメモリ26と並列に設けた点と、アドレスラ
ッチ100, 101, 制御信号ラッチ13の制御信号としてTEST
2 を更に追加して３入力のORゲート29で制御信号TEST1,
TEST2及びCLK2のOR信号を発生させている点である。従
って、ORゲート29の出力信号を制御信号ADL2としてい
る。
ラッチ100, 101, 制御信号ラッチ13の出力ノード30とデ
ータラッチ19の入力ノード31との間にトランスミッショ
ンゲート32をメモリ26と並列に設けた点と、アドレスラ
ッチ100, 101, 制御信号ラッチ13の制御信号としてTEST
2 を更に追加して３入力のORゲート29で制御信号TEST1,
TEST2及びCLK2のOR信号を発生させている点である。従
って、ORゲート29の出力信号を制御信号ADL2としてい
る。
【００４６】なお、トランスミッションゲート32は上述
の制御信号TEST2 が”Ｈ”である場合にノード30とノー
ド31とを短絡する。
の制御信号TEST2 が”Ｈ”である場合にノード30とノー
ド31とを短絡する。
【００４７】図４は図３に示されている構成の回路の動
作説明のためのタイミングチャートである。
作説明のためのタイミングチャートである。
【００４８】このタイミングチャートでは、クロック生
成回路１により発生される図４(a)に示されているよう
な基本クロックφを基準として、図４(b) に示されてい
るアドレスＡ0 〜Ａ2N-1と、図４(c) に示されている制
御信号TEST1 と、図４(d) に示されているORゲート29の
出力信号である制御信号ADL2と、図４(e) に示されてい
るORゲート28の出力信号である制御信号DTL1と、図４
(f) に示されている制御信号TEST2 と、図４(g) に示さ
れているデータバス７上のデータＤ0 〜ＤN とを示して
いる。
成回路１により発生される図４(a)に示されているよう
な基本クロックφを基準として、図４(b) に示されてい
るアドレスＡ0 〜Ａ2N-1と、図４(c) に示されている制
御信号TEST1 と、図４(d) に示されているORゲート29の
出力信号である制御信号ADL2と、図４(e) に示されてい
るORゲート28の出力信号である制御信号DTL1と、図４
(f) に示されている制御信号TEST2 と、図４(g) に示さ
れているデータバス７上のデータＤ0 〜ＤN とを示して
いる。
【００４９】なお図４において、バスサイクルT1では、
制御信号TEST1 が”Ｈ”に、制御信号TEST2 が”Ｌ”に
それぞれなっていて、ORゲート29の出力信号である制御
信号ADL2が”Ｈ”になると共に、トランスミッションゲ
ート32はノード30と31とを短絡しない状態になっている
ので、図２に示されているバスサイクルT1と同一の動作
が行われる。
制御信号TEST1 が”Ｈ”に、制御信号TEST2 が”Ｌ”に
それぞれなっていて、ORゲート29の出力信号である制御
信号ADL2が”Ｈ”になると共に、トランスミッションゲ
ート32はノード30と31とを短絡しない状態になっている
ので、図２に示されているバスサイクルT1と同一の動作
が行われる。
【００５０】しかし、バスサイクルT2では、制御信号TE
ST1 を”Ｌ”に、制御信号TEST2 を”Ｈ”にすることに
より、ORゲート29の出力信号である制御信号ADL2が”
Ｈ”になり、またトランスミッションゲート32がノード
30と31とを短絡させるので、アドレスラッチ100, 101,
制御信号ラッチ13はクロックには拘わらずにアドレスバ
ス６上のアドレスをラッチしてノード30からトランスミ
ッションゲート32を介してノード31へ出力してデータラ
ッチ19にラッチさせる。これにより、アドレスラッチ10
0, 101, 制御信号ラッチ13にラッチされたアドレスが直
接データラッチ19にラッチされてデータバス７へ出力さ
れる。
ST1 を”Ｌ”に、制御信号TEST2 を”Ｈ”にすることに
より、ORゲート29の出力信号である制御信号ADL2が”
Ｈ”になり、またトランスミッションゲート32がノード
30と31とを短絡させるので、アドレスラッチ100, 101,
制御信号ラッチ13はクロックには拘わらずにアドレスバ
ス６上のアドレスをラッチしてノード30からトランスミ
ッションゲート32を介してノード31へ出力してデータラ
ッチ19にラッチさせる。これにより、アドレスラッチ10
0, 101, 制御信号ラッチ13にラッチされたアドレスが直
接データラッチ19にラッチされてデータバス７へ出力さ
れる。
【００５１】従って、制御信号TEST2 を”Ｈ”にするこ
とにより、アドレスラッチ100, 101, 制御信号ラッチ13
の遅延時間Ｔ(AD)を評価することが出来る。この遅延時
間Ｔ(AD)を、バスサイクルT1で求められるメモリの読出
し遅延時間Ｔ(AMD) から差し引けば、メモリ26そのもの
の正確な読出し遅延時間を求めることが出来る。
とにより、アドレスラッチ100, 101, 制御信号ラッチ13
の遅延時間Ｔ(AD)を評価することが出来る。この遅延時
間Ｔ(AD)を、バスサイクルT1で求められるメモリの読出
し遅延時間Ｔ(AMD) から差し引けば、メモリ26そのもの
の正確な読出し遅延時間を求めることが出来る。
【００５２】なお、この実施例では、メモリ26が対象と
なっているが、メモリ26以外にも通常のクロック同期方
式の論理回路に関しても同様にその論理回路の遅延時間
を測定することが出来る。また、上記実施例では前述の
第１の発明と本第２の発明とを併せた状態で示したが、
第２の発明のみを独立させた構成を採ることも勿論可能
である。
なっているが、メモリ26以外にも通常のクロック同期方
式の論理回路に関しても同様にその論理回路の遅延時間
を測定することが出来る。また、上記実施例では前述の
第１の発明と本第２の発明とを併せた状態で示したが、
第２の発明のみを独立させた構成を採ることも勿論可能
である。
【００５３】次に、本発明の第３の発明について説明す
る。図５は本発明の第３の発明の半導体論理装置として
の内蔵メモリ部４の図８に示されている従来の内蔵メモ
リ部４のアドレスラッチ100, 101並びにデータラッチ19
の入出力インタフェイス部分に相当する部分を示す回路
図である。なお、この図５に示されているアドレスラッ
チ100, 101には制御信号ラッチ13の機能の一部も併せて
示してある。
る。図５は本発明の第３の発明の半導体論理装置として
の内蔵メモリ部４の図８に示されている従来の内蔵メモ
リ部４のアドレスラッチ100, 101並びにデータラッチ19
の入出力インタフェイス部分に相当する部分を示す回路
図である。なお、この図５に示されているアドレスラッ
チ100, 101には制御信号ラッチ13の機能の一部も併せて
示してある。
【００５４】図５において図１に示されている第１の発
明と異なる点は、データラッチ19の制御信号をTEST3 と
してアドレスラッチ100, 101, 制御信号ラッチ13の制御
信号TEST1 とは独立させた点である。従って、制御信号
TEST3 とCLK4とをORゲート33に入力して両者のOR信号を
データラッチ19の制御信号DTL2としている。
明と異なる点は、データラッチ19の制御信号をTEST3 と
してアドレスラッチ100, 101, 制御信号ラッチ13の制御
信号TEST1 とは独立させた点である。従って、制御信号
TEST3 とCLK4とをORゲート33に入力して両者のOR信号を
データラッチ19の制御信号DTL2としている。
【００５５】図６は図５に示されている構成の回路の動
作説明のためのタイミングチャートである。
作説明のためのタイミングチャートである。
【００５６】このタイミングチャートでは、クロック生
成回路１により発生される図６(a)に示されているよう
な基本クロックφを基準として、図６(b) に示されてい
るアドレスＡ0 〜Ａ2N-1と、図６(c) に示されている制
御信号TEST1 と、図６(d) に示されている制御信号TEST
3 と、図６(e) に示されているORゲート27の出力信号で
ある制御信号ADL1と、図６(f) に示されているORゲート
33の出力信号である制御信号DTL2と、図６(g) に示され
ているデータバス７上のデータＤ0 〜ＤN とを示してい
る。
成回路１により発生される図６(a)に示されているよう
な基本クロックφを基準として、図６(b) に示されてい
るアドレスＡ0 〜Ａ2N-1と、図６(c) に示されている制
御信号TEST1 と、図６(d) に示されている制御信号TEST
3 と、図６(e) に示されているORゲート27の出力信号で
ある制御信号ADL1と、図６(f) に示されているORゲート
33の出力信号である制御信号DTL2と、図６(g) に示され
ているデータバス７上のデータＤ0 〜ＤN とを示してい
る。
【００５７】図６において、バスサイクルT3では、制御
信号TEST1 が”Ｈ”に、制御信号TEST3 が”Ｌ”にそれ
ぞれなっていて、ORゲート27の出力信号である制御信号
ADL1がクロックには拘わらずに”Ｈ”になると共に、OR
ゲート33の出力信号である制御信号DTL2はバスサイクル
T3のφ4 においてのみ”Ｈ”になる。換言すれば、アド
レスラッチ100, 101, 制御信号ラッチ13ではクロックに
は拘わらずにアドレスバス６からアドレスを常時ラッチ
し、データラッチ19では従来例と同様に動作する。従っ
て、メモリ26からデータラッチ19へのデータの読出し遅
延時間はクロックに同期した規定の遅延時間ＴDd1.4 に
なるので、アドレスが確定した時点からそれに対応する
データがメモリ26から読出されるまでの時間Ｔ(AM)φを
求めることが出来る。
信号TEST1 が”Ｈ”に、制御信号TEST3 が”Ｌ”にそれ
ぞれなっていて、ORゲート27の出力信号である制御信号
ADL1がクロックには拘わらずに”Ｈ”になると共に、OR
ゲート33の出力信号である制御信号DTL2はバスサイクル
T3のφ4 においてのみ”Ｈ”になる。換言すれば、アド
レスラッチ100, 101, 制御信号ラッチ13ではクロックに
は拘わらずにアドレスバス６からアドレスを常時ラッチ
し、データラッチ19では従来例と同様に動作する。従っ
て、メモリ26からデータラッチ19へのデータの読出し遅
延時間はクロックに同期した規定の遅延時間ＴDd1.4 に
なるので、アドレスが確定した時点からそれに対応する
データがメモリ26から読出されるまでの時間Ｔ(AM)φを
求めることが出来る。
【００５８】一方、バスサイクルT4では、制御信号TEST
1 が”Ｌ”に、制御信号TEST3 が”Ｈ”にそれぞれなっ
ていて、ORゲート27の出力信号である制御信号ADL1がバ
スサイクルT4のφ2 においてのみ”Ｈ”になると共に、
ORゲート33の出力信号である制御信号DTL2はクロックに
は拘わらず”Ｈ”になる。換言すれば、アドレスラッチ
100, 101, 制御信号ラッチ13では従来例と同様に動作
し、データラッチ19ではクロックには拘わらずにメモリ
26から読出されたデータを常時ラッチしてデータバス７
へ出力する。従って、アドレスバス６からアドレスラッ
チ100, 101, 制御信号ラッチ13がアドレスをラッチして
メモリ26に入力するまでのセットアップ時間はクロック
に同期した規定のセットアップ時間ＴAst.3 になるの
で、メモリ26からデータラッチ19までのデータの読出し
遅延時間Ｔ(MD)φを求めることが出来る。
1 が”Ｌ”に、制御信号TEST3 が”Ｈ”にそれぞれなっ
ていて、ORゲート27の出力信号である制御信号ADL1がバ
スサイクルT4のφ2 においてのみ”Ｈ”になると共に、
ORゲート33の出力信号である制御信号DTL2はクロックに
は拘わらず”Ｈ”になる。換言すれば、アドレスラッチ
100, 101, 制御信号ラッチ13では従来例と同様に動作
し、データラッチ19ではクロックには拘わらずにメモリ
26から読出されたデータを常時ラッチしてデータバス７
へ出力する。従って、アドレスバス６からアドレスラッ
チ100, 101, 制御信号ラッチ13がアドレスをラッチして
メモリ26に入力するまでのセットアップ時間はクロック
に同期した規定のセットアップ時間ＴAst.3 になるの
で、メモリ26からデータラッチ19までのデータの読出し
遅延時間Ｔ(MD)φを求めることが出来る。
【００５９】なお、上記各実施例ではメモリ26とその入
出力両側のラッチ回路、即ちアドレスラッチ100, 101,
制御信号ラッチ13及びデータラッチ19とで構成される回
路を本発明の半導体論理装置として示したが、これに限
るものではない。
出力両側のラッチ回路、即ちアドレスラッチ100, 101,
制御信号ラッチ13及びデータラッチ19とで構成される回
路を本発明の半導体論理装置として示したが、これに限
るものではない。
【００６０】
【発明の効果】以上に詳述したように本発明によれば、
メモリを内蔵したマイクロプロセッサ等の半導体集積回
路において、内蔵メモリの読出し遅延時間を容易且つ正
確に評価出来るようになる。
メモリを内蔵したマイクロプロセッサ等の半導体集積回
路において、内蔵メモリの読出し遅延時間を容易且つ正
確に評価出来るようになる。
【００６１】即ち、第１の発明では、第１のラッチ回路
に信号が与えられた時点から第２のラッチ回路から信号
が出力される時点までの所要時間が判明する。
に信号が与えられた時点から第２のラッチ回路から信号
が出力される時点までの所要時間が判明する。
【００６２】また第２の発明では、第１のラッチ回路に
信号が与えられた時点から出力される時点及び第２のラ
ッチ回路に信号が与えられた時点から出力される時点ま
での所要時間が判明する。
信号が与えられた時点から出力される時点及び第２のラ
ッチ回路に信号が与えられた時点から出力される時点ま
での所要時間が判明する。
【００６３】更に第３の発明では、第１のラッチ回路に
信号が与えられた時点から第２のクロックに同期して第
２のラッチ回路から信号が出力される時点までの所要時
間が、第１のクロック信号に同期して第１のラッチ回路
に信号がラッチされた時点から第２のラッチ回路から信
号が出力される時点までの所要時間が判明する。
信号が与えられた時点から第２のクロックに同期して第
２のラッチ回路から信号が出力される時点までの所要時
間が、第１のクロック信号に同期して第１のラッチ回路
に信号がラッチされた時点から第２のラッチ回路から信
号が出力される時点までの所要時間が判明する。
【図１】本発明の第１の発明の半導体論理装置としての
メモリ部の入出力インタフェイス部分に相当する部分を
示す回路図である。
メモリ部の入出力インタフェイス部分に相当する部分を
示す回路図である。
【図２】図１に示されている回路の動作説明のためのタ
イミングチャートである。
イミングチャートである。
【図３】本発明の第２の発明の半導体論理装置としての
メモリ部の入出力インタフェイス部分に相当する部分を
示す回路図である。
メモリ部の入出力インタフェイス部分に相当する部分を
示す回路図である。
【図４】図３に示されている回路の動作説明のためのタ
イミングチャートである。
イミングチャートである。
【図５】本発明の第３の発明の半導体論理装置としての
メモリ部の入出力インタフェイス部分に相当する部分を
示す回路図である。
メモリ部の入出力インタフェイス部分に相当する部分を
示す回路図である。
【図６】図５に示されている回路の動作説明のためのタ
イミングチャートである。
イミングチャートである。
【図７】従来の半導体論理装置としてのメモリ部を内蔵
する半導体集積回路の一例としてのマイクロプロセッサ
の機能ブロック図である。
する半導体集積回路の一例としてのマイクロプロセッサ
の機能ブロック図である。
【図８】図７の内蔵メモリ部に対応する部分の詳細な構
成を示すブロック図である。
成を示すブロック図である。
【図９】図８に示されている内蔵メモリ部の入出力イン
タフェイス部分示す回路図である。
タフェイス部分示す回路図である。
【図１０】図９に示されている回路においてメモリ読出
しの際の動作状態についてのみ示したタイミングチャー
トである。
しの際の動作状態についてのみ示したタイミングチャー
トである。
13 制御信号ラッチ 19 データラッチ 26 メモリ 27 ORゲート 28 ORゲート 29 ORゲート 32 トランスミッションゲート 33 ORゲート 100 アドレスラッチ 101 アドレスラッチ CLK2 第１のクロック信号 CLK4 第２のクロック信号 TEST1 制御信号 TEST2 制御信号 TEST3 制御信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】参照符号18はセンスアンプであり、 I/O線
15a, 反転 I/O線15b へ読出された微小信号を増幅す
る。このセンスアンプ18により増幅されたデータ信号は
データラッチ19で制御信号CLK4によってクロック同期さ
れた上でドライバ20を通じてデータバス７に出力され
る。参照符号21はライトドライバであり、データバス７
から I/O線15a, 反転 I/O線15b, Ｙセレクタ16を通じ
てメモリセル９にデータを書込む。
15a, 反転 I/O線15b へ読出された微小信号を増幅す
る。このセンスアンプ18により増幅されたデータ信号は
データラッチ19で制御信号CLK4によってクロック同期さ
れた上でドライバ20を通じてデータバス７に出力され
る。参照符号21はライトドライバであり、データバス７
から I/O線15a, 反転 I/O線15b, Ｙセレクタ16を通じ
てメモリセル９にデータを書込む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】このようなメモリを内蔵する従来のマイク
ロコンピュータは、図10のタイミングチャートに示され
ているように、各バスサイクルのφ2 における制御信号
CLK2によるアドレスの取込みタイミングまでにアドレス
及び制御信号ラッチ19への #CS信号22, R/#W信号24の入
力が間に合っていればメモリ読出が可能である。しか
し、上述の動作はクロックに同期しているため、この内
蔵メモリ部４からデータを読出すために実際に必要な時
間を正確に評価することは出来ない。
ロコンピュータは、図10のタイミングチャートに示され
ているように、各バスサイクルのφ2 における制御信号
CLK2によるアドレスの取込みタイミングまでにアドレス
及び制御信号ラッチ19への #CS信号22, R/#W信号24の入
力が間に合っていればメモリ読出が可能である。しか
し、上述の動作はクロックに同期しているため、この内
蔵メモリ部４からデータを読出すために実際に必要な時
間を正確に評価することは出来ない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】つまり、バスサイクル１では、アドレスAA
は制御信号CLK2の立上がりよりもセットアップ時間Ｔ
Ast.2 前の時点で内蔵メモリ部４に入力し、これに対す
るデータ(AA)は制御信号CLK4の立上がりから遅延時間Ｔ
Dd1.4 後の時点で出力されるので、結果的にはアドレス
AAの入力からデータ(AA)の出力までの遅延時間は両者と
φ３の時間とを合計したＴ(AMD1)φになる。
は制御信号CLK2の立上がりよりもセットアップ時間Ｔ
Ast.2 前の時点で内蔵メモリ部４に入力し、これに対す
るデータ(AA)は制御信号CLK4の立上がりから遅延時間Ｔ
Dd1.4 後の時点で出力されるので、結果的にはアドレス
AAの入力からデータ(AA)の出力までの遅延時間は両者と
φ３の時間とを合計したＴ(AMD1)φになる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】しかし、バスサイクル２では、アドレスBB
は制御信号CLK2の立下がりよりもセットアップ時間Ｔ
Ast.3 前の時点で内蔵メモリ部４に入力しているが、こ
れに対するデータ(BB)はバスサイクル１の場合と同様に
遅延時間ＴDd1.4 後の時点で出力される。従って、アド
レスBBの入力からデータ(BB)の出力までの遅延時間は両
者とφ３の時間とを合計したＴ(AMD2)φになる。なお、
バスサイクル３では内蔵メモリ部４はアドレスCCを取り
込むことが出来ない。
は制御信号CLK2の立下がりよりもセットアップ時間Ｔ
Ast.3 前の時点で内蔵メモリ部４に入力しているが、こ
れに対するデータ(BB)はバスサイクル１の場合と同様に
遅延時間ＴDd1.4 後の時点で出力される。従って、アド
レスBBの入力からデータ(BB)の出力までの遅延時間は両
者とφ３の時間とを合計したＴ(AMD2)φになる。なお、
バスサイクル３では内蔵メモリ部４はアドレスCCを取り
込むことが出来ない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】制御信号TEST1 はアドレスラッチ100, 10
1, 制御信号ラッチ13, データラッチ19に各バスサイク
ルの期間中に入力信号を常時取り込ませる信号である。
この制御信号TEST1 と従来の制御信号CLK2とのOR信号を
ORゲート27で発生することにより新たに制御信号ADL1を
生成し、また制御信号TEST1 と従来の制御信号CLK4との
OR信号をORゲート28で発生することにより新たに制御信
号DTL1を生成している。
1, 制御信号ラッチ13, データラッチ19に各バスサイク
ルの期間中に入力信号を常時取り込ませる信号である。
この制御信号TEST1 と従来の制御信号CLK2とのOR信号を
ORゲート27で発生することにより新たに制御信号ADL1を
生成し、また制御信号TEST1 と従来の制御信号CLK4との
OR信号をORゲート28で発生することにより新たに制御信
号DTL1を生成している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】しかし、バスサイクルT1では、制御信号TE
ST1 を”Ｈ”とすることにより制御信号ADL1が”Ｈ”に
なるので、アドレスラッチ100, 101, 制御信号ラッチ13
はクロックには拘わらずにアドレスバス６上のアドレス
を出力してメモリ26に入力する。これにより、入力され
たアドレスに対応するデータがメモリ26から読出される
が、制御信号TEST1 を”Ｈ”とすることにより制御信号
DTL1が”Ｈ”になるので、データラッチ19もクロックに
は拘わらずにメモリ26から出力されるデータを出力して
データバス７へ出力する。
ST1 を”Ｈ”とすることにより制御信号ADL1が”Ｈ”に
なるので、アドレスラッチ100, 101, 制御信号ラッチ13
はクロックには拘わらずにアドレスバス６上のアドレス
を出力してメモリ26に入力する。これにより、入力され
たアドレスに対応するデータがメモリ26から読出される
が、制御信号TEST1 を”Ｈ”とすることにより制御信号
DTL1が”Ｈ”になるので、データラッチ19もクロックに
は拘わらずにメモリ26から出力されるデータを出力して
データバス７へ出力する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】しかし、バスサイクルT2では、制御信号TE
ST1 を”Ｌ”に、制御信号TEST2 を”Ｈ”にすることに
より、ORゲート29の出力信号である制御信号ADL2が”
Ｈ”になり、またトランスミッションゲート32がノード
30と31とを短絡させるので、アドレスラッチ100, 101,
制御信号ラッチ13はクロックには拘わらずにアドレスバ
ス６上のアドレスを出力してノード30からトランスミッ
ションゲート32を介してノード31へ出力してデータラッ
チ19に出力させる。これにより、アドレスラッチ100, 1
01, 制御信号ラッチ13から出力されたアドレスが直接デ
ータラッチ19に出力されてデータバス７へ出力される。
ST1 を”Ｌ”に、制御信号TEST2 を”Ｈ”にすることに
より、ORゲート29の出力信号である制御信号ADL2が”
Ｈ”になり、またトランスミッションゲート32がノード
30と31とを短絡させるので、アドレスラッチ100, 101,
制御信号ラッチ13はクロックには拘わらずにアドレスバ
ス６上のアドレスを出力してノード30からトランスミッ
ションゲート32を介してノード31へ出力してデータラッ
チ19に出力させる。これにより、アドレスラッチ100, 1
01, 制御信号ラッチ13から出力されたアドレスが直接デ
ータラッチ19に出力されてデータバス７へ出力される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】図６において、バスサイクルT3では、制御
信号TEST1 が”Ｈ”に、制御信号TEST3 が”Ｌ”にそれ
ぞれなっていて、ORゲート27の出力信号である制御信号
ADL1がクロックには拘わらずに”Ｈ”になると共に、OR
ゲート33の出力信号である制御信号DTL2はバスサイクル
T3のφ4 においてのみ”Ｈ”になる。換言すれば、アド
レスラッチ100, 101, 制御信号ラッチ13ではクロックに
は拘わらずにアドレスバス６からアドレスを常時出力
し、データラッチ19では従来例と同様に動作する。従っ
て、メモリ26からデータラッチ19へのデータの読出し遅
延時間はクロックに同期した規定の遅延時間ＴDd1.4 に
なるので、アドレスが確定した時点からそれに対応する
データがメモリ26から読出されるまでの時間Ｔ(AM)φを
求めることが出来る。
信号TEST1 が”Ｈ”に、制御信号TEST3 が”Ｌ”にそれ
ぞれなっていて、ORゲート27の出力信号である制御信号
ADL1がクロックには拘わらずに”Ｈ”になると共に、OR
ゲート33の出力信号である制御信号DTL2はバスサイクル
T3のφ4 においてのみ”Ｈ”になる。換言すれば、アド
レスラッチ100, 101, 制御信号ラッチ13ではクロックに
は拘わらずにアドレスバス６からアドレスを常時出力
し、データラッチ19では従来例と同様に動作する。従っ
て、メモリ26からデータラッチ19へのデータの読出し遅
延時間はクロックに同期した規定の遅延時間ＴDd1.4 に
なるので、アドレスが確定した時点からそれに対応する
データがメモリ26から読出されるまでの時間Ｔ(AM)φを
求めることが出来る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】一方、バスサイクルT4では、制御信号TEST
1 が”Ｌ”に、制御信号TEST3 が”Ｈ”にそれぞれなっ
ていて、ORゲート27の出力信号である制御信号ADL1がバ
スサイクルT4のφ2 においてのみ”Ｈ”になると共に、
ORゲート33の出力信号である制御信号DTL2はクロックに
は拘わらず”Ｈ”になる。換言すれば、アドレスラッチ
100, 101, 制御信号ラッチ13では従来例と同様に動作
し、データラッチ19ではクロックには拘わらずにメモリ
26から読出されたデータを常時出力してデータバス７へ
出力する。従って、アドレスバス６からアドレスラッチ
100, 101, 制御信号ラッチ13がアドレスをラッチしてメ
モリ26に入力するまでのセットアップ時間はクロックに
同期した規定のセットアップ時間ＴAst.3 になるので、
メモリ26からデータラッチ19までのデータの読出し遅延
時間Ｔ(MD)φを求めることが出来る。
1 が”Ｌ”に、制御信号TEST3 が”Ｈ”にそれぞれなっ
ていて、ORゲート27の出力信号である制御信号ADL1がバ
スサイクルT4のφ2 においてのみ”Ｈ”になると共に、
ORゲート33の出力信号である制御信号DTL2はクロックに
は拘わらず”Ｈ”になる。換言すれば、アドレスラッチ
100, 101, 制御信号ラッチ13では従来例と同様に動作
し、データラッチ19ではクロックには拘わらずにメモリ
26から読出されたデータを常時出力してデータバス７へ
出力する。従って、アドレスバス６からアドレスラッチ
100, 101, 制御信号ラッチ13がアドレスをラッチしてメ
モリ26に入力するまでのセットアップ時間はクロックに
同期した規定のセットアップ時間ＴAst.3 になるので、
メモリ26からデータラッチ19までのデータの読出し遅延
時間Ｔ(MD)φを求めることが出来る。
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｈ 6741−5Ｌ Ｈ０３Ｋ 19/00 Ｂ 8941−5Ｊ
Claims (3)
- 【請求項１】 入力信号を論理処理してその結果の信号
を出力する論理回路と、 前記論理回路に入力されるべき信号を第１のクロック信
号に同期してラッチして前記論理回路に入力する第１の
ラッチ回路と、 前記論理回路から出力された信号を第２のクロック信号
に同期してラッチして出力する第２のラッチ回路とを備
えた半導体論理装置において、 前記第１のクロック信号とこれとは異なる制御信号とを
入力し、前記制御信号が有意である場合は前記論理回路
に入力されるべき信号が与えられた場合に前記第１のク
ロック信号には拘わらず直ちに前記論理回路に入力さ
せ、前記制御信号が有意でない場合は前記論理回路に入
力されるべき信号を前記第１のクロック信号に同期して
ラッチして前記論理回路に入力させるように前記第１の
ラッチ回路を制御する手段と、 前記第２のクロック信号と前記制御信号とを入力し、前
記制御信号が有意である場合は前記論理回路から出力さ
れる信号が与えられた場合に前記第１のクロック信号に
は拘わらず直ちに出力させ、前記制御信号が有意でない
場合は前記論理回路から出力される信号を前記第１のク
ロック信号に同期してラッチして出力させるように前記
第２のラッチ回路を制御する手段とを備え、 前記制御信号を有意にすることにより、前記第１のラッ
チ回路に信号が与えられた時点から前記第２のラッチ回
路から信号が出力される時点までの所要時間を評価すべ
くなしてあることを特徴とする半導体論理装置。 - 【請求項２】 入力信号を論理処理してその結果の信号
を出力する論理回路と、 前記論理回路に入力されるべき信号を第１のクロック信
号に同期してラッチして前記論理回路に入力する第１の
ラッチ回路と、 前記論理回路から出力された信号を第２のクロック信号
に同期してラッチして出力する第２のラッチ回路とを備
えた半導体論理装置において、 前記第１のクロック信号とこれとは異なる制御信号とを
入力し、前記制御信号が有意である場合は前記論理回路
に入力されるべき信号が与えられた場合に前記第１のク
ロック信号には拘わらず直ちに前記論理回路に入力さ
せ、前記制御信号が有意でない場合は前記論理回路に入
力されるべき信号を前記第１のクロック信号に同期して
ラッチして前記論理回路に入力させるように前記第１の
ラッチ回路を制御する手段と、 前記制御信号が有意である場合に前記第１のラッチ回路
の出力信号を前記第２のラッチ回路へ直接与える短絡手
段とを備え、 前記制御信号を有意にすることにより、前記第１のラッ
チ回路に信号が与えられた時点から出力される時点及び
前記第２のラッチ回路に信号が与えられた時点から出力
される時点までの所要時間を評価すべくなしてあること
を特徴とする半導体論理装置。 - 【請求項３】 入力信号を論理処理してその結果の信号
を出力する論理回路と、 前記論理回路に入力されるべき信号を第１のクロック信
号に同期してラッチして前記論理回路に入力する第１の
ラッチ回路と、 前記論理回路から出力された信号を第２のクロック信号
に同期してラッチして出力する第２のラッチ回路とを備
えた半導体論理装置において、 前記第１のクロック信号とこれとは異なる第１の制御信
号とを入力し、前記第１の制御信号が有意である場合は
前記論理回路に入力されるべき信号が与えられた場合に
前記第１のクロック信号には拘わらず直ちに前記論理回
路に入力させ、前記第１の制御信号が有意でない場合は
前記論理回路に入力されるべき信号を前記第１のクロッ
ク信号に同期してラッチして前記論理回路に入力させる
ように前記第１のラッチ回路を制御する手段と、 前記第２のクロック信号とこれとは異なる第２の制御信
号とを入力し、前記第２の制御信号が有意である場合は
前記論理回路から出力される信号が与えられた場合に前
記第１のクロック信号には拘わらず直ちに出力させ、前
記第２の制御信号が有意でない場合は前記論理回路から
出力される信号を前記第１のクロック信号に同期してラ
ッチして出力させるように前記第２のラッチ回路を制御
する手段とを備え、 前記第１の制御信号を有意にすることにより、前記第１
のラッチ回路に信号が与えられた時点から前記第２のク
ロックに同期して前記第２のラッチ回路から信号が出力
される時点までの所要時間を評価し、また前記第２の制
御信号を有意にすることにより、前記第１のクロック信
号に同期して前記第１のラッチ回路に信号がラッチされ
た時点から前記第２のラッチ回路から信号が出力される
時点までの所要時間を評価すべくなしてあることを特徴
とする半導体論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209939A JPH0658997A (ja) | 1992-08-06 | 1992-08-06 | 半導体論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209939A JPH0658997A (ja) | 1992-08-06 | 1992-08-06 | 半導体論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0658997A true JPH0658997A (ja) | 1994-03-04 |
Family
ID=16581169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209939A Pending JPH0658997A (ja) | 1992-08-06 | 1992-08-06 | 半導体論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19737589C1 (de) * | 1997-08-28 | 1998-11-26 | Siemens Ag | Interfaceschaltung für fullcustom- und semicustom-Taktdomänen |
-
1992
- 1992-08-06 JP JP4209939A patent/JPH0658997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19737589C1 (de) * | 1997-08-28 | 1998-11-26 | Siemens Ag | Interfaceschaltung für fullcustom- und semicustom-Taktdomänen |
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
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