JPH112685A - リアルタイムクロック回路 - Google Patents

Abstract

(57)【要約】 【課題】 アラーム機能を実現するための回路規模を縮
小できるリアルタイムクロック回路を提供する。 【解決手段】 リアルタイムクロック回路１００は、ア
ドレスカウンタ１０１、データ格納用ＲＡＭ１０２及び
判定回路１０３からなる演算処理方式によるＲＴＣ回路
部に、新たにデータ格納用ＲＡＭ１０２内部にアラーム
データを格納するとともに、アラーム手段としてＤＦＦ
１０４、一致回路１０５、ラッチ１０６〜１０８及びＡ
ＮＤゲート回路１０９を付加した構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リアルタイムクロ
ック回路に係り、詳細には、ディジタル装置にリアルタ
イムでクロックデータを供給するリアルタイムクロック
回路に関する。

【０００２】

【従来の技術】映像装置、テレビ会議システム等の電子
機器では、リアルタイムでクロックデータを必要とする
場合がある。リアルタイムにクロックデータを供給する
回路としてリアルタイムクロック（以下、ＲＴＣとい
う）回路がある。

【０００３】従来のリアルタイムクロック回路には、カ
ウンタを用いたカウンタ方式によるＲＴＣ回路や演算方
式によるＲＴＣ回路がある。

【０００４】図１９はカウンタ方式によるＲＴＣ回路を
示す回路構成図である。図１９において、このＲＴＣ回
路は、１Ｈｚのクロック信号が入力され０〜５９までカ
ウントする秒カウンタ１１、秒カウンタ１１の桁上がり
出力が入力され０〜５９までカウントする分カウンタ１
２、分カウンタ１２の桁上がり出力が入力され０〜２３
までカウントする時カウンタ１３から構成され、各カウ
ンタの出力がそれぞれ秒、分、時のＲＴＣデータを表す
ものである。

【０００５】図２０は演算方式によるＲＴＣ回路を示す
回路構成図である。図２０において、このＲＴＣ回路
は、ＲＡＭからデータを読み出すアドレスを指定するア
ドレスカウンタ２１、秒、分、時、曜、日、月、年のデ
ータを格納するデータ格納用ＲＡＭ２２及びＲＡＭ２２
からのＲＴＣデータを判定する判定回路２３から構成さ
れる。

【０００６】判定回路２３がＲＡＭ２２に＋１データを
出力し、ＲＡＭ２２からのＲＴＣデータを判定して所望
のデータを得ることができる。

【０００７】ところで、各種電子機器では所定の時刻に
なるとアラームを発するアラーム機能を備えたものがあ
る。

【０００８】図２１はカウンタ方式によるアラーム回路
を示す回路構成図である。

【０００９】図２１において、アラーム回路は、１Ｈｚ
のクロック信号が入力され０〜５９までカウントする秒
カウンタ３１、秒カウンタ３１の桁上がり出力が入力さ
れ０〜５９までカウントする分カウンタ３２、分カウン
タ３２の桁上がり出力が入力され０〜２３までカウント
する時カウンタ３３、秒アラームを指定する秒アラーム
レジスタ３４、分アラームを指定する分アラームレジス
タ３５、時アラームを指定する時アラームレジスタ３
６、各カウンタの出力と各アラームレジスタの出力をそ
れぞれ比較する一致回路３７〜３９、及びＡＮＤゲート
回路４０から構成されている。

【００１０】各カウンタの出力を各指定アラームと比較
して一致したときアラーム信号を出力するものである。
これにより、ＲＴＣの値がユーザの設定したアラーム時
刻と一致した時に一致信号をアラーム信号として出力す
ることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のアラーム回路にあっては、各時間単位毎に、
アラームレジスタ３４〜３６及び比較器からなる一致回
路３７〜３９が必要であり、アラーム機能を実現するた
めの回路規模が大きいという問題点があった。

【００１２】本発明は、アラーム機能を実現するための
回路規模を縮小できるリアルタイムクロック回路を提供
することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係るリアルタイ
ムクロック回路は、リアルタイムクロックデータを記憶
する記憶手段と、記憶手段から読み出したデータの桁上
げを判定して少なくとも２種類の時間単位のタイムデー
タを得るリアルタイムクロック回路において、記憶手段
に任意の時間単位のアラーム設定データを格納し、アラ
ーム設定データと記憶手段から読み出したリアルタイム
クロックデータとの一致によりアラーム信号を出力する
アラーム手段とを備えている。

【００１４】本発明に係るリアルタイムクロック回路
は、記憶手段が、２種類以上のアラーム設定データを格
納し、アラーム手段は、アラーム設定データに基づいて
対応する種類のアラーム信号を出力するものであっても
よい。

【００１５】本発明に係るリアルタイムクロック回路
は、アラーム手段が、任意の時間単位毎に一致信号の出
力の可否を制御する手段を備えたものであってもよい。

【００１６】本発明に係るリアルタイムクロック回路
は、アラーム手段が、不一致を検出したとき記憶手段か
らの読み出しを停止させる手段を備えたものであっても
よい。

【００１７】本発明に係るリアルタイムクロック回路
は、アラーム手段が、時間単位の大きな順に一致を判定
し、不一致を検出すると該不一致を検出した時間単位よ
り小さい時間単位における判定を停止させる手段を備え
たものであってもよい。

【００１８】本発明に係るリアルタイムクロック回路
は、リアルタイムクロック演算を行う演算サイクルと、
アラーム判定を行うアラーム判定サイクルとを設け、ア
ラーム手段は、アラーム判定サイクルにおいて一致を判
定するものであってもよい。

【００１９】本発明に係るリアルタイムクロック回路
は、アラーム判定サイクルを可変にする手段を備えたも
のであってもよい。

【００２０】

【発明の実施の形態】本発明に係るリアルタイムクロッ
ク回路は、電子機器にクロックデータを供給するリアル
タイムクロック回路に適用することができる。

【００２１】第１の実施形態 図１は本発明の第１の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。本実施形態は、
秒、分、時のアラーム一致を検出する場合の例である。

【００２２】図１において、リアルタイムクロック回路
１００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時のアラームデータ
を格納するデータ格納用ＲＡＭ１０２（記憶手段）、Ｒ
ＡＭ１０２からのＲＴＣデータを判定する判定回路１０
３、ＲＡＭ１０２出力をラッチするＤフリップフロップ
（以下、ＤＦＦという）１０４、アラーム判定サイクル
においてＤＦＦ１０４出力（ＲＴＣデータ）とＲＡＭ１
０２出力（アラームデータ）を比較し、一致したとき一
致信号を出力する一致回路１０５、秒一致信号をラッチ
する秒ラッチ１０６、分一致信号をラッチする分ラッチ
１０７、時一致信号をラッチする時ラッチ１０８、及び
秒、分、時の各一致信号のＡＮＤ論理をとるＡＮＤゲー
ト回路１０９から構成されている。また、ＲＡＭ１０２
及びＤＦＦ１０４には、システムクロック（ＲＡＭプリ
チャージ信号）ＰＣ（図２）が入力される。

【００２３】上記ＤＦＦ１０４、一致回路１０５、秒ラ
ッチ１０６、分ラッチ１０７、時ラッチ１０８及びＡＮ
Ｄゲート回路１０９は、全体としてアラーム手段を構成
する。

【００２４】アドレスカウンタ１０１は、データ格納用
ＲＡＭ１０２からデータを読み出すアドレスを指定す
る。

【００２５】データ格納用ＲＡＭ１０２は、アドレス

〔００〕〜〔１２〕毎にそれぞれ秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時のアラームデータ
を格納し、アドレス指定されたデータを出力する。ま
た、判定回路１０３からの＋１（インクリメント）デー
タによりＲＴＣデータを更新して格納するとともに、Ｒ
ＴＣデータを判定回路１０３に出力する。

【００２６】判定回路１０３は、データ格納用ＲＡＭ１
０２からのＲＴＣデータを基に桁上がり判定を行って最
終ＲＴＣデータを得るものである。

【００２７】ＤＦＦ１０４は、アラーム判定のためにデ
ータ格納用ＲＡＭ１０２出力をラッチする。

【００２８】一致回路１０５は、比較器により構成さ
れ、アラーム判定サイクルにおいてＤＦＦ１０４にラッ
チされたＲＴＣデータとデータ格納用ＲＡＭ１０２から
のアラームデータを比較し、一致したとき一致信号を出
力する。

【００２９】秒ラッチ１０６は、秒一致ラッチ信号によ
り秒一致信号をラッチし、秒一致信号として出力する。
同様に、分ラッチ１０７は、分一致ラッチ信号により分
一致信号をラッチし、分一致信号として出力する。ま
た、時ラッチ１０８は、時一致ラッチ信号により時一致
信号をラッチし、時一致信号として出力する。

【００３０】ＡＮＤゲート回路１０９は、各ラッチ１０
６〜１０８から出力された秒、分、時の各一致信号のＡ
ＮＤ論理をとり、アラーム信号として出力する。

【００３１】このように本実施形態に係るリアルタイム
クロック回路１００は、アドレスカウンタ１０１、デー
タ格納用ＲＡＭ１０２及び判定回路１０３からなる演算
処理方式によるＲＴＣ回路部に、新たにデータ格納用Ｒ
ＡＭ１０２内部にアラームデータを格納するとともに、
アラーム手段としてＤＦＦ１０４、一致回路１０５、ラ
ッチ１０６〜１０８及びＡＮＤゲート回路１０９を付加
した構成となっている。

【００３２】以下、上述のように構成されたリアルタイ
ムクロック回路１００の動作を説明する。

【００３３】図２はリアルタイムクロック回路１００の
動作を説明するためのタイミングチャートであり、各部
の信号にそれぞれ対応する。

【００３４】図２に示すように、ＲＴＣデータを出力可
能なＲＴＣ演算サイクルの後にアラーム判定を行うアラ
ーム判定サイクルを設け、ＲＡＭアドレス信号によりＲ
ＴＣ演算サイクルとアラーム判定サイクルとを繰り返す
ようにする。

【００３５】ＲＴＣ演算サイクルでは、従来例の演算処
理方式によるＲＴＣ回路と同様に、ＲＡＭを用いた演算
処理によってＲＴＣデータを得る。すなわち、判定回路
１０３がデータ格納用ＲＡＭ１０２に＋１データを出力
し、データ格納用ＲＡＭ１０２からのＲＴＣデータの桁
上がり判定を行って最終ＲＴＣデータを得る。

【００３６】一方、アラーム判定サイクルでは以下のよ
うなアラーム判定が行われる。

【００３７】データ格納用ＲＡＭ１０２には、アドレス

〔００〕〜〔１２〕毎にそれぞれ秒、分、時、曜、日、
月、年のＲＴＣデータに加え、秒、分、時のアラームデ
ータが格納されている。データ格納用ＲＡＭ１０２から
は図２に示すアドレスカウンタ値に対応してＲＡＭ出力
が読み出され、ＰＣサイクルタイミングでＤＦＦ１０４
にラッチされている。

【００３８】いま、図２のアドレスカウンタ値に示すよ
うにアラーム判定サイクルにおいて〔１０〕〔１１〕
〔１２〕がアドレス指定されると、データ格納用ＲＡＭ
１０２出力としてアラーム秒、アラーム分、アラーム時
が出力される。このアラームデータとＤＦＦ１０４にラ
ッチされたＲＴＣデータは、一致回路１０５に入力さ
れ、一致回路１０５において両者が比較されて一致した
とき一致信号を出力する。

【００３９】一致信号は、ラッチ１０６〜１０８に入力
され、図２に示すように各ラッチ１０６〜１０８では、
各一致ラッチ信号により秒、分、時の一致信号をそれぞ
れラッチし、秒、分、時の一致信号として出力する。

【００４０】ラッチ１０６〜１０８の秒、分、時の一致
信号は、ＡＮＤゲート回路１０９に入力され、ＡＮＤゲ
ート回路１０９は各ラッチ１０６〜１０８から出力され
た秒、分、時の各一致信号のＡＮＤ論理をとり、秒、
分、時の一致信号がすべてあったときアラーム信号とし
て出力する。

【００４１】以上説明したように、第１の実施形態に係
るリアルタイムクロック回路１００は、アドレスカウン
タ１０１、データ格納用ＲＡＭ１０２及び判定回路１０
３からなる演算処理方式によるＲＴＣ回路部に、新たに
データ格納用ＲＡＭ１０２内部にアラームデータを格納
するとともに、アラーム手段としてＤＦＦ１０４、一致
回路１０５、ラッチ１０６〜１０８及びＡＮＤゲート回
路１０９を付加した構成としたので、一致回路１０５を
全時間単位で共通にすることができ、アラーム機能のた
めの回路規模を大幅に減少させることができる。

【００４２】第２の実施形態 図３は本発明の第２の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図１に
示すリアルタイムクロック回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００４３】本実施形態は、２種類のアラーム設定でそ
れぞれ秒、分、時のアラーム一致を検出する場合の例で
ある。

【００４４】図３において、リアルタイムクロック回路
２００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時の２種類のアラー
ムデータを格納するデータ格納用ＲＡＭ２０１、ＲＡＭ
２０１からのＲＴＣデータを判定する判定回路１０３、
ＲＡＭ２０１出力をラッチするＤＦＦ１０４、アラーム
判定サイクルにおいてＤＦＦ１０４出力（ＲＴＣデー
タ）とＲＡＭ１０２出力（アラームデータ）を比較し、
一致したとき一致信号を出力する一致回路１０５、第１
の秒一致信号をラッチする秒ラッチ２０２、第１の分一
致信号をラッチする分ラッチ２０３、第１の時一致信号
をラッチする時ラッチ２０４、第２の秒一致信号をラッ
チする秒ラッチ２０５、第２の分一致信号をラッチする
分ラッチ２０６、第２の時一致信号をラッチする時ラッ
チ２０７、第１の秒、分、時の各一致信号のＡＮＤ論理
をとるＡＮＤゲート回路２０８及び第２の秒、分、時の
各一致信号のＡＮＤ論理をとるＡＮＤゲート回路２０９
から構成されている。また、ＲＡＭ２０１及びＤＦＦ１
０４には、システムクロックＰＣ（図４）が入力され
る。

【００４５】データ格納用ＲＡＭ２０１は、アドレス

〔００〕〜〔２２〕毎にそれぞれ秒、分、時、曜、日、
月、年のＲＴＣデータ及び第１の秒、分、時のアラーム
データ（１）、第２の秒、分、時のアラームデータ
（２）を格納し、アドレス指定されたデータを出力す
る。また、判定回路１０３からの＋１（インクリメン
ト）データによりＲＴＣデータを更新して格納するとと
もに、ＲＴＣデータを判定回路１０３に出力する。

【００４６】第１の秒ラッチ２０２は、第１の秒一致信
号をラッチし、第１の秒一致信号として出力する。第１
の分ラッチ２０３は、第１の分一致信号をラッチし、第
１の分一致信号として出力する。また、第１の時ラッチ
２０４は、第１の時一致信号をラッチし、第１の時一致
信号として出力する。同様に、第２の秒ラッチ２０５
は、第２の秒一致信号をラッチし、第２の秒一致信号と
して出力する。第２の分ラッチ２０６は、第２の分一致
信号をラッチし、第２の分一致信号として出力する。ま
た、第２の時ラッチ２０７は、第２の時一致信号をラッ
チし、第２の時一致信号として出力する。

【００４７】ＡＮＤゲート回路２０８は、各第１のラッ
チ２０２〜２０４から出力された第１の秒、分、時の各
一致信号のＡＮＤ論理をとり、アラーム信号（１）とし
て出力する。

【００４８】ＡＮＤゲート回路２０９は、各第２のラッ
チ２０５〜２０７から出力された第２の秒、分、時の各
一致信号のＡＮＤ論理をとり、アラーム信号（２）とし
て出力する。

【００４９】このように本実施形態に係るリアルタイム
クロック回路２００は、データ格納用ＲＡＭ２０１内部
に２種類のアラームデータを格納するとともに、ラッチ
及び論理回路を複数設け、２種類のアラーム設定でそれ
ぞれ秒、分、時のアラーム一致を検出するものである。

【００５０】以下、上述のように構成されたリアルタイ
ムクロック回路２００の動作を説明する。

【００５１】図４はリアルタイムクロック回路２００の
動作を説明するためのタイミングチャートであり、各部
の信号にそれぞれ対応する。

【００５２】図４に示すように、ＲＴＣデータを出力可
能なＲＴＣ演算サイクルの後にアラーム判定を行うアラ
ーム判定サイクルを設け、ＲＡＭアドレス信号によりＲ
ＴＣ演算サイクルとアラーム判定サイクルとを繰り返す
ようにする。

【００５３】アラーム判定サイクルにおけるアラーム判
定は、２種類のアラームデータについてそれぞれアラー
ム判定を行う以外は、基本的な動作は前記第１の実施形
態と同様である。

【００５４】すなわち、データ格納用ＲＡＭ２０１に
は、アドレス

〔００〕〜〔２２〕毎にそれぞれ秒、分、
時、曜、日、月、年のＲＴＣデータ、及び２種類の秒、
分、時のアラームデータが格納されている。データ格納
用ＲＡＭ２０１からは図４に示すアドレスカウンタ値に
対応してＲＡＭ出力が読み出され、ＰＣサイクルタイミ
ングでＤＦＦ１０４にラッチされている。

【００５５】いま、図４のアドレスカウンタ値に示すよ
うにアラーム判定サイクルにおいて〔１０〕〔１１〕
〔１２〕〔２０〕〔２１〕〔２２〕がアドレス指定され
ると、データ格納用ＲＡＭ２０１出力として第１のアラ
ーム秒（１）、アラーム分（１）、アラーム時（１）及
び第２のアラーム秒（２）、アラーム分（２）、アラー
ム時（２）が出力される。これらアラームデータとＤＦ
Ｆ１０４にラッチされたＲＴＣデータは、一致回路１０
５に入力され、一致回路１０５において両者が比較され
て一致したとき一致信号を出力する。

【００５６】一致信号は、第１、第２のラッチ２０２〜
２０７に入力され、第１、第２のラッチ２０２〜２０７
では、各一致ラッチ信号（図示略）により第１、第２の
秒、分、時の一致信号をそれぞれラッチし、第１、第２
の秒、分、時の一致信号として出力する。

【００５７】第１の秒、分、時の一致信号は、ＡＮＤゲ
ート回路２０８に入力され、ＡＮＤゲート回路２０８は
各第１のラッチ２０２〜２０４から出力された第１の
秒、分、時の各一致信号のＡＮＤ論理をとり、秒、分、
時の一致信号がすべてあったとき第１のアラーム信号
（１）として出力する。同様に、第２の秒、分、時の一
致信号は、ＡＮＤゲート回路２０９に入力され、ＡＮＤ
ゲート回路２０９は各第２のラッチ２０５〜２０７から
出力された第２の秒、分、時の各一致信号のＡＮＤ論理
をとり、秒、分、時の一致信号がすべてあったとき第２
のアラーム信号（２）として出力する。

【００５８】以上説明したように、第２の実施形態に係
るリアルタイムクロック回路２００は、データ格納用Ｒ
ＡＭ２０１内部に２種類のアラームデータを格納すると
ともに、ラッチ及び論理回路を複数設け、２種類のアラ
ーム設定でそれぞれ秒、分、時のアラーム一致を検出す
るようにしたので、第１の実施形態と同様に、アラーム
機能のための回路規模を大幅に減少させることができ
る。

【００５９】特に、本実施形態では、前記第１の実施形
態と殆ど同じ回路規模でアラームの種類を増やすことが
できる。

【００６０】なお、本実施形態では、２種類のアラーム
としているが、同様の方法により３種類以上のアラーム
設定を行うことができることは言うまでもない。

【００６１】第３の実施形態 図５は本発明の第３の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図１に
示すリアルタイムクロック回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００６２】第１、第２の実施形態では、アラーム一致
信号は全アラームレジスタの値とＲＴＣデータのが一致
しないと出力されず、１分毎若しくは１時間毎にアラー
ム一致信号を出力させる等の処理ができない。そこで、
本実施形態は、上記設定にも対応できるようにしたもの
である。

【００６３】図５において、リアルタイムクロック回路
３００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時のアラームデータ
を格納するデータ格納用ＲＡＭ１０２、ＲＡＭ１０２か
らのＲＴＣデータを判定する判定回路１０３、ＲＡＭ１
０２出力をラッチするＤＦＦ１０４、アラーム判定サイ
クルにおいてＤＦＦ１０４出力（ＲＴＣデータ）とＲＡ
Ｍ１０２出力（アラームデータ）を比較し、一致したと
き一致信号を出力する一致回路１０５、秒一致信号をラ
ッチする秒ラッチ３０１、分一致信号をラッチする分ラ
ッチ３０２、時一致信号をラッチする時ラッチ３０３、
各ラッチ３０１〜３０３出力と各イネーブル入力とのＯ
Ｒ論理をとるＯＲゲート回路３０４〜３０６及びＯＲゲ
ート回路３０４〜３０６出力のＡＮＤ論理をとるＡＮＤ
ゲート回路１０９から構成されている。また、ＯＲゲー
ト回路３０４〜３０６には、外部からそれぞれ秒イネー
ブル、分イネーブル、時イネーブル（図６）が入力され
る。

【００６４】秒ラッチ３０１は、秒一致又はＮｏ判定信
号をラッチし、秒一致信号として出力する。同様に、分
ラッチ３０２は、分一致又はＮｏ判定信号をラッチし、
分一致信号として出力する。また、時ラッチ３０３は、
時一致又はＮｏ判定信号をラッチし、時一致信号として
出力する。

【００６５】ＯＲゲート回路３０４〜３０６は、各ラッ
チ３０１〜３０３出力と各イネーブル入力とのＯＲ論理
をとりＡＮＤゲート回路１０９に出力する。

【００６６】ＡＮＤゲート回路１０９は、ＯＲゲート回
路３０４〜３０６から出力された秒、分、時の各一致信
号のＡＮＤ論理をとり、アラーム信号として出力する。

【００６７】このように本実施形態に係るリアルタイム
クロック回路３００は、ラッチ３０１〜３０３出力と各
イネーブル入力とのＯＲ論理をとるＯＲゲート回路３０
４〜３０６を設け、イネーブル入力された秒、分、又は
時についてアラーム設定ができるようにしたものであ
る。

【００６８】以下、上述のように構成されたリアルタイ
ムクロック回路３００の動作を説明する。

【００６９】図６はリアルタイムクロック回路３００の
動作を説明するためのタイミングチャートであり、図６
は１時間毎にアラーム一致信号を出力させる場合につい
て示している。

【００７０】各ラッチ３０１〜３０３に一致信号をそれ
ぞれラッチし、秒、分、時の一致信号として出力するま
での基本的な動作は前記第１の実施形態と同様である。

【００７１】いま、１時間毎にアラーム一致信号を出力
させる場合であるから、ＯＲゲート回路３０４〜３０６
に入力するイネーブルのうち図６に示すように秒イネー
ブル及び時イネーブルを“Ｈ”、分イネーブルを“Ｌ”
とする。すると、分のみの一致信号出力が意味を持つも
のとなり、ＡＮＤゲート回路１０９において、ＯＲゲー
ト回路３０４〜３０６からの出力のうち分のみのアラー
ム一致判定が行われ、アラーム信号として出力される。

【００７２】以上説明したように、第３の実施形態に係
るリアルタイムクロック回路３００は、ラッチ３０１〜
３０３出力と各イネーブル入力とのＯＲ論理をとるＯＲ
ゲート回路３０４〜３０６を設け、イネーブル入力され
た秒、分、又は時についてアラーム設定ができるように
構成したので、前記第１の実施形態と殆ど同じ回路規模
で１分毎若しくは１時間毎のようなアラームが可能とな
り、アラーム機能のバリエーションを広げることができ
る。

【００７３】なお、本実施形態を、第２の実施形態に適
用してもよいことは言うまでもない。

【００７４】第４の実施形態 図７は本発明の第４の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図１に
示すリアルタイムクロック回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００７５】第１〜第３の実施形態では、アラーム一致
を判定する際、秒→分→時→…の順に全時間単位で一致
判定を行っているが、秒→分→時→…の一致を判定して
いる最中に不一致を検出した時点でＲＡＭの動作を停止
させるようにしたものである。

【００７６】図７において、リアルタイムクロック回路
４００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時のアラームデータ
を格納するデータ格納用ＲＡＭ１０２、ＲＡＭ１０２か
らのＲＴＣデータを判定する判定回路１０３、ＲＡＭ１
０２出力をラッチするＤＦＦ１０４、アラーム判定サイ
クルにおいてＤＦＦ１０４出力（ＲＴＣデータ）とＲＡ
Ｍ１０２出力（アラームデータ）を比較し、一致したと
き一致信号を出力する一致回路１０５、システムクロッ
クＰＣとＳＴＯＰ信号のＡＮＤ論理をとりＲＡＭ１０２
及びＤＦＦ１０４のクロック入力に出力するＡＮＤゲー
ト回路４０１、一致回路１０５からの一致信号１をラッ
チ信号によりラッチするラッチ回路４０２から構成され
る。

【００７７】一致回路１０５は、一致信号１をラッチ回
路４０２に出力するとともに、時アラーム判定時は無条
件に“Ｌ”を出力する一致信号２をアドレスカウンタ１
０１に出力する。

【００７８】以下、上述のように構成されたリアルタイ
ムクロック回路４００の動作を説明する。

【００７９】図８はリアルタイムクロック回路４００の
動作を説明するためのタイミングチャートであり、図８
は分で不一致を検出した場合と、秒、分、時が一致した
場合の例である。

【００８０】一致回路１０５で一致を判定し、秒、分、
時の一致信号として出力するまでの基本的な動作は前記
第１の実施形態と同様である。

【００８１】図８の前段のアラーム判定サイクルに示す
ように、まず、秒で一致した場合には一致信号１及び一
致信号２が出力されて前記第１の実施形態と同様な処理
となるが、続く、分では不一致であるため一致信号１及
び一致信号２は出力されない。このとき、ＳＴＯＰ信号
は“Ｌ”となるため、ＲＡＭ１０２及びＤＦＦ１０４の
クロック入力に供給されるクロックＰＣ２は“Ｌ”とな
り、従って、ＲＡＭ１０２の動作は停止される。

【００８２】次の図８の後段のアラーム判定サイクルに
示すように、秒、分、時が一致した場合には一致信号１
及び一致信号２が出力されて前記第１の実施形態と同様
な処理となり、秒、分、時が一致しているため一致信号
１及び一致信号２が出力され（但し、一致信号２は時ア
ラーム判定時は無条件に“Ｌ”を出力する）、アラーム
信号が出力される。

【００８３】以上説明したように、第４の実施形態に係
るリアルタイムクロック回路４００は、不一致を検出し
たときＲＡＭ１０２からの読み出しを停止させるように
構成したので、第１の実施形態の効果に加えて消費電流
を低減することができる。

【００８４】また、ＲＴＣ演算サイクル、アラーム判定
サイクルでＲＡＭが動作している最中は、外部からのＲ
ＡＭへのアクセスが不可能であるが、本実施形態では、
アラーム判定サイクルでＲＡＭが動作している時間が短
くなるため、外部からのＲＡＭへのアクセス可能時間が
長くなるという効果もある。

【００８５】第５の実施形態 図９は本発明の第５の実施形態に係るリアルタイムクロ
ック回路の構成を示す回路図である。なお、本実施形態
に係るリアルタイムクロック回路の説明にあたり図１及
び図７に示すリアルタイムクロック回路と同一構成部分
には同一符号を付して重複部分の説明を省略する。

【００８６】本実施形態では、時間単位の大きな順、例
えば秒、分、時のアラーム判定であれば、まず時のアラ
ーム判定から行い、不一致ならば次に時のキャリーＵＰ
（桁上げ出力）があるまでアラーム判定を行わない機能
をもたせるようにしたものである。

【００８７】図９において、リアルタイムクロック回路
５００は、ＲＡＭからデータを読み出すアドレスを指定
するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時のアラームデータ
を格納するデータ格納用ＲＡＭ１０２、ＲＡＭ１０２か
らのＲＴＣデータを判定し、時キャリーＵＰ信号を出力
する判定回路１０３、ＲＡＭ１０２出力をラッチするＤ
ＦＦ１０４、アラーム判定サイクルにおいてＤＦＦ１０
４出力（ＲＴＣデータ）とＲＡＭ１０２出力（アラーム
データ）を比較し、一致したとき一致信号を出力すると
ともに、ＰＣイネーブル信号を出力する一致回路５０
１、システムクロックＰＣとＰＣイネーブル信号のＡＮ
Ｄ論理をとりＲＡＭ１０２及びＤＦＦ１０４のクロック
入力に出力するＡＮＤゲート回路４０１、一致回路５０
１からの一致信号１をラッチ信号によりラッチするラッ
チ回路４０２から構成される。

【００８８】一致回路５０１は、判定回路１０３から時
キャリーＵＰ信号を入力し、一致信号１をラッチ回路４
０２に、秒アラーム判定時は無条件に“Ｌ”を出力する
一致信号２をアドレスカウンタ１０１に、ＰＣイネーブ
ル信号をＡＮＤゲート回路４０１にそれぞれ出力するも
のである。

【００８９】以下、上述のように構成されたリアルタイ
ムクロック回路５００の動作を説明する。

【００９０】図１０はリアルタイムクロック回路５００
の動作を説明するためのタイミングチャートであり、図
１０は時が一致しなかった場合と、秒、分、時の全アラ
ームデータが一致した場合の例である。

【００９１】一致回路５０１で一致を判定し、秒、分、
時の一致信号として出力するまでの基本的な動作は前記
第１の実施形態と同様である。

【００９２】図１０の前段のアラーム判定サイクルに示
すように、時では不一致であるため一致信号１及び一致
信号２は出力されない。その後、次に時のキャリーＵＰ
があるまでは、秒、分についてのアラーム判定を行わな
い。すなわち、時間単位の大きな時が既に不一致である
から、秒、分についての一致／不一致を判定する必要は
なく、図１０の後段のアラーム判定サイクルに示すよう
に、次に時のキャリーＵＰがあるまではＲＡＭ１０２動
作を停止させる。

【００９３】そして、図１０の後段のアラーム判定サイ
クルに示すように、ＲＡＭ１０２動作が再開されて、
秒、分、時が一致した場合には一致信号１及び一致信号
２が出力されて前記第１の実施形態と同様な処理とな
り、アラーム信号が出力される。以上説明したように、
第５の実施形態に係るリアルタイムクロック回路５００
は、時間単位の大きな順に一致を判定し、時の不一致を
検出すると時より小さい時間単位における判定を停止さ
せるように構成したので、第１の実施形態の効果に加え
て消費電流を低減することができる。

【００９４】また、アラーム判定の回数も減るため外部
からのＲＡＭへのアクセス可能時間もさらに長くなると
いう効果もある。

【００９５】第６の実施形態 図１１は本発明の第６の実施形態に係るリアルタイムク
ロック回路の構成を示す回路図である。なお、本実施形
態に係るリアルタイムクロック回路の説明にあたり図１
及び図９に示すリアルタイムクロック回路と同一構成部
分には同一符号を付して重複部分の説明を省略する。

【００９６】前記第５の実施形態では、時のアラーム判
定から行い、不一致ならば次に時のキャリーＵＰがある
までアラーム判定を行わないようにしたものであるが、
本実施形態ではこれに加えて、時が一致しても次に分の
アラーム判定を行い、不一致ならば次の分のキャリーＵ
Ｐがあるまでアラーム判定を行わない機能をもたせるよ
うにしたものである。

【００９７】図１１において、リアルタイムクロック回
路６００は、ＲＡＭからデータを読み出すアドレスを指
定するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時のアラームデータ
を格納するデータ格納用ＲＡＭ１０２、ＲＡＭ１０２か
らのＲＴＣデータを判定する判定回路１０３、ＲＡＭ１
０２出力をラッチするＤＦＦ１０４、アラーム判定サイ
クルにおいてＤＦＦ１０４出力（ＲＴＣデータ）とＲＡ
Ｍ１０２出力（アラームデータ）を比較し、一致したと
き一致信号を出力するとともに、時、分キャリーＵＰ信
号及びＰＣイネーブル信号を出力する一致回路６０１、
システムクロックＰＣとＰＣイネーブル信号のＡＮＤ論
理をとりＲＡＭ１０２及びＤＦＦ１０４のクロック入力
に出力するＡＮＤゲート回路４０１、一致回路６０１か
らの一致信号１をラッチ信号によりラッチするラッチ回
路４０２から構成される。

【００９８】一致回路６０１は、一致信号１をラッチ回
路４０２に、一致信号２をアドレスカウンタ１０１に、
ＰＣイネーブル信号をＡＮＤゲート回路４０１にそれぞ
れ出力し、判定回路１０３から時キャリーＵＰ信号及び
分キャリーＵＰ信号を入力するものである。

【００９９】以下、上述のように構成されたリアルタイ
ムクロック回路６００の動作を説明する。

【０１００】図１２はリアルタイムクロック回路６００
の動作を説明するためのタイミングチャートであり、図
１２は時が一致しなかった場合と、時のみが一致した場
合の例である。

【０１０１】一致回路６０１で一致を判定し、秒、分、
時の一致信号として出力するまでの基本的な動作は前記
第５の実施形態と同様である。

【０１０２】図１２の前段のアラーム判定サイクルに示
すように、時では不一致であるため一致信号１及び一致
信号２は出力されない。その後、次に時のキャリーＵＰ
があるまでは、秒、分についてのアラーム判定を行わな
い。

【０１０３】そして、図１２の後段のアラーム判定サイ
クルに示すように、ＲＡＭ１０２動作が再開されて、時
が一致したとしても分では不一致であるため、秒につい
ての一致／不一致を判定する必要はなく、図１２の後段
のアラーム判定サイクルに示すように、次に分のキャリ
ーＵＰがあるまではＲＡＭ１０２動作を停止させる。以
上説明したように、第６の実施形態に係るリアルタイム
クロック回路６００は、時間単位の大きな順に一致を判
定し、時、分の不一致を検出すると、分より小さい時間
単位における判定を停止させるように構成したので、第
１の実施形態の効果に加えて消費電流を低減することが
でき、前記第５の実施形態より消費電流をより一層低減
することができる。

【０１０４】また、アラーム判定の回数も減るため外部
からのＲＡＭへのアクセス可能時間もさらに長くなると
いう効果もある。

【０１０５】第７の実施形態 図１３は本発明の第７の実施形態に係るリアルタイムク
ロック回路の構成を示す回路図である。なお、本実施形
態に係るリアルタイムクロック回路の説明にあたり図１
及び図７に示すリアルタイムクロック回路と同一構成部
分には同一符号を付して重複部分の説明を省略する。

【０１０６】前記第４〜６の実施形態では、前記第３の
実施形態で説明したような各時間単位（例えば、１分
毎）のアラーム設定ができない。本実施形態では前記第
４〜６の実施形態の効果に加えて、各時間単位のアラー
ム設定を可能としたものである。

【０１０７】図１３において、リアルタイムクロック回
路７００は、ＲＡＭからデータを読み出すアドレスを指
定するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時のアラームデータ
を格納するデータ格納用ＲＡＭ１０２、ＲＡＭ１０２か
らのＲＴＣデータを判定する判定回路１０３、ＲＡＭ１
０２出力をラッチするＤＦＦ１０４、アラーム判定サイ
クルにおいてＤＦＦ１０４出力（ＲＴＣデータ）とＲＡ
Ｍ１０２出力（アラームデータ）を比較し、一致したと
き一致信号を出力する一致回路７０１、システムクロッ
クＰＣとＳＴＯＰ信号のＡＮＤ論理をとりＲＡＭ１０２
及びＤＦＦ１０４のクロック入力に出力するＡＮＤゲー
ト回路４０１、アドレスカウンタ１０１出力をデコード
するデコーダ回路７０２、デコーダ回路７０２出力と外
部からの秒、分、時イネーブル信号及び一致信号との論
理をとるゲート回路７０３、ゲート回路７０３からの一
致信号１をラッチ信号によりラッチするラッチ回路４０
２から構成される。

【０１０８】一致回路７０１は、一致信号１をラッチ回
路４０２に出力するとともに、時アラーム判定時は無条
件に“Ｌ”を出力する一致信号２をアドレスカウンタ１
０１に出力する。

【０１０９】以下、上述のように構成されたリアルタイ
ムクロック回路７００の動作を説明する。

【０１１０】図１４はリアルタイムクロック回路７００
の動作を説明するためのタイミングチャートであり、図
１４は１分毎のアラーム設定をした場合の例である。

【０１１１】一致回路６０１で一致を判定し、秒、分、
時の一致信号として出力するまでの基本的な動作は前記
各実施形態と同様である。

【０１１２】各ラッチ３０１〜３０３に一致信号をそれ
ぞれラッチし、秒、分、時の一致信号として出力するま
での基本的な動作は前記第１の実施形態と同様である。

【０１１３】論理回路７０３に入力するイネーブルのう
ち、例えば図１４に示すように時イネーブル及び分イネ
ーブルを“Ｈ”、秒イネーブルを“Ｌ”とすると、秒の
みの一致信号出力が一致信号としてラッチ回路４０２に
出力される。この場合、秒が一致しなければ“Ｌ”とな
り、その後の判定は行われない。

【０１１４】このように、第７の実施形態に係るリアル
タイムクロック回路７００では、前記第４〜６の実施形
態と同様に消費電流の低減を図りつつ、全アラームデー
タ一致と各アラームデータ一致の判定ができ、アラーム
機能のバリエーションを増やすことができる。

【０１１５】第８の実施形態 図１５は本発明の第８の実施形態に係るリアルタイムク
ロック回路の構成を示す回路図である。なお、本実施形
態に係るリアルタイムクロック回路の説明にあたり図
１、図３及び図７に示すリアルタイムクロック回路と同
一構成部分には同一符号を付して重複部分の説明を省略
する。

【０１１６】前記第４〜６の実施形態では、前記第の実
施形態で説明したようなアラームの種類を２以上に増や
せない。本実施形態では、アラーム判定サイクルのウィ
ンドウを２種類以上設け前記第４〜６の実施形態の効果
に加えて、アラームの種類を２種類以上としたものであ
る。

【０１１７】図１５において、リアルタイムクロック回
路８００は、ＲＡＭからデータを読み出すアドレスを指
定するアドレスカウンタ１０１、秒、分、時、曜、日、
月、年のＲＴＣデータ及び秒、分、時の２種類のアラー
ムデータを格納するデータ格納用ＲＡＭ２０１、ＲＡＭ
２０１からのＲＴＣデータを判定する判定回路１０３、
ＲＡＭ２０１出力をラッチするＤＦＦ１０４、アラーム
判定サイクルにおいてＤＦＦ１０４出力（ＲＴＣデー
タ）とＲＡＭ２０１出力（アラームデータ）を比較し、
一致したとき一致信号を出力する一致回路８０１、シス
テムクロックＰＣとＳＴＯＰ信号のＡＮＤ論理をとりＲ
ＡＭ２０１及びＤＦＦ１０４のクロック入力に出力する
ＡＮＤゲート回路４０１、アラーム１ウィンドウ時に一
致回路８０１からの一致信号１をラッチ信号１によりラ
ッチするラッチ回路８０２及びアラーム２ウィンドウ時
に一致回路８０１からの一致信号１をラッチ信号２によ
りラッチするラッチ回路８０３から構成される。

【０１１８】以下、上述のように構成されたリアルタイ
ムクロック回路８００の動作を説明する。

【０１１９】図１６はリアルタイムクロック回路８００
の動作を説明するためのタイミングチャートであり、図
１６はアラーム１で秒のみ一致し、アラーム２で全て一
致した場合の例である。

【０１２０】リアルタイムクロック回路８００は、アラ
ーム２種類で、秒、分、時の判定を行うものである。ア
ラームの選択は、図１６に示すようにアラーム判定サイ
クルの中でＳＴＯＰ信号の立ち上がり毎にアラーム１ウ
ィンドウとアラーム２ウィンドウとを切り替え、アラー
ム１ウィンドウ時はアラーム１について、またアラーム
１ウィンドウ時はアラーム１について前記各実施形態と
同様の動作を行う。

【０１２１】このように、第８の実施形態に係るリアル
タイムクロック回路８００では、前記第４〜６の実施形
態の回路規模を殆ど増加させずに、アラーム機能のバリ
エーションを増やすことができる。

【０１２２】第９の実施形態 図１７は本発明の第９の実施形態に係るリアルタイムク
ロック回路の構成を示す回路図である。なお、本実施形
態に係るリアルタイムクロック回路の説明にあたり図１
５に示すリアルタイムクロック回路と同一構成部分には
同一符号を付して重複部分の説明を省略する。

【０１２３】図１７において、リアルタイムクロック回
路９００は、アラーム１でスタートし、アラーム１ウィ
ンドウ及びアラーム１ウィンドウ出力を出力するととも
に、ＲＡＭからデータを読み出すアドレスを指定するア
ドレスカウンタ９０１、秒、分、時、曜、日、月、年の
ＲＴＣデータ及び秒、分、時の２種類のアラームデータ
を格納するデータ格納用ＲＡＭ２０１、ＲＡＭ２０１か
らのＲＴＣデータを判定する判定回路１０３、ＲＡＭ２
０１出力をラッチするＤＦＦ１０４、アラーム判定サイ
クルにおいてＤＦＦ１０４出力（ＲＴＣデータ）とＲＡ
Ｍ２０１出力（アラームデータ）を比較し、一致したと
き一致信号を出力する一致回路８０１、アドレスカウン
タ９０１からのアラーム１ウィンドウ出力とアラーム１
ウィンドウ出力とのＯＲ論理をとるＯＲゲート回路９０
２、システムクロックＰＣとＯＲゲート回路９０２出力
のＡＮＤ論理をとりＲＡＭ２０１及びＤＦＦ１０４のク
ロック入力に出力するＡＮＤゲート回路９０３、アラー
ム１ウィンドウ時に一致回路８０１からの一致信号１を
ラッチ信号１によりラッチするラッチ回路８０２及びア
ラーム２ウィンドウ時に一致回路８０１からの一致信号
１をラッチ信号２によりラッチするラッチ回路８０３か
ら構成される。

【０１２４】以下、上述のように構成されたリアルタイ
ムクロック回路９００の動作を説明する。

【０１２５】図１８はリアルタイムクロック回路９００
の動作を説明するためのタイミングチャートであり、図
１８はアラーム１で秒のみ一致し、アラーム２で全て一
致した場合の例である。

【０１２６】リアルタイムクロック回路９００は、アラ
ーム２種類で、秒、分、時の判定を行うものである。ア
ラームの選択は、図１８に示すようにアラーム判定サイ
クルの中でアラーム１スタートでアラーム１ウィンドウ
がスタートし、アラーム１ウィンドウの立ち下がりでア
ラーム２ウィンドウに切り替わること以外は前記第８の
実施形態と同様の動作を行う。

【０１２７】前記第８の実施形態では、アラーム１ウィ
ンドウ、アラーム２ウィンドウはある一定幅に固定され
ているが、本実施形態ではそれを可変にすることにより
アラーム判定時間を短くする。すなわち、アラーム１で
不一致が検出された時点でアラーム１ウィンドウを
“Ｌ”とし、アラーム２ウィンドウを“Ｈ”レベルとす
る。タイミングもアラーム１の判定スタートタイミング
のみ与えればよい。

【０１２８】このように、第９の実施形態に係るリアル
タイムクロック回路９００では、前記第８の実施形態の
効果に加え、アラーム判定時間が短くなるため外部から
のＲＡＭへのアクセス可能時間が増える効果がある。

【０１２９】このように、上記各実施形態に係るリアル
タイムクロック回路は、簡単な回路構成でありながら、
アラーム機能を実現することができ、種々の電子機器内
部に搭載することができるという優れた特長を有する。

【０１３０】なお、上記各実施形態では、記憶手段にＲ
ＡＭを用いているが勿論これには限定されず、同様の動
作を行う他のメモリでもよい。また、各種信号の立ち上
がりで動作するようにしているが、立ち下がりで動作す
るように構成してもよいことは言うまでもない。

【０１３１】また、上記リアルタイムクロック回路は、
各種電子機器にクロックデータを供給するリアルタイム
クロック回路に適用することができるが、クロックデー
タを出力するものであればどのようなリアルタイムクロ
ック回路にも適用できることは言うまでもない。また、
本実施形態に係るリアルタイムクロック回路が集積回路
内部に組み込まれて設置されていてもよいし、あるいは
独立した装置に適用してもよい。

【０１３２】また、上記リアルタイムクロック回路を構
成するフリップフロップやゲート回路の種類や個数、接
続状態等は上記各実施形態に限定されない。

【０１３３】

【発明の効果】本発明に係るリアルタイムクロック回路
では、記憶手段に任意の時間単位のアラーム設定データ
を格納し、アラーム設定データと記憶手段から読み出し
たリアルタイムクロックデータとの一致によりアラーム
信号を出力するアラーム手段とを備えて構成したので、
一致回路等を全時間単位で共通にすることができ、アラ
ーム機能のための回路規模を大幅に減少させることがで
きる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図２】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図３】本発明を適用した第２の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図４】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図５】本発明を適用した第３の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図６】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図７】本発明を適用した第４の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図８】上記リアルタイムクロック回路の動作を説明す
るためのタイミングチャートである。

【図９】本発明を適用した第５の実施形態に係るリアル
タイムクロック回路の構成を示す回路図である。

【図１０】上記リアルタイムクロック回路の動作を説明
するためのタイミングチャートである。

【図１１】本発明を適用した第６の実施形態に係るリア
ルタイムクロック回路の構成を示す回路図である。

【図１２】上記リアルタイムクロック回路の動作を説明
するためのタイミングチャートである。

【図１３】本発明を適用した第７の実施形態に係るリア
ルタイムクロック回路の構成を示す回路図である。

【図１４】上記リアルタイムクロック回路の動作を説明
するためのタイミングチャートである。

【図１５】本発明を適用した第８の実施形態に係るリア
ルタイムクロック回路の構成を示す回路図である。

【図１６】上記リアルタイムクロック回路の動作を説明
するためのタイミングチャートである。

【図１７】本発明を適用した第９の実施形態に係るリア
ルタイムクロック回路の構成を示す回路図である。

【図１８】上記リアルタイムクロック回路の動作を説明
するためのタイミングチャートである。

【図１９】従来のカウンタ方式によるリアルタイムクロ
ック回路の構成を示す回路図である。

【図２０】従来の演算方式によるリアルタイムクロック
回路の構成を示す回路図である。

【図２１】従来のアラーム回路の構成を示す回路図であ
る。

【符号の説明】

１００，２００，３００，４００，５００，６００，７
００，８００，９００リアルタイムクロック回路、１０
１，９０１ アドレスカウンタ、１０２ データ格納用
ＲＡＭ、１０３ 判定回路、１０４ ＤＦＦ、１０５，
５０１，６０１，７０１，８０１ 一致回路、１０６，
２０１，２０２，２０５，３０１ 秒ラッチ、１０７，
２０３，２０６，３０２ 分ラッチ、１０８，２０４，
２０７，３０３ 時ラッチ、１０９，２０８，２０９，
４０１，９０２ ＡＮＤゲート回路、３０４〜３０６，
９０２ ＯＲゲート回路、４０２，８０２，８０３ ラ
ッチ回路、７０２ デコーダ回路、７０３ ゲート回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 リアルタイムクロックデータを記憶する
   記憶手段と、 前記記憶手段から読み出したデータの桁上げを判定して
   少なくとも２種類の時間単位のタイムデータを得るリア
   ルタイムクロック回路において、 前記記憶手段に任意の時間単位のアラーム設定データを
   格納し、 前記アラーム設定データと前記記憶手段から読み出した
   リアルタイムクロックデータとの一致によりアラーム信
   号を出力するアラーム手段とを備えたことを特徴とする
   リアルタイムクロック回路。
2. 【請求項２】 前記記憶手段は、 ２種類以上のアラーム設定データを格納し、 前記アラーム手段は、前記アラーム設定データに基づい
   て対応する種類のアラーム信号を出力することを特徴と
   する請求項１記載のリアルタイムクロック回路。
3. 【請求項３】 前記アラーム手段は、 任意の時間単位毎に一致信号の出力の可否を制御する手
   段を備えたことを特徴とする請求項１又は２の何れかに
   記載のリアルタイムクロック回路。
4. 【請求項４】 前記アラーム手段は、 不一致を検出したとき前記記憶手段からの読み出しを停
   止させる手段を備えたことを特徴とする請求項１、２又
   は３の何れかに記載のリアルタイムクロック回路。
5. 【請求項５】 前記アラーム手段は、 時間単位の大きな順に一致を判定し、不一致を検出する
   と該不一致を検出した時間単位より小さい時間単位にお
   ける判定を停止させる手段を備えたことを特徴とする請
   求項１、２、３又は４の何れかに記載のリアルタイムク
   ロック回路。
6. 【請求項６】 請求項１、２、３、４又は５の何れかに
   記載のリアルタイムクロック回路において、 リアルタイムクロック演算を行う演算サイクルと、アラ
   ーム判定を行うアラーム判定サイクルとを設け、 前記アラーム手段は、前記アラーム判定サイクルにおい
   て一致を判定することをことを特徴とするリアルタイム
   クロック回路。
7. 【請求項７】 前記アラーム判定サイクルを可変にする
   手段を備えたことを特徴とする請求項６記載のリアルタ
   イムクロック回路。