JPS5876796A - 電子時計 - Google Patents
電子時計Info
- Publication number
- JPS5876796A JPS5876796A JP56174718A JP17471881A JPS5876796A JP S5876796 A JPS5876796 A JP S5876796A JP 56174718 A JP56174718 A JP 56174718A JP 17471881 A JP17471881 A JP 17471881A JP S5876796 A JPS5876796 A JP S5876796A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- chattering
- input
- signal
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 244000145845 chattering Species 0.000 claims abstract description 21
- 230000003449 preventive effect Effects 0.000 abstract 2
- 230000002265 prevention Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G5/00—Setting, i.e. correcting or changing, the time-indication
- G04G5/005—Debouncing circuits
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、腕時計その他に用いられる電子時計の回路に
関する。特に外部操作による信号の入力回路のチャタリ
ングを防止する回路に関するものである。
関する。特に外部操作による信号の入力回路のチャタリ
ングを防止する回路に関するものである。
従来、電子時計ではモード切換、時間設定等を外部から
使用者が行うスイッチ操作により内部論理回路に入力し
ている。この際のチャタリングを防止するため、従来装
置は入力回路にフリップフロップ、ラッチ回路およびゲ
ート回路等で構成されたチャタリング防止回路を設ける
ものが知られている。しかし、従来装置ではチャタリン
グ防止回路の回路素子が多くなり、製造工数が大きく、
高価となる等の欠点を有する。
使用者が行うスイッチ操作により内部論理回路に入力し
ている。この際のチャタリングを防止するため、従来装
置は入力回路にフリップフロップ、ラッチ回路およびゲ
ート回路等で構成されたチャタリング防止回路を設ける
ものが知られている。しかし、従来装置ではチャタリン
グ防止回路の回路素子が多くなり、製造工数が大きく、
高価となる等の欠点を有する。
本発明はこの点を改良するもので、回路素子数が少なく
、製造工数が小さく、安価な電子時計のチャタリング防
止回路を提供することを目的とする。
、製造工数が小さく、安価な電子時計のチャタリング防
止回路を提供することを目的とする。
本発明は、処理要求信号に基づきデータ処理を行う演算
論理ユニットと、この演算論理ユニットの処理内容を制
御するプログラマブルロジックアレイと、前記演算ユニ
ットの処理内容を記憶する書込タイミングが所定時間だ
けずらして設定された二つの記憶回路とを備えた電子時
計において、入力時のチャタリング時間が前記所定時間
よりも短いスイッチ端子群を備え、前記スイッチ端子群
からの入力信号が前記演算論理ユニツ）Ｋ与えられ、こ
の演算論理ユニットに入力された上記入力信号が前記二
つの記憶回路に所定時間すれた書込タイミングで書込ま
れこの読出内容が一致したときに前記入力信号を有効な
入力情報とするように構成されたことを特徴とする。
論理ユニットと、この演算論理ユニットの処理内容を制
御するプログラマブルロジックアレイと、前記演算ユニ
ットの処理内容を記憶する書込タイミングが所定時間だ
けずらして設定された二つの記憶回路とを備えた電子時
計において、入力時のチャタリング時間が前記所定時間
よりも短いスイッチ端子群を備え、前記スイッチ端子群
からの入力信号が前記演算論理ユニツ）Ｋ与えられ、こ
の演算論理ユニットに入力された上記入力信号が前記二
つの記憶回路に所定時間すれた書込タイミングで書込ま
れこの読出内容が一致したときに前記入力信号を有効な
入力情報とするように構成されたことを特徴とする。
本発明の一実施例を図面に基づいて説１明する。
図は本発明一実施例の装部ブロック構成図である。
基準信号発振源１の出力は分周器２に導かれている。こ
の分周器２の出力はタイミングジェネレータ３に導かれ
る。このタイミングジェネレータ３の出力はアドレスカ
ウンタ４に導かれる。このアドレスカウンタ４の出力は
バスを介してプログラマブルロジックアレイ５に導かれ
るとともにＲＡＭ（Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ） ６および７のアドレス端子にそれぞれ導か
れる。このプログラマブルロジックアレイ５の出力はバ
スを介して論理演算回路８に導かれる。
の分周器２の出力はタイミングジェネレータ３に導かれ
る。このタイミングジェネレータ３の出力はアドレスカ
ウンタ４に導かれる。このアドレスカウンタ４の出力は
バスを介してプログラマブルロジックアレイ５に導かれ
るとともにＲＡＭ（Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ） ６および７のアドレス端子にそれぞれ導か
れる。このプログラマブルロジックアレイ５の出力はバ
スを介して論理演算回路８に導かれる。
また、図で１０はスイッチ端子群である。このスイッチ
端子群１０に接続されるスイッチは、時計の外部から使
用者により操作されるスイッチであって、このスイッチ
を操作するときに発生するチャタリングの継続時間をあ
らかじめ試験により確認する。ここで使用されたものは
最大でも３１．２５ｍ ｓ ｅ ｃ 程度であった。こ
のスイッチ端子＄１０の出力は論理開閉器１１を介して
バス１２に直接導かれている。このバス１２は前記論理
演算回路８に導かれている。この論理演算回路８の出力
はバス１３を介して前記ＲＡ、 Ｍ ６および７にそれ
ぞれ導かれている。このＲＡＭ６および７の書込タイミ
ングは３１．２５ ｍ５ｅｃだけずらして設定される。
端子群１０に接続されるスイッチは、時計の外部から使
用者により操作されるスイッチであって、このスイッチ
を操作するときに発生するチャタリングの継続時間をあ
らかじめ試験により確認する。ここで使用されたものは
最大でも３１．２５ｍ ｓ ｅ ｃ 程度であった。こ
のスイッチ端子＄１０の出力は論理開閉器１１を介して
バス１２に直接導かれている。このバス１２は前記論理
演算回路８に導かれている。この論理演算回路８の出力
はバス１３を介して前記ＲＡ、 Ｍ ６および７にそれ
ぞれ導かれている。このＲＡＭ６および７の書込タイミ
ングは３１．２５ ｍ５ｅｃだけずらして設定される。
このＲＡＭ６および７の出力は論理比較器１４に導かれ
るとともに論理開閉器１５．１６を介して前記ノぐス１
２にそれぞれ導かれている。
るとともに論理開閉器１５．１６を介して前記ノぐス１
２にそれぞれ導かれている。
また、前記プログラマブルロジックアレイ５の出力はノ
ア回路１９．２０の一方の入力端子に導かれるとともに
前記論理開閉器１１の制御端子にそれぞれ導かれている
。このノア回路２０の他の入力端子にはアドレスカウン
タ４の出力が導かれている。このノア回路２０の出力は
ノア回路１９の他の入力端子に導かれるとともに論理開
閉器１５の制御端子にそれぞれ導かれている。このノア
回路１９の出力は論理開閉器１６の制御端子に導かれて
いる。
ア回路１９．２０の一方の入力端子に導かれるとともに
前記論理開閉器１１の制御端子にそれぞれ導かれている
。このノア回路２０の他の入力端子にはアドレスカウン
タ４の出力が導かれている。このノア回路２０の出力は
ノア回路１９の他の入力端子に導かれるとともに論理開
閉器１５の制御端子にそれぞれ導かれている。このノア
回路１９の出力は論理開閉器１６の制御端子に導かれて
いる。
また、前記論理比較器１４の出力はノア回路２１の一方
の入力端子に導かれている。このノア回路２１の他の入
力端子にはプログラマブルロジックアレイ５の出力が導
かれている。このノア回路２１の出力はラッチ回路１７
のラッチ電圧端子に導かれている。このラッチ回路１７
の入力端子に前記）ＲＡＭ６の読出出力が導かれている
。
の入力端子に導かれている。このノア回路２１の他の入
力端子にはプログラマブルロジックアレイ５の出力が導
かれている。このノア回路２１の出力はラッチ回路１７
のラッチ電圧端子に導かれている。このラッチ回路１７
の入力端子に前記）ＲＡＭ６の読出出力が導かれている
。
第２図は、上記回路の動作タイムチャートである。図で
ＩＮはモード情報等の非同期信号、φｌ〜φ４はタイミ
ング信号、Ｄ、はスイッチ入力制御回路に与えられる入
力情報をそれぞれ示す。
ＩＮはモード情報等の非同期信号、φｌ〜φ４はタイミ
ング信号、Ｄ、はスイッチ入力制御回路に与えられる入
力情報をそれぞれ示す。
このような回路構成で、本発明の特徴ある動作を説明す
る。Ｒ，ＡＭ ６はタイミング信号φ１のロウレベルの
時期でアドレスカウンタ４の示すアドレスに読出または
書込が行われ、ノ・イレペルの期間には読出のみが行わ
れている。Ｉ（、ＡＭ７はＲＡＭ６とは逆にタイミング
信号φ１の）・イレベルの期間でアドレスカウンタ４の
示すアドレスに読出または書込が行われ、ロウレベルの
期間には読出のみが行われている。また論理比較器１４
では、常にＲＡＭ６ とＲＡＭ７の同じアドレスの読出
内容を比較している。
る。Ｒ，ＡＭ ６はタイミング信号φ１のロウレベルの
時期でアドレスカウンタ４の示すアドレスに読出または
書込が行われ、ノ・イレペルの期間には読出のみが行わ
れている。Ｉ（、ＡＭ７はＲＡＭ６とは逆にタイミング
信号φ１の）・イレベルの期間でアドレスカウンタ４の
示すアドレスに読出または書込が行われ、ロウレベルの
期間には読出のみが行われている。また論理比較器１４
では、常にＲＡＭ６ とＲＡＭ７の同じアドレスの読出
内容を比較している。
プログラマブルロジックアレイ５より出力される信号ａ
は、タイミング信号φ２の／％イレベルの間で論理開閉
器１１を開（。モード信号等の非同期信号ＩＮはスイッ
チ端子群１０より入力され論理開閉器１１を通ってデー
タバス１２に入力される。この非同期信号ＩＮは、デー
タバス１２により論理演算回路８に入力し、データバス
１３を通ってタイミング信号φ３の）・イレベルでＲＡ
Ｍ６に書込まれ、タイミング信号φ番のハイレベルでＲ
ＡＭ７に書込まれる。すなわち、スイッチ端子群１０か
ら外部操作により入力された非同期信号ＩＮはこのスイ
ッチ端子群１０のチャタリング時間より長い書込タイミ
ングのずれを有するＲＡＭ６およびｉＬＡＭ７にそれぞ
れ書込まれる。このＲＡＭ６および７に書込まれた非同
期信号ＩＮは論理比較器１４で常に比較され、この一致
信号すがノア回路２１に与えられる。このノア回路２１
にはプログラマブルロジックアレイ５の出力信号Ｃが与
えられており、■４のタイミングでラッチ回ｗ５１７に
ラッチ電圧を与える。これにより、ラッチ回路１７はＲ
ＡＭ６より出力されているＲ Ａ Ｍ ７と一致がとら
れた非同期信号ＩＮを取込み、スイッチ入力制御回路に
入力情報ＤＩを供給する。また、論理比較器１４には論
理和機能が備えられており、スイッチ端子群１０のいず
れか１つ以上のスイッチが押されないと一致信号は出力
されない詐 したがって、スイッチ端子群１０がら入力があったとき
、ＲＡＭ６とＲ，ＡＭ７の二つの内容が一再度スイッチ
操作を行うことＫなる。
は、タイミング信号φ２の／％イレベルの間で論理開閉
器１１を開（。モード信号等の非同期信号ＩＮはスイッ
チ端子群１０より入力され論理開閉器１１を通ってデー
タバス１２に入力される。この非同期信号ＩＮは、デー
タバス１２により論理演算回路８に入力し、データバス
１３を通ってタイミング信号φ３の）・イレベルでＲＡ
Ｍ６に書込まれ、タイミング信号φ番のハイレベルでＲ
ＡＭ７に書込まれる。すなわち、スイッチ端子群１０か
ら外部操作により入力された非同期信号ＩＮはこのスイ
ッチ端子群１０のチャタリング時間より長い書込タイミ
ングのずれを有するＲＡＭ６およびｉＬＡＭ７にそれぞ
れ書込まれる。このＲＡＭ６および７に書込まれた非同
期信号ＩＮは論理比較器１４で常に比較され、この一致
信号すがノア回路２１に与えられる。このノア回路２１
にはプログラマブルロジックアレイ５の出力信号Ｃが与
えられており、■４のタイミングでラッチ回ｗ５１７に
ラッチ電圧を与える。これにより、ラッチ回路１７はＲ
ＡＭ６より出力されているＲ Ａ Ｍ ７と一致がとら
れた非同期信号ＩＮを取込み、スイッチ入力制御回路に
入力情報ＤＩを供給する。また、論理比較器１４には論
理和機能が備えられており、スイッチ端子群１０のいず
れか１つ以上のスイッチが押されないと一致信号は出力
されない詐 したがって、スイッチ端子群１０がら入力があったとき
、ＲＡＭ６とＲ，ＡＭ７の二つの内容が一再度スイッチ
操作を行うことＫなる。
以上説明したように本発明によれば、スイッチ端子群よ
り入力された信号を第一の記憶回路に書込むとともにチ
ャタリング時間経過後に第二の記憶回路に書込み、この
両記憶回路の記憶内容が一致したときにこの記憶内容を
スイッチ端子群よりの入力信号として与えることとした
。
り入力された信号を第一の記憶回路に書込むとともにチ
ャタリング時間経過後に第二の記憶回路に書込み、この
両記憶回路の記憶内容が一致したときにこの記憶内容を
スイッチ端子群よりの入力信号として与えることとした
。
したがって、従来の時計装置のようにチャタリングを防
止するためのチャタリング防止回路を入力側に特別に設
ける必要がな（、従来の時計装置に含まれる記憶回路を
利用してチャタリングを正確に防止することができる。
止するためのチャタリング防止回路を入力側に特別に設
ける必要がな（、従来の時計装置に含まれる記憶回路を
利用してチャタリングを正確に防止することができる。
第１図は本発明一実施例の要部ブロック構成図。
第２図は上記実施例の動作タイムチャート。
１・・・基準信号発振源、２・・・分周器、３・・・タ
イミングジェネレータ、４・・・アドレスカウンタ、５
・・・プログラマブルロジックアレイ、６．７・・・Ｒ
ＡＭ。 ８・・・論理演算回路、１０・・・スイッチ端子群、１
１．１５．１６・・・論理開閉器、１２．１３・・・バ
ス、１４・・・論理比較器、１７・・・ラッチ回路、１
９〜２１・・・ノア回路。 １□−′ 一５３！。 ３ 谷 寡 ｉ ｄ ５ 手続補正書 昭和５７年９月１４日 １、事件の表示 昭和５６年平時願第１７４７１８号 ２、発明の名称 電子時計 ３、補正をする者 事件との関係 特許出願人 住 所 東京都港区芝五丁目７番１５号名称 日
本電気アイジ−マイコンシステム株式会社代表者 内
丸 隋 ４、代理人 住 所 東京都練馬区関町北二゛丁目２６番１８号
−４・−氏名 弁理士（７８２３）井出直孝 −５、補
正命令の日付 （自発補正） ６、 補正により増加する発明の数 な し７、補正
の対象 明細書の「特許請求の範囲」の欄 および「発明の詳細な説明」の欄。 ８、補正の内容 ｆｌｌ 特許請求の範囲を別紙のとおり補正する。 （２）明細書第２頁最終行目 ［・・・行つ・・・・・・・・・ユニノｌ−Ｊヲ行う論
理演算ユニットと、この論理演算ユニ」と補正する。 （３）明細書第３頁第２行目 ［・・・前記演算ユニット・・・・・・する］を「・・
・前記論理演算ユニット・・・・・・する」と補正する
。 （４）明細書第３頁第６行目〜同第７行目「・・・前記
演算論理ユニットに・・・れ、この演算論理ユニット・
・・」を 「・・・前記論理演算ユニットに・・・れ、この論理演
算ユニット・・・」と補正する。 （５） 明細書第５頁第１５行目 ［・・・のラッチ電圧端子・・・」を ［・・・のラッチクロック端子・・・］と補正する。 （６） 明細書第７頁第１１行目〜同第１２行目［ラ
ッチ電圧・・・・・・］を 「ラッチクロックを・・・・・・」と補正する。 〔別 紙〕 〔特許請求の範囲〕 （１１処理要求信号に基づきデータ処理を行う−ｊｊｊ
ｊ■ユニットと、この論理演剰ユニソｌ−の処理内容を
制御するプログラマブルロジソクアレイと、前記論理演
算ユニソ］・の処理内容を記１、ａず古体タイミングが
所定の時間だりすらして設定された二つの記憶回路とを
備えた電子時計において、人力用のスイッチ端子群のチ
ャタリング１．＋Ｊ間より＋ｉｉ＋記所定侍所定時間な
るように前記所定１１１間とこのスイッチ端子群のチャ
タリング時間との関係を設定し、前記スイッチ端子群か
らの入力信号が曲記呻−理演算ユニットに与えられ、こ
の論理演算−ユニットに入力された前記入力信号が前記
二つの記４１２ Ｉ’ｌｌ路に書込まれ、この二つの記
憶回路の内容が一致したときに前記入力信号を有効な入
力情報とするように構成されたことを特徴とする電子時
計。 ５４１−
イミングジェネレータ、４・・・アドレスカウンタ、５
・・・プログラマブルロジックアレイ、６．７・・・Ｒ
ＡＭ。 ８・・・論理演算回路、１０・・・スイッチ端子群、１
１．１５．１６・・・論理開閉器、１２．１３・・・バ
ス、１４・・・論理比較器、１７・・・ラッチ回路、１
９〜２１・・・ノア回路。 １□−′ 一５３！。 ３ 谷 寡 ｉ ｄ ５ 手続補正書 昭和５７年９月１４日 １、事件の表示 昭和５６年平時願第１７４７１８号 ２、発明の名称 電子時計 ３、補正をする者 事件との関係 特許出願人 住 所 東京都港区芝五丁目７番１５号名称 日
本電気アイジ−マイコンシステム株式会社代表者 内
丸 隋 ４、代理人 住 所 東京都練馬区関町北二゛丁目２６番１８号
−４・−氏名 弁理士（７８２３）井出直孝 −５、補
正命令の日付 （自発補正） ６、 補正により増加する発明の数 な し７、補正
の対象 明細書の「特許請求の範囲」の欄 および「発明の詳細な説明」の欄。 ８、補正の内容 ｆｌｌ 特許請求の範囲を別紙のとおり補正する。 （２）明細書第２頁最終行目 ［・・・行つ・・・・・・・・・ユニノｌ−Ｊヲ行う論
理演算ユニットと、この論理演算ユニ」と補正する。 （３）明細書第３頁第２行目 ［・・・前記演算ユニット・・・・・・する］を「・・
・前記論理演算ユニット・・・・・・する」と補正する
。 （４）明細書第３頁第６行目〜同第７行目「・・・前記
演算論理ユニットに・・・れ、この演算論理ユニット・
・・」を 「・・・前記論理演算ユニットに・・・れ、この論理演
算ユニット・・・」と補正する。 （５） 明細書第５頁第１５行目 ［・・・のラッチ電圧端子・・・」を ［・・・のラッチクロック端子・・・］と補正する。 （６） 明細書第７頁第１１行目〜同第１２行目［ラ
ッチ電圧・・・・・・］を 「ラッチクロックを・・・・・・」と補正する。 〔別 紙〕 〔特許請求の範囲〕 （１１処理要求信号に基づきデータ処理を行う−ｊｊｊ
ｊ■ユニットと、この論理演剰ユニソｌ−の処理内容を
制御するプログラマブルロジソクアレイと、前記論理演
算ユニソ］・の処理内容を記１、ａず古体タイミングが
所定の時間だりすらして設定された二つの記憶回路とを
備えた電子時計において、人力用のスイッチ端子群のチ
ャタリング１．＋Ｊ間より＋ｉｉ＋記所定侍所定時間な
るように前記所定１１１間とこのスイッチ端子群のチャ
タリング時間との関係を設定し、前記スイッチ端子群か
らの入力信号が曲記呻−理演算ユニットに与えられ、こ
の論理演算−ユニットに入力された前記入力信号が前記
二つの記４１２ Ｉ’ｌｌ路に書込まれ、この二つの記
憶回路の内容が一致したときに前記入力信号を有効な入
力情報とするように構成されたことを特徴とする電子時
計。 ５４１−
Claims (1)
- （１）処理要求信号に基づきデータ処理を行う演算論理
ユニットと、この演算論理ユニットの処理内容を制御す
るプログラマブルロジックアレイと、前記演算論理ユニ
ットの処理内容を記憶する書込タイミングが所定の時間
だけずらして設定された二つの記憶回路とを備えた電子
時計において、入力用のスイッチ端子群のチャタリング
時間より前記所定時間が長（なるように前記所定時間と
このスイッチ端子群のチャタリング時間との関係を設定
し、前記スイッチ端子群からの入力信号が前記演算論理
ユニットに与えられ、この演算論理ユニットに入力され
た前記入力信号が前記二つの記憶回路に書込まれ、この
二つの記憶回路の内容が一致したときに前記入力信号を
有効な入力情報とするように構成されたことを特徴とす
る電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174718A JPS5876796A (ja) | 1981-10-30 | 1981-10-30 | 電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174718A JPS5876796A (ja) | 1981-10-30 | 1981-10-30 | 電子時計 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5876796A true JPS5876796A (ja) | 1983-05-09 |
Family
ID=15983429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174718A Pending JPS5876796A (ja) | 1981-10-30 | 1981-10-30 | 電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5876796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03297216A (ja) * | 1990-04-16 | 1991-12-27 | Toshiba Corp | デジタル値チャタリング判定装置 |
| EP0589655A1 (en) * | 1992-09-24 | 1994-03-30 | Xerox Corporation | Method and apparatus for debouncing signals |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146254A (ja) * | 1974-05-14 | 1975-11-22 | ||
| JPS5275961A (en) * | 1975-12-22 | 1977-06-25 | Toshiba Corp | Noise deletion equipment |
| JPS5415884A (en) * | 1977-06-28 | 1979-02-06 | Kato Shiyouji | Pig turning into and out installation in slaughter house |
-
1981
- 1981-10-30 JP JP56174718A patent/JPS5876796A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146254A (ja) * | 1974-05-14 | 1975-11-22 | ||
| JPS5275961A (en) * | 1975-12-22 | 1977-06-25 | Toshiba Corp | Noise deletion equipment |
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|---|---|---|---|---|
| JPH03297216A (ja) * | 1990-04-16 | 1991-12-27 | Toshiba Corp | デジタル値チャタリング判定装置 |
| EP0589655A1 (en) * | 1992-09-24 | 1994-03-30 | Xerox Corporation | Method and apparatus for debouncing signals |
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