JPH1195864A - タイマ装置 - Google Patents
タイマ装置Info
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- JPH1195864A JPH1195864A JP9255310A JP25531097A JPH1195864A JP H1195864 A JPH1195864 A JP H1195864A JP 9255310 A JP9255310 A JP 9255310A JP 25531097 A JP25531097 A JP 25531097A JP H1195864 A JPH1195864 A JP H1195864A
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- counter
- signal
- timer
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-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F1/00—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers
- G04F1/005—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers using electronic timing, e.g. counting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Programmable Controllers (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 従来は、割り込み処理中で出力値設定ビット
（ＯＤ）を反転する必要があるため、タイミングが厳し
いアプリケーションによっては、ソフトウェアの処理時
間が長くなり、タイミングネックになる危険性があっ
た。 【解決手段】 タイマ・カウンタ（ＴＣ）１０２の値が
カウント・クロックが入力される毎にカウントアップし
ていき、そのカウント値がコンペア・レジスタ（ＣＲ）
１０３の設定値と一致したことが、一致検出回路１０５
で検出されると、一致信号１０６が出力される。この一
致信号１０６は、外部のＣＰＵに割り込み信号として入
力され、これによりＣＰＵは割り込みルーチンを起動す
る。割り込みルーチンにより、コンペア・レジスタ（Ｃ
Ｒ）１０３の設定値が更新され、タイマ・カウンタ（Ｔ
Ｃ）１０２の値が端子反転インターバル時間ｂｕｚ＿ｉ
歩進する毎に出力端子１０９の出力信号が反転する。
（ＯＤ）を反転する必要があるため、タイミングが厳し
いアプリケーションによっては、ソフトウェアの処理時
間が長くなり、タイミングネックになる危険性があっ
た。 【解決手段】 タイマ・カウンタ（ＴＣ）１０２の値が
カウント・クロックが入力される毎にカウントアップし
ていき、そのカウント値がコンペア・レジスタ（ＣＲ）
１０３の設定値と一致したことが、一致検出回路１０５
で検出されると、一致信号１０６が出力される。この一
致信号１０６は、外部のＣＰＵに割り込み信号として入
力され、これによりＣＰＵは割り込みルーチンを起動す
る。割り込みルーチンにより、コンペア・レジスタ（Ｃ
Ｒ）１０３の設定値が更新され、タイマ・カウンタ（Ｔ
Ｃ）１０２の値が端子反転インターバル時間ｂｕｚ＿ｉ
歩進する毎に出力端子１０９の出力信号が反転する。
Description
【０００１】
【発明の属する技術分野】本発明はタイマ装置に係り、
特にタイマカウンタを備えるタイマ装置に関する。
特にタイマカウンタを備えるタイマ装置に関する。
【０００２】
【従来の技術】図７は、従来のタイマ装置の一例の構成
図を示す。この従来のタイマ装置は、カウントクロック
１０１によってカウントアップするタイマ・カウンタ
（ＴＣ）１０２と、バス１０４に接続され一致信号時間
を設定するコンペア・レジスタ（ＣＲ）１０３と、タイ
マ・カウンタ（ＴＣ）１０２とコンペア・レジスタ（Ｃ
Ｒ）１０３の値を比較し、両者が一致すると一致信号１
０６を出力する一致検出回路１０５と、一致信号１０６
の出力毎に出力値設定ビット（ＯＤ）１０７の値を出力
端子１０９に出力するクロックラッチ１０８により構成
される。また、コンペア・レジスタ（ＣＲ）１０３と出
力値設定ビット（ＯＤ）１０７に対するデータの読み出
し及び書き込みはバス１０４を介して行われる。
図を示す。この従来のタイマ装置は、カウントクロック
１０１によってカウントアップするタイマ・カウンタ
（ＴＣ）１０２と、バス１０４に接続され一致信号時間
を設定するコンペア・レジスタ（ＣＲ）１０３と、タイ
マ・カウンタ（ＴＣ）１０２とコンペア・レジスタ（Ｃ
Ｒ）１０３の値を比較し、両者が一致すると一致信号１
０６を出力する一致検出回路１０５と、一致信号１０６
の出力毎に出力値設定ビット（ＯＤ）１０７の値を出力
端子１０９に出力するクロックラッチ１０８により構成
される。また、コンペア・レジスタ（ＣＲ）１０３と出
力値設定ビット（ＯＤ）１０７に対するデータの読み出
し及び書き込みはバス１０４を介して行われる。
【０００３】次に、従来のタイマ装置を用いて図１１に
示すキーマトリクス制御とブザー制御を行うシステムに
おけるＣＰＵの動作タイミングを、図８のソフトウェア
のフローチャートを用いて説明する。図１１において、
タイマ装置４０１は、ランダム・アクセス・メモリ（Ｒ
ＡＭ）４０２及び中央処理装置（ＣＰＵ）４０３にバス
４０４（図７のバス１０４に相当）を介して接続される
一方、ブザー４０５に接続されている。また、バス４０
４にはキー４０６が接続されている。
示すキーマトリクス制御とブザー制御を行うシステムに
おけるＣＰＵの動作タイミングを、図８のソフトウェア
のフローチャートを用いて説明する。図１１において、
タイマ装置４０１は、ランダム・アクセス・メモリ（Ｒ
ＡＭ）４０２及び中央処理装置（ＣＰＵ）４０３にバス
４０４（図７のバス１０４に相当）を介して接続される
一方、ブザー４０５に接続されている。また、バス４０
４にはキー４０６が接続されている。
【０００４】かかるシステムにおいて、ＣＰＵ４０３は
まず、ＲＡＭ４０２にキーカウンタ（ｋｅｙ）とブザー
カウンタ（ｂｕｚ）を配置する。すなわち、図８（Ａ）
に示すメイン（ＭＡＩＮ）プログラムに従い、キーカウ
ンタ（ｋｅｙ）とブザーカウンタ（ｂｕｚ）にキー割り
込みインターバル時間の初期値ｋｅｙ＿ｉと端子反転イ
ンターバル時間の初期値ｂｕｚ＿ｉを代入する（ステッ
プ２０１、２０２）。
まず、ＲＡＭ４０２にキーカウンタ（ｋｅｙ）とブザー
カウンタ（ｂｕｚ）を配置する。すなわち、図８（Ａ）
に示すメイン（ＭＡＩＮ）プログラムに従い、キーカウ
ンタ（ｋｅｙ）とブザーカウンタ（ｂｕｚ）にキー割り
込みインターバル時間の初期値ｋｅｙ＿ｉと端子反転イ
ンターバル時間の初期値ｂｕｚ＿ｉを代入する（ステッ
プ２０１、２０２）。
【０００５】続いて、このキーカウンタ（ｋｅｙ）の値
とブザーカウンタ（ｂｕｚ）の値を比較し（ステップ２
０３）、キーカウンタ（ｋｅｙ）の値の方が小さけれ
ば、タイマ装置４０１内の図７に示したコンペア・レジ
スタ（ＣＲ）１０３に、バス１０４を介してキーカウン
タ（ｋｅｙ）の値を代入し（ステップ２０４）、ブザー
カウンタ（ｂｕｚ）の値の方が小さければ、コンペア・
レジスタ（ＣＲ）１０３にバス１０４を介してブザーカ
ウンタ（ｂｕｚ）の値を代入する（ステップ２０５）。
その後、ＣＰＵ４０３はタイマ装置４０１の割り込みを
許可し（ステップ２０６）、タイマ装置４０１をスター
トさせる（ステップ２０７）。
とブザーカウンタ（ｂｕｚ）の値を比較し（ステップ２
０３）、キーカウンタ（ｋｅｙ）の値の方が小さけれ
ば、タイマ装置４０１内の図７に示したコンペア・レジ
スタ（ＣＲ）１０３に、バス１０４を介してキーカウン
タ（ｋｅｙ）の値を代入し（ステップ２０４）、ブザー
カウンタ（ｂｕｚ）の値の方が小さければ、コンペア・
レジスタ（ＣＲ）１０３にバス１０４を介してブザーカ
ウンタ（ｂｕｚ）の値を代入する（ステップ２０５）。
その後、ＣＰＵ４０３はタイマ装置４０１の割り込みを
許可し（ステップ２０６）、タイマ装置４０１をスター
トさせる（ステップ２０７）。
【０００６】また、図８（Ｂ）に示す割り込みルーチン
において、図７に示したキーカウンタ（ｋｅｙ）の値が
タイマ・カウンタ（ＴＣ）１０２の値以下であるかどう
か比較し（ステップ２１１）、キーカウンタ（ｋｅｙ）
の値がタイマ・カウンタ（ＴＣ）１０２の値以下であれ
ば、キーカウンタ（ｋｅｙ）の値にキー割り込みインタ
ーバル時間ｋｅｙ＿ｉを加算してキーカウンタ（ｋｅ
ｙ）の値を更新する（ステップ２１２）。
において、図７に示したキーカウンタ（ｋｅｙ）の値が
タイマ・カウンタ（ＴＣ）１０２の値以下であるかどう
か比較し（ステップ２１１）、キーカウンタ（ｋｅｙ）
の値がタイマ・カウンタ（ＴＣ）１０２の値以下であれ
ば、キーカウンタ（ｋｅｙ）の値にキー割り込みインタ
ーバル時間ｋｅｙ＿ｉを加算してキーカウンタ（ｋｅ
ｙ）の値を更新する（ステップ２１２）。
【０００７】次に、ブザーカウンタ（ｂｕｚ）の値がタ
イマ・カウンタ（ＴＣ）１０２の値以下であるかどうか
を比較し（ステップ２１３）、ブザーカウンタ（ｂｕ
ｚ）の値がタイマ・カウンタ（ＴＣ）１０２の値以下で
あるときには、ブザーカウンタ（ｂｕｚ）の値に端子反
転インターバル時間ｂｕｚ＿ｉを加算してブザーカウン
タ（ｂｕｚ）の値を更新する（ステップ２１４）。
イマ・カウンタ（ＴＣ）１０２の値以下であるかどうか
を比較し（ステップ２１３）、ブザーカウンタ（ｂｕ
ｚ）の値がタイマ・カウンタ（ＴＣ）１０２の値以下で
あるときには、ブザーカウンタ（ｂｕｚ）の値に端子反
転インターバル時間ｂｕｚ＿ｉを加算してブザーカウン
タ（ｂｕｚ）の値を更新する（ステップ２１４）。
【０００８】次に、キーカウンタ（ｋｅｙ）の値とブザ
ーカウンタ（ｂｕｚ）の値を比較して（ステップ２１
５）、ブザーカウンタ（ｂｕｚ）の値がキーカウンタ
（ｋｅｙ）の値以下であれば、続いて図７に示したカウ
ンタ装置内の出力値設定ビット（ＯＤ）１０７の値が”
１”であるかどうか判定し（ステップ２１６）、ＯＤ＝
１であれば出力値設定ビット（ＯＤ）１０７の値を反転
した後（ステップ２１７）、コンペア・レジスタ（Ｃ
Ｒ）１０３にブザーカウンタ（ｂｕｚ）の値を代入する
（ステップ２１９）。
ーカウンタ（ｂｕｚ）の値を比較して（ステップ２１
５）、ブザーカウンタ（ｂｕｚ）の値がキーカウンタ
（ｋｅｙ）の値以下であれば、続いて図７に示したカウ
ンタ装置内の出力値設定ビット（ＯＤ）１０７の値が”
１”であるかどうか判定し（ステップ２１６）、ＯＤ＝
１であれば出力値設定ビット（ＯＤ）１０７の値を反転
した後（ステップ２１７）、コンペア・レジスタ（Ｃ
Ｒ）１０３にブザーカウンタ（ｂｕｚ）の値を代入する
（ステップ２１９）。
【０００９】逆に、ステップ２１６でＯＤ≠１と判定し
たときは、出力値設定ビット（ＯＤ）１０７の値を反転
した後（ステップ２１８）、コンペア・レジスタ（Ｃ
Ｒ）１０３にブザーカウンタ（ｂｕｚ）の値を代入する
（ステップ２１９）。一方、ステップ２１５でブザーカ
ウンタ（ｂｕｚ）の値がキーカウンタ（ｋｅｙ）の値よ
り大であると判定したときは、コンペア・レジスタ（Ｃ
Ｒ）１０３にキーカウンタ（ｋｅｙ）の値を代入する
（ステップ２２０）。
たときは、出力値設定ビット（ＯＤ）１０７の値を反転
した後（ステップ２１８）、コンペア・レジスタ（Ｃ
Ｒ）１０３にブザーカウンタ（ｂｕｚ）の値を代入する
（ステップ２１９）。一方、ステップ２１５でブザーカ
ウンタ（ｂｕｚ）の値がキーカウンタ（ｋｅｙ）の値よ
り大であると判定したときは、コンペア・レジスタ（Ｃ
Ｒ）１０３にキーカウンタ（ｋｅｙ）の値を代入する
（ステップ２２０）。
【００１０】図９は上記の従来のタイマ装置の動作説明
用のタイムチャートである。例としてｂｕｚ＿ｉ＝６０
０Ｈ、ｋｅｙ＿ｉ＝１１００Ｈの場合を示している。キ
ーカウンタ（ｋｅｙ）に初期値１１００Ｈを設定し（ス
テップ２０１）、ブザーカウンタ（ｂｕｚ）に初期値６
００Ｈを設定し（ステップ２０２）、ブザーカウンタ
（ｂｕｚ）の値（６００Ｈ）の方がキーカウンタ（ｋｅ
ｙ）の値（１１００Ｈ）より小さいので、コンペア・レ
ジスタ（ＣＲ）１０３にブザーカウンタ（ｂｕｚ）の値
（６００Ｈ）を代入する（ステップ２０３、２０５）。
その後、タイマ割り込みを許可し、タイマをスタートさ
せる（ステップ２０６、２０７）。
用のタイムチャートである。例としてｂｕｚ＿ｉ＝６０
０Ｈ、ｋｅｙ＿ｉ＝１１００Ｈの場合を示している。キ
ーカウンタ（ｋｅｙ）に初期値１１００Ｈを設定し（ス
テップ２０１）、ブザーカウンタ（ｂｕｚ）に初期値６
００Ｈを設定し（ステップ２０２）、ブザーカウンタ
（ｂｕｚ）の値（６００Ｈ）の方がキーカウンタ（ｋｅ
ｙ）の値（１１００Ｈ）より小さいので、コンペア・レ
ジスタ（ＣＲ）１０３にブザーカウンタ（ｂｕｚ）の値
（６００Ｈ）を代入する（ステップ２０３、２０５）。
その後、タイマ割り込みを許可し、タイマをスタートさ
せる（ステップ２０６、２０７）。
【００１１】タイマ・カウンタ（ＴＣ）１０２がコンペ
ア・レジスタ（ＣＲ）１０３の値（６００Ｈ）と等しく
なると、出力端子１０９には出力値設定ビット（ＯＤ）
１０７の値が出力される。これと同時に割り込みが発生
する。割り込みルーチンでは、ブザーカウンタ（ｂｕ
ｚ）の値（６００Ｈ）がタイマ・カウンタ（ＴＣ）１０
２の値より小さいので、ブザーカウンタ（ｂｕｚ）の値
を加算してＣ００Ｈとし（ステップ２１４）、加算後の
ブザーカウンタ（ｂｕｚ）の値（Ｃ００Ｈ）とキーカウ
ンタ（ｋｅｙ）の値（１１００Ｈ）を比較すると、加算
後のブザーカウンタ（ｂｕｚ）の値（Ｃ００Ｈ）がキー
カウンタ（ｋｅｙ）の値（１１００Ｈ）より小さいので
出力値設定ビット（ＯＤ）１０７を反転し（ステップ２
１６、２１７又は２１８）、コンペア・レジスタ（Ｃ
Ｒ）１０３にブザーカウンタ（ｂｕｚ）の値（Ｃ００
Ｈ）を代入し（ステップ２１９）、割り込み処理を終了
する。
ア・レジスタ（ＣＲ）１０３の値（６００Ｈ）と等しく
なると、出力端子１０９には出力値設定ビット（ＯＤ）
１０７の値が出力される。これと同時に割り込みが発生
する。割り込みルーチンでは、ブザーカウンタ（ｂｕ
ｚ）の値（６００Ｈ）がタイマ・カウンタ（ＴＣ）１０
２の値より小さいので、ブザーカウンタ（ｂｕｚ）の値
を加算してＣ００Ｈとし（ステップ２１４）、加算後の
ブザーカウンタ（ｂｕｚ）の値（Ｃ００Ｈ）とキーカウ
ンタ（ｋｅｙ）の値（１１００Ｈ）を比較すると、加算
後のブザーカウンタ（ｂｕｚ）の値（Ｃ００Ｈ）がキー
カウンタ（ｋｅｙ）の値（１１００Ｈ）より小さいので
出力値設定ビット（ＯＤ）１０７を反転し（ステップ２
１６、２１７又は２１８）、コンペア・レジスタ（Ｃ
Ｒ）１０３にブザーカウンタ（ｂｕｚ）の値（Ｃ００
Ｈ）を代入し（ステップ２１９）、割り込み処理を終了
する。
【００１２】次にタイマ・カウンタ（ＴＣ）１０２がコ
ンペア・レジスタ（ＣＲ）１０３の値（Ｃ００Ｈ）と等
しくなると出力端子１０９には出力値設定ビット（Ｏ
Ｄ）１０７の値が出力される（出力端子１０９の出力は
反転する）。
ンペア・レジスタ（ＣＲ）１０３の値（Ｃ００Ｈ）と等
しくなると出力端子１０９には出力値設定ビット（Ｏ
Ｄ）１０７の値が出力される（出力端子１０９の出力は
反転する）。
【００１３】割り込みルーチンではタイマ・カウンタ
（ＴＣ）１０２の値（Ｃ００Ｈ）がブザーカウンタ（ｂ
ｕｚ）の値（Ｃ００Ｈ）と等しいので、ブザーカウンタ
（ｂｕｚ）の値にｂｕｚ＿ｉ＝６００Ｈを加算して、ブ
ザーカウンタ（ｂｕｚ）の値を１２００Ｈとし（ステッ
プ２１３、２１４）、続いて、キーカウンタ（ｋｅｙ）
の値（１１００Ｈ）と加算後のブザーカウンタ（ｂｕ
ｚ）の値（１２００Ｈ）を比較すると（ステップ２１
５）、キーカウンタ（ｋｅｙ）の値の方が小さいので、
コンペア・レジスタ（ＣＲ）１０３にはキーカウンタ
（ｋｅｙ）の値（１１００Ｈ）を代入し、割り込み処理
を終了する（出力値設定ビット（ＯＤ）１０７は反転さ
せない）。
（ＴＣ）１０２の値（Ｃ００Ｈ）がブザーカウンタ（ｂ
ｕｚ）の値（Ｃ００Ｈ）と等しいので、ブザーカウンタ
（ｂｕｚ）の値にｂｕｚ＿ｉ＝６００Ｈを加算して、ブ
ザーカウンタ（ｂｕｚ）の値を１２００Ｈとし（ステッ
プ２１３、２１４）、続いて、キーカウンタ（ｋｅｙ）
の値（１１００Ｈ）と加算後のブザーカウンタ（ｂｕ
ｚ）の値（１２００Ｈ）を比較すると（ステップ２１
５）、キーカウンタ（ｋｅｙ）の値の方が小さいので、
コンペア・レジスタ（ＣＲ）１０３にはキーカウンタ
（ｋｅｙ）の値（１１００Ｈ）を代入し、割り込み処理
を終了する（出力値設定ビット（ＯＤ）１０７は反転さ
せない）。
【００１４】次にタイマ・カウンタ（ＴＣ）１０２がコ
ンペア・レジスタ（ＣＲ）１０３の値（１１００Ｈ）と
等しくなると、出力端子１０９には出力値設定ビット
（ＯＤ）１０７の値が出力される（出力端子１０９の出
力は反転しない）。これと同時に、割り込みルーチンが
起動する。
ンペア・レジスタ（ＣＲ）１０３の値（１１００Ｈ）と
等しくなると、出力端子１０９には出力値設定ビット
（ＯＤ）１０７の値が出力される（出力端子１０９の出
力は反転しない）。これと同時に、割り込みルーチンが
起動する。
【００１５】割り込みルーチンではタイマ・カウンタ
（ＴＣ）１０２の値（１１００Ｈ）がキーカウンタ（ｋ
ｅｙ）の値（１１００Ｈ）と比較し（ステップ２１
１）、両者が等しいので、キーカウンタ（ｋｅｙ）の値
にｋｅｙ＿ｉ＝１１００Ｈを加算してキーカウンタ（ｋ
ｅｙ）の値を２２００Ｈとする（ステップ２１２）。続
いて、キー取り込み処理を行い、ブザーカウンタ（ｂｕ
ｚ）の値（１２００Ｈ）とキーカウンタ（ｋｅｙ）の値
（２２００Ｈ）を比較すると（ステップ２１５）、ブザ
ーカウンタ（ｂｕｚ）の値の方が小さいので、出力値設
定ビット（ＯＤ）１０７を反転し（ステップ２１６、２
１７）、コンペア・レジスタ（ＣＲ）１０３にブザーカ
ウンタ（ｂｕｚ）の値（１２００Ｈ）を代入し（ステッ
プ２１９）、割り込み処理を終了する。
（ＴＣ）１０２の値（１１００Ｈ）がキーカウンタ（ｋ
ｅｙ）の値（１１００Ｈ）と比較し（ステップ２１
１）、両者が等しいので、キーカウンタ（ｋｅｙ）の値
にｋｅｙ＿ｉ＝１１００Ｈを加算してキーカウンタ（ｋ
ｅｙ）の値を２２００Ｈとする（ステップ２１２）。続
いて、キー取り込み処理を行い、ブザーカウンタ（ｂｕ
ｚ）の値（１２００Ｈ）とキーカウンタ（ｋｅｙ）の値
（２２００Ｈ）を比較すると（ステップ２１５）、ブザ
ーカウンタ（ｂｕｚ）の値の方が小さいので、出力値設
定ビット（ＯＤ）１０７を反転し（ステップ２１６、２
１７）、コンペア・レジスタ（ＣＲ）１０３にブザーカ
ウンタ（ｂｕｚ）の値（１２００Ｈ）を代入し（ステッ
プ２１９）、割り込み処理を終了する。
【００１６】このように、本ソフトウェアを実行する
と、タイマ・カウンタ（ＴＣ）１０２の６００Ｈ毎に、
出力端子１０９の出力が反転して図１１のブザー４０５
を鳴らし、タイマ・カウンタ（ＴＣ）１０２の１１００
Ｈ毎にキー４０６のデータ取り込み処理を行う。
と、タイマ・カウンタ（ＴＣ）１０２の６００Ｈ毎に、
出力端子１０９の出力が反転して図１１のブザー４０５
を鳴らし、タイマ・カウンタ（ＴＣ）１０２の１１００
Ｈ毎にキー４０６のデータ取り込み処理を行う。
【００１７】次に、従来のタイマ装置を用いてブザー制
御のみを行う場合のタイミングを図１０のソフトウェア
のフローチャートを用いて説明する。図１０（Ａ）に示
すメインプログラムではコンペア・レジスタ（ＣＲ）１
０３にｂｕｚ＿ｉを代入し（ステップ３０１）、タイマ
装置の割り込みを許可し（ステップ３０３）、タイマを
スタートする（ステップ３０４）。また、タイマ装置か
ら一致信号が出力される毎に、ＣＰＵにおいて起動され
る図１０（Ｂ）に示す割り込みルーチンにおいては、出
力値設定ビット（ＯＤ）１０７を反転し（ステップ３２
１、３２２又は３２３）、その後コンペア・レジスタ
（ＣＲ）１０３にｂｕｚ＿ｉを加算して、これをバス４
０４（１０４）を通して新たなコンペア・レジスタ（Ｃ
Ｒ）の値として設定する（ステップ３２４）。
御のみを行う場合のタイミングを図１０のソフトウェア
のフローチャートを用いて説明する。図１０（Ａ）に示
すメインプログラムではコンペア・レジスタ（ＣＲ）１
０３にｂｕｚ＿ｉを代入し（ステップ３０１）、タイマ
装置の割り込みを許可し（ステップ３０３）、タイマを
スタートする（ステップ３０４）。また、タイマ装置か
ら一致信号が出力される毎に、ＣＰＵにおいて起動され
る図１０（Ｂ）に示す割り込みルーチンにおいては、出
力値設定ビット（ＯＤ）１０７を反転し（ステップ３２
１、３２２又は３２３）、その後コンペア・レジスタ
（ＣＲ）１０３にｂｕｚ＿ｉを加算して、これをバス４
０４（１０４）を通して新たなコンペア・レジスタ（Ｃ
Ｒ）の値として設定する（ステップ３２４）。
【００１８】
【発明が解決しようとする課題】しかるに、上記の従来
のタイマ装置では、そのタイマ装置を出力端子１０９の
反転出力のためのみに使用する場合、割り込み処理中で
出力値設定ビット（ＯＤ）１０７を反転する必要があっ
た。このため、タイミングが厳しいアプリケーションに
よっては、ソフトウェアの処理時間が長くなり、タイミ
ングネックになる危険性があった。
のタイマ装置では、そのタイマ装置を出力端子１０９の
反転出力のためのみに使用する場合、割り込み処理中で
出力値設定ビット（ＯＤ）１０７を反転する必要があっ
た。このため、タイミングが厳しいアプリケーションに
よっては、ソフトウェアの処理時間が長くなり、タイミ
ングネックになる危険性があった。
【００１９】本発明は上記の点に鑑みなされたもので、
効率のよいソフトウェアで動作することができるタイマ
装置を提供することを目的とする。
効率のよいソフトウェアで動作することができるタイマ
装置を提供することを目的とする。
【００２０】また、本発明の他の目的は、タイミングネ
ックとならないソフトウェアを設計でき、このことによ
りテスト時間を短縮することが可能なタイマ装置を提供
することにある。
ックとならないソフトウェアを設計でき、このことによ
りテスト時間を短縮することが可能なタイマ装置を提供
することにある。
【００２１】
【課題を解決するための手段】本発明は上記の目的を達
成するため、カウント・クロックをカウントするタイマ
・カウンタと、外部から所定時間毎に一定値ずつ増加す
る値が可変設定されるレジスタと、レジスタの値とタイ
マ・カウンタの値とが一致したかどうか検出し、一致し
た時に一致信号を出力する一致検出回路と、外部から所
定タイミングで設定される反転許可フラグを発生するフ
ラグ発生手段と、反転許可フラグが反転許可を示す値の
ときで、かつ、一致検出回路から一致信号が出力された
時に、出力端子への出力信号を反転させる信号発生回路
とを有する構成としたものである。
成するため、カウント・クロックをカウントするタイマ
・カウンタと、外部から所定時間毎に一定値ずつ増加す
る値が可変設定されるレジスタと、レジスタの値とタイ
マ・カウンタの値とが一致したかどうか検出し、一致し
た時に一致信号を出力する一致検出回路と、外部から所
定タイミングで設定される反転許可フラグを発生するフ
ラグ発生手段と、反転許可フラグが反転許可を示す値の
ときで、かつ、一致検出回路から一致信号が出力された
時に、出力端子への出力信号を反転させる信号発生回路
とを有する構成としたものである。
【００２２】この発明では、反転許可フラグが反転許可
を示す値のときで、かつ、一致検出回路から一致信号が
出力された時に、出力端子への出力信号を反転させるよ
うにしているため、出力値設定ビット（ＯＤ）の値を一
致信号でラッチして出力信号を得る従来のタイマ装置に
比べて、出力値設定ビット（ＯＤ）の値を検出し、その
検出値に応じて出力値設定ビット（ＯＤ）の値を反転す
るソフトウェア処理をタイマ装置に接続された演算装置
が行う必要がない。
を示す値のときで、かつ、一致検出回路から一致信号が
出力された時に、出力端子への出力信号を反転させるよ
うにしているため、出力値設定ビット（ＯＤ）の値を一
致信号でラッチして出力信号を得る従来のタイマ装置に
比べて、出力値設定ビット（ＯＤ）の値を検出し、その
検出値に応じて出力値設定ビット（ＯＤ）の値を反転す
るソフトウェア処理をタイマ装置に接続された演算装置
が行う必要がない。
【００２３】また、本発明は、カウント・クロックをカ
ウントするタイマ・カウンタと、所定値が設定されたレ
ジスタと、レジスタの値とタイマ・カウンタの値とが一
致したかどうか検出し、一致した時に一致信号を出力す
る一致検出回路と、外部から所定タイミングで設定され
る反転許可フラグを発生するフラグ発生手段と、一致信
号が入力される毎にタイマ・カウンタをクリアするクリ
ア手段と、反転許可フラグが反転許可を示す値のとき
で、かつ、一致検出回路から一致信号が出力された時
に、出力端子への出力信号を反転させる信号発生回路と
を有する構成としたものである。
ウントするタイマ・カウンタと、所定値が設定されたレ
ジスタと、レジスタの値とタイマ・カウンタの値とが一
致したかどうか検出し、一致した時に一致信号を出力す
る一致検出回路と、外部から所定タイミングで設定され
る反転許可フラグを発生するフラグ発生手段と、一致信
号が入力される毎にタイマ・カウンタをクリアするクリ
ア手段と、反転許可フラグが反転許可を示す値のとき
で、かつ、一致検出回路から一致信号が出力された時
に、出力端子への出力信号を反転させる信号発生回路と
を有する構成としたものである。
【００２４】この発明では、一致信号が入力される毎に
タイマ・カウンタをクリアすると共に、反転許可フラグ
が反転許可を示す値のときで、かつ、一致検出回路から
一致信号が出力された時に、出力端子への出力信号を反
転させるようにしたため、タイマ・カウンタの値と比較
するレジスタの値を所定値に固定することができ、ソフ
トウェア処理によってレジスタの値を外部から可変設定
することを不要にできる。
タイマ・カウンタをクリアすると共に、反転許可フラグ
が反転許可を示す値のときで、かつ、一致検出回路から
一致信号が出力された時に、出力端子への出力信号を反
転させるようにしたため、タイマ・カウンタの値と比較
するレジスタの値を所定値に固定することができ、ソフ
トウェア処理によってレジスタの値を外部から可変設定
することを不要にできる。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は本発明になるタイマ装置の第１の実
施の形態の構成図を示す。同図中、図７と同一構成部分
には同一符号を付してある。図１に示す実施の形態のタ
イマ装置は、カウント・クロック１０１によってカウン
トアップするタイマ・カウンタ（ＴＣ）１０２と、一致
時間を設定するコンペア・レジスタ（ＣＲ）１０３と、
一致検出回路１０５と、反転許可フラグ（ＲＥ）１１０
及び一致信号１０６を入力とし、これらを論理積演算す
るＡＮＤ回路１１１と、ＡＮＤ回路１１１の出力信号が
トリガ入力端子Ｔに印加されるＴ型フリップフロップ
（Ｔ−Ｆ／Ｆ）１１２とより構成されている。
て説明する。図１は本発明になるタイマ装置の第１の実
施の形態の構成図を示す。同図中、図７と同一構成部分
には同一符号を付してある。図１に示す実施の形態のタ
イマ装置は、カウント・クロック１０１によってカウン
トアップするタイマ・カウンタ（ＴＣ）１０２と、一致
時間を設定するコンペア・レジスタ（ＣＲ）１０３と、
一致検出回路１０５と、反転許可フラグ（ＲＥ）１１０
及び一致信号１０６を入力とし、これらを論理積演算す
るＡＮＤ回路１１１と、ＡＮＤ回路１１１の出力信号が
トリガ入力端子Ｔに印加されるＴ型フリップフロップ
（Ｔ−Ｆ／Ｆ）１１２とより構成されている。
【００２６】一致検出回路１０５は、タイマ・カウンタ
（ＴＣ）１０２とコンペア・レジスタ（ＣＲ）１０３の
値を比較し、一致を検出した時に一致信号１０６を出力
する。コンペア・レジスタ（ＣＲ）１０３と反転許可フ
ラグ（ＲＥ）１１０に対するデータの読み出し及び書き
込みはバス１０４を介して、図示しないＣＰＵにより行
われる。また、タイマ・カウンタ（ＴＣ）１０２のカウ
ント値は、バス１０４を介して図示しないＣＰＵにも出
力される。
（ＴＣ）１０２とコンペア・レジスタ（ＣＲ）１０３の
値を比較し、一致を検出した時に一致信号１０６を出力
する。コンペア・レジスタ（ＣＲ）１０３と反転許可フ
ラグ（ＲＥ）１１０に対するデータの読み出し及び書き
込みはバス１０４を介して、図示しないＣＰＵにより行
われる。また、タイマ・カウンタ（ＴＣ）１０２のカウ
ント値は、バス１０４を介して図示しないＣＰＵにも出
力される。
【００２７】次に、図１に示す実施の形態のタイマ装置
の動作を、図１１に示すキーマトリクス制御とブザー制
御を行うシステムに適用した場合を例にとって、図２の
ソフトウェアのフローチャートを併せ参照して説明す
る。図２（Ａ）、（Ｂ）中、図８（Ａ）、（Ｂ）と同一
処理ステップには同一符号を付してある。図１１のＲＡ
Ｍ４０２にキーカウンタ（ｋｅｙ）とブザーカウンタ
（ｂｕｚ）が配置される。図１１のＣＰＵ４０３が実行
するメイン（ＭＡＩＮ）プログラムでは、図２（Ａ）に
示すように、キーカウンタ（ｋｅｙ）とブザーカウンタ
（ｂｕｚ）に、キー割り込みインターバル時間の初期値
ｋｅｙ＿ｉと端子反転インターバル時間の初期値ｂｕｚ
＿ｉを代入する（ステップ２０１、２０２）。
の動作を、図１１に示すキーマトリクス制御とブザー制
御を行うシステムに適用した場合を例にとって、図２の
ソフトウェアのフローチャートを併せ参照して説明す
る。図２（Ａ）、（Ｂ）中、図８（Ａ）、（Ｂ）と同一
処理ステップには同一符号を付してある。図１１のＲＡ
Ｍ４０２にキーカウンタ（ｋｅｙ）とブザーカウンタ
（ｂｕｚ）が配置される。図１１のＣＰＵ４０３が実行
するメイン（ＭＡＩＮ）プログラムでは、図２（Ａ）に
示すように、キーカウンタ（ｋｅｙ）とブザーカウンタ
（ｂｕｚ）に、キー割り込みインターバル時間の初期値
ｋｅｙ＿ｉと端子反転インターバル時間の初期値ｂｕｚ
＿ｉを代入する（ステップ２０１、２０２）。
【００２８】続いて、ＣＰＵ４０３はこのキーカウンタ
（ｋｅｙ）の値とブザーカウンタ（ｂｕｚ）の値を比較
して（ステップ２０３）、キーカウンタ（ｋｅｙ）の値
の方が小さければ、タイマ装置４０１内の図１のコンペ
ア・レジスタ（ＣＲ）１０３に、バス４０４（１０４）
を介してキーカウンタ（ｋｅｙ）の値を代入し（ステッ
プ２０４）、ブザーカウンタ（ｂｕｚ）の値の方が小さ
ければ上記コンペア・レジスタ（ＣＲ）１０３に、バス
４０４（１０４）を介してブザーカウンタ（ｂｕｚ）の
値を代入する（ステップ２０５）。その後、タイマ装置
の割り込みを許可し（ステップ２０６）、図１の構成の
タイマ装置４０１をスタートする（ステップ２０７）。
（ｋｅｙ）の値とブザーカウンタ（ｂｕｚ）の値を比較
して（ステップ２０３）、キーカウンタ（ｋｅｙ）の値
の方が小さければ、タイマ装置４０１内の図１のコンペ
ア・レジスタ（ＣＲ）１０３に、バス４０４（１０４）
を介してキーカウンタ（ｋｅｙ）の値を代入し（ステッ
プ２０４）、ブザーカウンタ（ｂｕｚ）の値の方が小さ
ければ上記コンペア・レジスタ（ＣＲ）１０３に、バス
４０４（１０４）を介してブザーカウンタ（ｂｕｚ）の
値を代入する（ステップ２０５）。その後、タイマ装置
の割り込みを許可し（ステップ２０６）、図１の構成の
タイマ装置４０１をスタートする（ステップ２０７）。
【００２９】タイマ装置４０１のスタート後、タイマ・
カウンタ（ＴＣ）１０２の値がカウント・クロックが入
力される毎にカウントアップしていき、そのカウント値
がコンペア・レジスタ（ＣＲ）１０３の設定値と一致し
たことが、タイマ装置４０１内の図１の一致検出回路１
０５で検出されると、一致信号１０６が一致検出回路１
０５から出力される。この一致信号１０６は、図１１の
ＣＰＵ４０３に割り込み信号として入力され、これによ
りＣＰＵ４０３は図２（Ｂ）に示す割り込みルーチンを
起動する。
カウンタ（ＴＣ）１０２の値がカウント・クロックが入
力される毎にカウントアップしていき、そのカウント値
がコンペア・レジスタ（ＣＲ）１０３の設定値と一致し
たことが、タイマ装置４０１内の図１の一致検出回路１
０５で検出されると、一致信号１０６が一致検出回路１
０５から出力される。この一致信号１０６は、図１１の
ＣＰＵ４０３に割り込み信号として入力され、これによ
りＣＰＵ４０３は図２（Ｂ）に示す割り込みルーチンを
起動する。
【００３０】図２（Ｂ）の割り込みルーチンにおいて
は、まず、タイマ・カウンタ（ＴＣ）１０２の値とキー
カウンタ（ｋｅｙ）の値を比較し（ステップ２１１）、
キーカウンタ（ｋｅｙ）の値がタイマ・カウンタ（Ｔ
Ｃ）１０２の値以下であると判定したときには、キーカ
ウンタ（ｋｅｙ）の値をｋｅｙ＿ｉだけ加算更新する
（ステップ２１２）。
は、まず、タイマ・カウンタ（ＴＣ）１０２の値とキー
カウンタ（ｋｅｙ）の値を比較し（ステップ２１１）、
キーカウンタ（ｋｅｙ）の値がタイマ・カウンタ（Ｔ
Ｃ）１０２の値以下であると判定したときには、キーカ
ウンタ（ｋｅｙ）の値をｋｅｙ＿ｉだけ加算更新する
（ステップ２１２）。
【００３１】ステップ２１２の処理後又はステップ２１
１でタイマ・カウンタ（ＴＣ）１０２の値の方がキーカ
ウンタ（ｋｅｙ）の値よりも小さいと判定したときは、
タイマ・カウンタ（ＴＣ）１０２の値とブザーカウンタ
（ｂｕｚ）の値を比較し（ステップ２１３）、ブザーカ
ウンタ（ｂｕｚ）の値がタイマ・カウンタ（ＴＣ）１０
２以下であると判定したときは、ブザーカウンタ（ｂｕ
ｚ）の値をｂｕｚ＿ｉだけ加算更新する（ステップ２１
４）。
１でタイマ・カウンタ（ＴＣ）１０２の値の方がキーカ
ウンタ（ｋｅｙ）の値よりも小さいと判定したときは、
タイマ・カウンタ（ＴＣ）１０２の値とブザーカウンタ
（ｂｕｚ）の値を比較し（ステップ２１３）、ブザーカ
ウンタ（ｂｕｚ）の値がタイマ・カウンタ（ＴＣ）１０
２以下であると判定したときは、ブザーカウンタ（ｂｕ
ｚ）の値をｂｕｚ＿ｉだけ加算更新する（ステップ２１
４）。
【００３２】ステップ２１４の処理後又はステップ２１
３でタイマ・カウンタ（ＴＣ）１０２の値の方がブザー
カウンタ（ｂｕｚ）の値よりも小さいと判定したとき
は、次に、キーカウンタ（ｋｅｙ）の値とブザーカウン
タ（ｂｕｚ）の値を比較し（ステップ２１５）、ブザー
カウンタ（ｂｕｚ）の値がキーカウンタ（ｋｅｙ）の値
以下であるとの比較結果が得られたときは、ＣＰＵ４０
３はバス４０４（１０４）を介して、図１の反転許可フ
ラグ（ＲＥ）１１０に”１”を代入し（ステップ２２
１）、更にコンペア・レジスタ（ＣＲ）１０３にブザー
カウンタ（ｂｕｚ）の値を代入する（ステップ２２
２）。
３でタイマ・カウンタ（ＴＣ）１０２の値の方がブザー
カウンタ（ｂｕｚ）の値よりも小さいと判定したとき
は、次に、キーカウンタ（ｋｅｙ）の値とブザーカウン
タ（ｂｕｚ）の値を比較し（ステップ２１５）、ブザー
カウンタ（ｂｕｚ）の値がキーカウンタ（ｋｅｙ）の値
以下であるとの比較結果が得られたときは、ＣＰＵ４０
３はバス４０４（１０４）を介して、図１の反転許可フ
ラグ（ＲＥ）１１０に”１”を代入し（ステップ２２
１）、更にコンペア・レジスタ（ＣＲ）１０３にブザー
カウンタ（ｂｕｚ）の値を代入する（ステップ２２
２）。
【００３３】一方、ステップ２１５において、ブザーカ
ウンタ（ｂｕｚ）の値がキーカウンタ（ｋｅｙ）の値よ
り大であるとの比較結果が得られたときは、ＣＰＵ４０
３はバス４０４（１０４）を介して、図１の反転許可フ
ラグ（ＲＥ）１１０に”０”を代入し（ステップ２２
３）、更にコンペア・レジスタ（ＣＲ）１０３にキーカ
ウンタ（ｋｅｙ）の値を代入する（ステップ２２４）。
ウンタ（ｂｕｚ）の値がキーカウンタ（ｋｅｙ）の値よ
り大であるとの比較結果が得られたときは、ＣＰＵ４０
３はバス４０４（１０４）を介して、図１の反転許可フ
ラグ（ＲＥ）１１０に”０”を代入し（ステップ２２
３）、更にコンペア・レジスタ（ＣＲ）１０３にキーカ
ウンタ（ｋｅｙ）の値を代入する（ステップ２２４）。
【００３４】以上の動作によるタイマカウンタ１０２、
ブザーカウンタ（ｂｕｚ）、キーカウンタ（ｋｅｙ）及
びコンペア・レジスタ（ＣＲ）１０３の各値の変化、一
致信号１０６、反転許可フラグ（ＲＥ）１１０及び出力
端子（ＴＯ）１０９の各信号変化、及びキー割り込み処
理のタイミングを図３に示す。ただし、この図３は、以
下説明する端子反転インターバル時間ｂｕｚ＿ｉを６０
０Ｈ、キー割り込みインターバル時間ｋｅｙ＿ｉを１１
００Ｈとした場合の例である。
ブザーカウンタ（ｂｕｚ）、キーカウンタ（ｋｅｙ）及
びコンペア・レジスタ（ＣＲ）１０３の各値の変化、一
致信号１０６、反転許可フラグ（ＲＥ）１１０及び出力
端子（ＴＯ）１０９の各信号変化、及びキー割り込み処
理のタイミングを図３に示す。ただし、この図３は、以
下説明する端子反転インターバル時間ｂｕｚ＿ｉを６０
０Ｈ、キー割り込みインターバル時間ｋｅｙ＿ｉを１１
００Ｈとした場合の例である。
【００３５】この具体例について説明すると、ＣＰＵ４
０３は図２（Ａ）のメインプログラムに従い、キーカウ
ンタ（ｋｅｙ）に初期値１１００Ｈを設定し（ステップ
２０１）、ブザーカウンタ（ｂｕｚ）に初期値６００Ｈ
を設定し（ステップ２０２）、キーカウンタ（ｋｅｙ）
とブザーカウンタ（ｂｕｚ）の各値を大小比較する（ス
テップ２０３）。ここでは、ブザーカウンタ（ｂｕｚ）
の値（６００Ｈ）の方がキーカウンタ（ｋｅｙ）の値
（１１００Ｈ）より小さいので、ＣＰＵ４０３はタイマ
装置４０１内の図１のコンペア・レジスタ（ＣＲ）１０
３にブザーカウンタ（ｂｕｚ）の値（６００Ｈ）を設定
する（ステップ２０５）。その後、タイマ割り込みを許
可し（ステップ２０６）、タイマをスタートさせる（ス
テップ２０７）。
０３は図２（Ａ）のメインプログラムに従い、キーカウ
ンタ（ｋｅｙ）に初期値１１００Ｈを設定し（ステップ
２０１）、ブザーカウンタ（ｂｕｚ）に初期値６００Ｈ
を設定し（ステップ２０２）、キーカウンタ（ｋｅｙ）
とブザーカウンタ（ｂｕｚ）の各値を大小比較する（ス
テップ２０３）。ここでは、ブザーカウンタ（ｂｕｚ）
の値（６００Ｈ）の方がキーカウンタ（ｋｅｙ）の値
（１１００Ｈ）より小さいので、ＣＰＵ４０３はタイマ
装置４０１内の図１のコンペア・レジスタ（ＣＲ）１０
３にブザーカウンタ（ｂｕｚ）の値（６００Ｈ）を設定
する（ステップ２０５）。その後、タイマ割り込みを許
可し（ステップ２０６）、タイマをスタートさせる（ス
テップ２０７）。
【００３６】これにより、タイマ・カウンタ（ＴＣ）１
０２によるカウンタ・クロック１０１のカウントが開始
され、タイマ・カウンタ（ＴＣ）１０２の値がコンペア
・レジスタ（ＣＲ）１０３の値（６００Ｈ）と等しくな
ると、図１の一致検出回路１０５から一致信号１０６が
出力され、反転許可フラグ（ＲＥ）１１０と共にＡＮＤ
回路１１１に印加される。初期状態では、反転許可フラ
グ（ＲＥ）１１０が”１”に設定されているとすると、
上記の一致信号１０６はＡＮＤ回路１１１を通してＴ−
Ｆ／Ｆ１１２のトリガ端子に印加され、その出力を反転
させる（出力端子１０９の出力信号は、図３に示すよう
に例えばハイレベルになる）。
０２によるカウンタ・クロック１０１のカウントが開始
され、タイマ・カウンタ（ＴＣ）１０２の値がコンペア
・レジスタ（ＣＲ）１０３の値（６００Ｈ）と等しくな
ると、図１の一致検出回路１０５から一致信号１０６が
出力され、反転許可フラグ（ＲＥ）１１０と共にＡＮＤ
回路１１１に印加される。初期状態では、反転許可フラ
グ（ＲＥ）１１０が”１”に設定されているとすると、
上記の一致信号１０６はＡＮＤ回路１１１を通してＴ−
Ｆ／Ｆ１１２のトリガ端子に印加され、その出力を反転
させる（出力端子１０９の出力信号は、図３に示すよう
に例えばハイレベルになる）。
【００３７】上記の一致信号１０６は従来と同様に、図
１１のＣＰＵ４０３に割り込み信号として入力されるた
めに、前述した図２（Ｂ）に示す割り込みルーチンが起
動される。ここでは、タイマ・カウンタ（ＴＣ）１０２
の値がコンペア・レジスタ（ＣＲ）１０３の値（６００
Ｈ）、すなわちブザーカウンタ（ｂｕｚ）の初期値（６
００Ｈ）と同じなので、割り込みルーチンではブザーカ
ウンタ（ｂｕｚ）の値に初期値ｂｕｚ＿ｉ（６００Ｈ）
を加算した値Ｃ００Ｈをブザーカウンタ（ｂｕｚ）の値
として更新する（ステップ２１１〜２１４）。
１１のＣＰＵ４０３に割り込み信号として入力されるた
めに、前述した図２（Ｂ）に示す割り込みルーチンが起
動される。ここでは、タイマ・カウンタ（ＴＣ）１０２
の値がコンペア・レジスタ（ＣＲ）１０３の値（６００
Ｈ）、すなわちブザーカウンタ（ｂｕｚ）の初期値（６
００Ｈ）と同じなので、割り込みルーチンではブザーカ
ウンタ（ｂｕｚ）の値に初期値ｂｕｚ＿ｉ（６００Ｈ）
を加算した値Ｃ００Ｈをブザーカウンタ（ｂｕｚ）の値
として更新する（ステップ２１１〜２１４）。
【００３８】このブザーカウンタ（ｂｕｚ）の値（Ｃ０
０Ｈ）は、キーカウンタ（ｋｅｙ）の値（１１００Ｈ）
より小さいので、ＣＰＵ４０３はバス４０４（１０４）
を介して、図１の反転許可フラグ（ＲＥ）１１０に”
１”を代入し（ステップ２１５、２２１）、更にコンペ
ア・レジスタ（ＣＲ）１０３にブザーカウンタ（ｂｕ
ｚ）の値（Ｃ００Ｈ）を代入し（ステップ２２２）、割
り込み処理を終了する。これにより、反転許可フラグ１
１０が”１”であることから、図１のＡＮＤ回路１１１
がゲート「開」状態とされる。
０Ｈ）は、キーカウンタ（ｋｅｙ）の値（１１００Ｈ）
より小さいので、ＣＰＵ４０３はバス４０４（１０４）
を介して、図１の反転許可フラグ（ＲＥ）１１０に”
１”を代入し（ステップ２１５、２２１）、更にコンペ
ア・レジスタ（ＣＲ）１０３にブザーカウンタ（ｂｕ
ｚ）の値（Ｃ００Ｈ）を代入し（ステップ２２２）、割
り込み処理を終了する。これにより、反転許可フラグ１
１０が”１”であることから、図１のＡＮＤ回路１１１
がゲート「開」状態とされる。
【００３９】更にタイマ・カウンタ（ＴＣ）１０２がカ
ウントを継続していき、再びコンペア・レジスタ（Ｃ
Ｒ）１０３の値（Ｃ００Ｈ）と等しくなると、一致検出
回路１０５から一致信号１０６が出力される。この一致
信号１０６はＡＮＤ回路１１１を通してＴ−Ｆ／Ｆ１１
２をトリガするため、出力端子１０９へ出力されるＴ−
Ｆ／Ｆ１１２のＱ出力信号が例えばローレベルに反転す
る。
ウントを継続していき、再びコンペア・レジスタ（Ｃ
Ｒ）１０３の値（Ｃ００Ｈ）と等しくなると、一致検出
回路１０５から一致信号１０６が出力される。この一致
信号１０６はＡＮＤ回路１１１を通してＴ−Ｆ／Ｆ１１
２をトリガするため、出力端子１０９へ出力されるＴ−
Ｆ／Ｆ１１２のＱ出力信号が例えばローレベルに反転す
る。
【００４０】また、これと同時に上記の一致信号１０６
によりＣＰＵ４０３が図２（Ｂ）に示す割り込みルーチ
ンを起動する。この時点では、タイマ・カウンタ（Ｔ
Ｃ）１０２の値がブザーカウンタ（ｂｕｚ）の値（Ｃ０
０Ｈ）と同じであるので、割り込みルーチンではブザー
カウンタ（ｂｕｚ）の値に初期値ｂｕｚ＿ｉ（６００
Ｈ）を加算した値１２００Ｈをブザーカウンタ（ｂｕ
ｚ）の値として更新する（ステップ２１１〜２１４）。
によりＣＰＵ４０３が図２（Ｂ）に示す割り込みルーチ
ンを起動する。この時点では、タイマ・カウンタ（Ｔ
Ｃ）１０２の値がブザーカウンタ（ｂｕｚ）の値（Ｃ０
０Ｈ）と同じであるので、割り込みルーチンではブザー
カウンタ（ｂｕｚ）の値に初期値ｂｕｚ＿ｉ（６００
Ｈ）を加算した値１２００Ｈをブザーカウンタ（ｂｕ
ｚ）の値として更新する（ステップ２１１〜２１４）。
【００４１】このブザーカウンタ（ｂｕｚ）の値（１２
００Ｈ）は、キーカウンタ（ｋｅｙ）の値（１１００
Ｈ）より大きいので、ＣＰＵ４０３はバス４０４（１０
４）を介して、図１の反転許可フラグ（ＲＥ）１１０
に”０”を代入し（ステップ２１５、２２３）、更にコ
ンペア・レジスタ（ＣＲ）１０３にキーカウンタ（ｋｅ
ｙ）の値（１１００Ｈ）を代入し（ステップ２２４）、
割り込み処理を終了する。これにより、反転許可フラグ
１１０が”０”であることから、図１のＡＮＤ回路１１
１がゲート「閉」状態とされる。
００Ｈ）は、キーカウンタ（ｋｅｙ）の値（１１００
Ｈ）より大きいので、ＣＰＵ４０３はバス４０４（１０
４）を介して、図１の反転許可フラグ（ＲＥ）１１０
に”０”を代入し（ステップ２１５、２２３）、更にコ
ンペア・レジスタ（ＣＲ）１０３にキーカウンタ（ｋｅ
ｙ）の値（１１００Ｈ）を代入し（ステップ２２４）、
割り込み処理を終了する。これにより、反転許可フラグ
１１０が”０”であることから、図１のＡＮＤ回路１１
１がゲート「閉」状態とされる。
【００４２】更にタイマ・カウンタ（ＴＣ）１０２がカ
ウントを継続していき、再びコンペア・レジスタ（Ｃ
Ｒ）１０３の値（１１００Ｈ）と等しくなると、一致検
出回路１０５から一致信号１０６が出力される。この一
致信号１０６はＡＮＤ回路１１１によりＴ−Ｆ／Ｆ１１
２へのトリガ端子への伝送が阻止されるため、出力端子
１０９の出力信号は反転しない。
ウントを継続していき、再びコンペア・レジスタ（Ｃ
Ｒ）１０３の値（１１００Ｈ）と等しくなると、一致検
出回路１０５から一致信号１０６が出力される。この一
致信号１０６はＡＮＤ回路１１１によりＴ−Ｆ／Ｆ１１
２へのトリガ端子への伝送が阻止されるため、出力端子
１０９の出力信号は反転しない。
【００４３】一方、上記の一致信号１０６によりＣＰＵ
４０３が図２（Ｂ）に示す割り込みルーチンを起動す
る。この時点では、タイマ・カウンタ（ＴＣ）１０２の
値がキーカウンタ（ｋｅｙ）の値（１１００Ｈ）と同じ
であるので、割り込みルーチンではキーカウンタ（ｋｅ
ｙ）の値に初期値ｋｅｙ＿ｉ（１１００Ｈ）を加算した
値２２００Ｈをキーカウンタ（ｋｅｙ）の値として更新
する（ステップ２１１、２１２）。
４０３が図２（Ｂ）に示す割り込みルーチンを起動す
る。この時点では、タイマ・カウンタ（ＴＣ）１０２の
値がキーカウンタ（ｋｅｙ）の値（１１００Ｈ）と同じ
であるので、割り込みルーチンではキーカウンタ（ｋｅ
ｙ）の値に初期値ｋｅｙ＿ｉ（１１００Ｈ）を加算した
値２２００Ｈをキーカウンタ（ｋｅｙ）の値として更新
する（ステップ２１１、２１２）。
【００４４】このキーカウンタ（ｋｅｙ）の値（２２０
０Ｈ）は、ブザーカウンタ（ｂｕｚ）の値（１２００
Ｈ）より大きいので、ＣＰＵ４０３はバス４０４（１０
４）を介して、図１の反転許可フラグ（ＲＥ）１１０
に”１”を代入し（ステップ２１５、２２１）、更にコ
ンペア・レジスタ（ＣＲ）１０３にブザーカウンタ（ｂ
ｕｚ）の値（１２００Ｈ）を代入し（ステップ２２
２）、割り込み処理を終了する。これにより、反転許可
フラグ１１０が”１”であることから、図１のＡＮＤ回
路１１１がゲート「開」状態とされる。
０Ｈ）は、ブザーカウンタ（ｂｕｚ）の値（１２００
Ｈ）より大きいので、ＣＰＵ４０３はバス４０４（１０
４）を介して、図１の反転許可フラグ（ＲＥ）１１０
に”１”を代入し（ステップ２１５、２２１）、更にコ
ンペア・レジスタ（ＣＲ）１０３にブザーカウンタ（ｂ
ｕｚ）の値（１２００Ｈ）を代入し（ステップ２２
２）、割り込み処理を終了する。これにより、反転許可
フラグ１１０が”１”であることから、図１のＡＮＤ回
路１１１がゲート「開」状態とされる。
【００４５】更にタイマ・カウンタ（ＴＣ）１０２がカ
ウントを継続していき、再びコンペア・レジスタ（Ｃ
Ｒ）１０３の値（１２００Ｈ）と等しくなると、一致検
出回路１０５から一致信号１０６が出力される。この一
致信号１０６はＡＮＤ回路１１１を通してＴ−Ｆ／Ｆ１
１２をトリガするため、出力端子１０９へ出力されるＴ
−Ｆ／Ｆ１１２のＱ出力信号が例えばハイレベルに反転
する。
ウントを継続していき、再びコンペア・レジスタ（Ｃ
Ｒ）１０３の値（１２００Ｈ）と等しくなると、一致検
出回路１０５から一致信号１０６が出力される。この一
致信号１０６はＡＮＤ回路１１１を通してＴ−Ｆ／Ｆ１
１２をトリガするため、出力端子１０９へ出力されるＴ
−Ｆ／Ｆ１１２のＱ出力信号が例えばハイレベルに反転
する。
【００４６】また、これと同時に上記の一致信号１０６
によりＣＰＵ４０３が図２（Ｂ）に示す割り込みルーチ
ンを起動する。この時点では、タイマ・カウンタ（Ｔ
Ｃ）１０２の値がブザーカウンタ（ｂｕｚ）の値（１２
００Ｈ）と同じであるので、割り込みルーチンではブザ
ーカウンタ（ｂｕｚ）の値（１２００Ｈ）に初期値ｂｕ
ｚ＿ｉ（６００Ｈ）を加算した値１８００Ｈをブザーカ
ウンタ（ｂｕｚ）の値として更新する（ステップ２１１
〜２１４）。
によりＣＰＵ４０３が図２（Ｂ）に示す割り込みルーチ
ンを起動する。この時点では、タイマ・カウンタ（Ｔ
Ｃ）１０２の値がブザーカウンタ（ｂｕｚ）の値（１２
００Ｈ）と同じであるので、割り込みルーチンではブザ
ーカウンタ（ｂｕｚ）の値（１２００Ｈ）に初期値ｂｕ
ｚ＿ｉ（６００Ｈ）を加算した値１８００Ｈをブザーカ
ウンタ（ｂｕｚ）の値として更新する（ステップ２１１
〜２１４）。
【００４７】このブザーカウンタ（ｂｕｚ）の値（１８
００Ｈ）は、キーカウンタ（ｋｅｙ）の値（２２００
Ｈ）より小さいので、ＣＰＵ４０３はバス４０４（１０
４）を介して、図１の反転許可フラグ（ＲＥ）１１０
に”１”を代入し（ステップ２１５、２２１）、更にコ
ンペア・レジスタ（ＣＲ）１０３にブザーカウンタ（ｂ
ｕｚ）の値（１２００Ｈ）を代入し（ステップ２２
２）、割り込み処理を終了する。これにより、反転許可
フラグ１１０が”１”であることから、図１のＡＮＤ回
路１１１がゲート「開」状態とされる。
００Ｈ）は、キーカウンタ（ｋｅｙ）の値（２２００
Ｈ）より小さいので、ＣＰＵ４０３はバス４０４（１０
４）を介して、図１の反転許可フラグ（ＲＥ）１１０
に”１”を代入し（ステップ２１５、２２１）、更にコ
ンペア・レジスタ（ＣＲ）１０３にブザーカウンタ（ｂ
ｕｚ）の値（１２００Ｈ）を代入し（ステップ２２
２）、割り込み処理を終了する。これにより、反転許可
フラグ１１０が”１”であることから、図１のＡＮＤ回
路１１１がゲート「開」状態とされる。
【００４８】以下、上記の動作が繰り返されることによ
り、図３からも分かるように、タイマ・カウンタ（Ｔ
Ｃ）１０２の値が６００Ｈ歩進する毎に出力端子１０９
の出力信号が反転し、この出力信号が供給される図１１
のブザー４０５を鳴らし、またタイマ・カウンタ（Ｔ
Ｃ）１０２が１１００Ｈ歩進する毎にキー取り込み処理
を行う。
り、図３からも分かるように、タイマ・カウンタ（Ｔ
Ｃ）１０２の値が６００Ｈ歩進する毎に出力端子１０９
の出力信号が反転し、この出力信号が供給される図１１
のブザー４０５を鳴らし、またタイマ・カウンタ（Ｔ
Ｃ）１０２が１１００Ｈ歩進する毎にキー取り込み処理
を行う。
【００４９】次に、この実施の形態の効果について説明
する。タイマ・カウンタ（ＴＣ）１０２が０〜２５００
Ｈまでカウントアップする期間におけるトータルの割り
込み処理ルーチン実行時間は、従来では図８（Ｂ）に示
すフローチャートにおいて、ステップ２１１と２１３の
いずれか一方がＹｅｓであることから、ステップ２１１
〜２１９からなる第１の経路を通るステップ数は”
７”、ステップ２１１〜２１５、２２０からなる第４の
経路を通るステップ数は”５”であり、また、第１の経
路を通るのはＴＣ１０２の値が”６００Ｈ”、”Ｃ００
０Ｈ”、”１２００Ｈ”、”１８００Ｈ”、”２４００
Ｈ”の６回であり、また、第２の経路を通るのはＴＣ１
０２の値が”１１００Ｈ”、”２２００Ｈ”の２回であ
るから、１ステップの処理に要する時間を１００ｎｓと
すると、５．２μｓ（＝（７×６＋５×２）×１００ｎ
ｓ）である。
する。タイマ・カウンタ（ＴＣ）１０２が０〜２５００
Ｈまでカウントアップする期間におけるトータルの割り
込み処理ルーチン実行時間は、従来では図８（Ｂ）に示
すフローチャートにおいて、ステップ２１１と２１３の
いずれか一方がＹｅｓであることから、ステップ２１１
〜２１９からなる第１の経路を通るステップ数は”
７”、ステップ２１１〜２１５、２２０からなる第４の
経路を通るステップ数は”５”であり、また、第１の経
路を通るのはＴＣ１０２の値が”６００Ｈ”、”Ｃ００
０Ｈ”、”１２００Ｈ”、”１８００Ｈ”、”２４００
Ｈ”の６回であり、また、第２の経路を通るのはＴＣ１
０２の値が”１１００Ｈ”、”２２００Ｈ”の２回であ
るから、１ステップの処理に要する時間を１００ｎｓと
すると、５．２μｓ（＝（７×６＋５×２）×１００ｎ
ｓ）である。
【００５０】これに対し、この実施の形態によれば、図
２（Ｂ）のステップ２１１〜２１５、２２１及び２２２
からなる第１の経路を通るステップ数は”６”、ステッ
プ２１１〜２１５、２２３及び２２４からなる第２の経
路を通るステップ数も”６”であり、第１の経路及び第
２経路を通るのは上記のように全部で８回であるので、
タイマ・カウンタ（ＴＣ）１０２が０〜２５００Ｈまで
カウントアップする期間におけるトータルの割り込み処
理ルーチン実行時間は、４．８μｓ（＝６×８×１００
ｎｓ）であり、従来の５．２μｓと比べ処理時間を短縮
できる。
２（Ｂ）のステップ２１１〜２１５、２２１及び２２２
からなる第１の経路を通るステップ数は”６”、ステッ
プ２１１〜２１５、２２３及び２２４からなる第２の経
路を通るステップ数も”６”であり、第１の経路及び第
２経路を通るのは上記のように全部で８回であるので、
タイマ・カウンタ（ＴＣ）１０２が０〜２５００Ｈまで
カウントアップする期間におけるトータルの割り込み処
理ルーチン実行時間は、４．８μｓ（＝６×８×１００
ｎｓ）であり、従来の５．２μｓと比べ処理時間を短縮
できる。
【００５１】次に、本発明の第１の実施の形態のタイマ
装置を用いてブザー制御のみを行う場合のタイミングを
図４のソフトウェアのフローチャートを用いて説明す
る。同図中、図１０と同一の処理ステップには同一符号
を付してある。図４（Ａ）に示すメインプログラムでは
コンペア・レジスタ（ＣＲ）１０３にｂｕｚ＿ｉを代入
し（ステップ３０１）、続いて、図１の反転許可フラグ
（ＲＥ）１１０に”１”を代入する（ステップ３０
２）。以後は従来と同様に、タイマ装置の割り込みを許
可し（ステップ３０３）、タイマをスタートする（ステ
ップ３０４）。
装置を用いてブザー制御のみを行う場合のタイミングを
図４のソフトウェアのフローチャートを用いて説明す
る。同図中、図１０と同一の処理ステップには同一符号
を付してある。図４（Ａ）に示すメインプログラムでは
コンペア・レジスタ（ＣＲ）１０３にｂｕｚ＿ｉを代入
し（ステップ３０１）、続いて、図１の反転許可フラグ
（ＲＥ）１１０に”１”を代入する（ステップ３０
２）。以後は従来と同様に、タイマ装置の割り込みを許
可し（ステップ３０３）、タイマをスタートする（ステ
ップ３０４）。
【００５２】また、図４（Ｂ）に示す割り込みルーチン
においてはコンペア・レジスタ（ＣＲ）１０３にｂｕｚ
＿ｉを加算して（ステップ３１０）、割り込み処理を終
了する。従って、この場合は、タイマ・カウンタ（Ｔ
Ｃ）１０２の値が、ｂｕｚ＿ｉの値歩進する毎に、出力
端子１０９の出力信号が反転する。
においてはコンペア・レジスタ（ＣＲ）１０３にｂｕｚ
＿ｉを加算して（ステップ３１０）、割り込み処理を終
了する。従って、この場合は、タイマ・カウンタ（Ｔ
Ｃ）１０２の値が、ｂｕｚ＿ｉの値歩進する毎に、出力
端子１０９の出力信号が反転する。
【００５３】次に、本発明になるタイマ装置の第２の実
施の形態について説明する。図５は本発明になるタイマ
装置の第２の実施の形態の構成図を示す。同図中、図１
と同一構成部分には同一符号を付し、その説明を省略す
る。この実施の形態は図５に示すように、クリア許可フ
ラグ（ＣＥ）１１３をバス１０４を介して書込み読出し
可能とし、かつ、このクリア許可フラグ（ＣＥ）１１３
と一致信号１０６とを論理積演算するＡＮＤ回路１１４
の出力信号によりタイマ・カウンタ（ＴＣ）１０２をク
リアする構成としたものである。
施の形態について説明する。図５は本発明になるタイマ
装置の第２の実施の形態の構成図を示す。同図中、図１
と同一構成部分には同一符号を付し、その説明を省略す
る。この実施の形態は図５に示すように、クリア許可フ
ラグ（ＣＥ）１１３をバス１０４を介して書込み読出し
可能とし、かつ、このクリア許可フラグ（ＣＥ）１１３
と一致信号１０６とを論理積演算するＡＮＤ回路１１４
の出力信号によりタイマ・カウンタ（ＴＣ）１０２をク
リアする構成としたものである。
【００５４】この第２の実施の形態を用いてブザー制御
のみを行う場合の動作を、図６のソフトウェアのフロー
チャートを用いて説明する。このタイマ装置にバス１０
４を介して接続されているＣＰＵが処理する、図６のメ
イン（ＭＡＩＮ）プログラムでは、ＣＰＵがコンペア・
レジスタ（ＣＲ）１０３に端子反転インターバル時間ｂ
ｕｚ＿ｉを設定し（ステップ３３１）、反転許可フラグ
（ＲＥ）１１０を許可してＡＮＤ回路１１１をゲート
「開」とし（ステップ３３２）、ＴＣクリア許可フラグ
（ＣＥ）１１２を許可してＡＮＤ回路１１４をゲート
「開」とし（ステップ３３３）、タイマ装置の割り込み
を許可し（ステップ３３４）、最後にタイマ・カウンタ
（ＴＣ）１０２のクロックカウント動作をスタートする
（ステップ３３５）。
のみを行う場合の動作を、図６のソフトウェアのフロー
チャートを用いて説明する。このタイマ装置にバス１０
４を介して接続されているＣＰＵが処理する、図６のメ
イン（ＭＡＩＮ）プログラムでは、ＣＰＵがコンペア・
レジスタ（ＣＲ）１０３に端子反転インターバル時間ｂ
ｕｚ＿ｉを設定し（ステップ３３１）、反転許可フラグ
（ＲＥ）１１０を許可してＡＮＤ回路１１１をゲート
「開」とし（ステップ３３２）、ＴＣクリア許可フラグ
（ＣＥ）１１２を許可してＡＮＤ回路１１４をゲート
「開」とし（ステップ３３３）、タイマ装置の割り込み
を許可し（ステップ３３４）、最後にタイマ・カウンタ
（ＴＣ）１０２のクロックカウント動作をスタートする
（ステップ３３５）。
【００５５】この実施の形態では、タイマ・カウンタ
（ＴＣ）１０２の値が、コンペア・レジスタ（ＣＲ）１
０３に端子反転インターバル時間ｂｕｚ＿ｉの値だけ歩
進すると、一致検出回路１０５から一致信号１０６が出
力されてＡＮＤ回路１１１を通してＴ−Ｆ／Ｆ１１２の
トリガ端子に供給されて、出力端子１０９へ出力される
Ｔ−Ｆ／Ｆ１１１のＱ出力信号を反転すると同時に、一
致信号１０６がＡＮＤ回路１１４を通してタイマ・カウ
ンタ（ＴＣ）１０２をクリアする。この動作がタイマ・
カウンタ（ＴＣ）１０２の値が、コンペア・レジスタ
（ＣＲ）１０３に端子反転インターバル時間ｂｕｚ＿ｉ
の値だけ歩進する毎に繰り返される。
（ＴＣ）１０２の値が、コンペア・レジスタ（ＣＲ）１
０３に端子反転インターバル時間ｂｕｚ＿ｉの値だけ歩
進すると、一致検出回路１０５から一致信号１０６が出
力されてＡＮＤ回路１１１を通してＴ−Ｆ／Ｆ１１２の
トリガ端子に供給されて、出力端子１０９へ出力される
Ｔ−Ｆ／Ｆ１１１のＱ出力信号を反転すると同時に、一
致信号１０６がＡＮＤ回路１１４を通してタイマ・カウ
ンタ（ＴＣ）１０２をクリアする。この動作がタイマ・
カウンタ（ＴＣ）１０２の値が、コンペア・レジスタ
（ＣＲ）１０３に端子反転インターバル時間ｂｕｚ＿ｉ
の値だけ歩進する毎に繰り返される。
【００５６】従って、出力端子１０９の出力信号が端子
反転インターバル時間ｂｕｚ＿ｉ毎に反転するため、こ
の出力信号が供給される図１１のブザー４０５を鳴らす
ことができる。
反転インターバル時間ｂｕｚ＿ｉ毎に反転するため、こ
の出力信号が供給される図１１のブザー４０５を鳴らす
ことができる。
【００５７】この実施の形態によれば、ＣＰＵの割り込
みルーチンは必要でないはないので、さらなるソフトウ
ェアの簡略化及び実行時間の短縮を図ることができる。
みルーチンは必要でないはないので、さらなるソフトウ
ェアの簡略化及び実行時間の短縮を図ることができる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
反転を許可または禁止する反転許可フラグを備えること
で、出力値設定ビット（ＯＤ）の値を一致信号でラッチ
して出力信号を得る従来のタイマ装置に比べて、出力値
設定ビット（ＯＤ）の値を検出し、その検出値に応じて
出力値設定ビット（ＯＤ）の値を反転するソフトウェア
処理をタイマ装置に接続された演算装置が行う必要がな
いため、端子出力処理と内部処理の絶対時間タイマとし
て使用する場合でも、端子出力処理のみとして使用する
場合においても、効率の良いソフトウェアで動作するこ
とができ、タイミングネックとならないソフトウェアを
設計でき、よって、処理時間を短縮することができ、コ
スト低減を実現できる。
反転を許可または禁止する反転許可フラグを備えること
で、出力値設定ビット（ＯＤ）の値を一致信号でラッチ
して出力信号を得る従来のタイマ装置に比べて、出力値
設定ビット（ＯＤ）の値を検出し、その検出値に応じて
出力値設定ビット（ＯＤ）の値を反転するソフトウェア
処理をタイマ装置に接続された演算装置が行う必要がな
いため、端子出力処理と内部処理の絶対時間タイマとし
て使用する場合でも、端子出力処理のみとして使用する
場合においても、効率の良いソフトウェアで動作するこ
とができ、タイミングネックとならないソフトウェアを
設計でき、よって、処理時間を短縮することができ、コ
スト低減を実現できる。
【００５９】また、本発明によれば、一致信号が入力さ
れる毎にタイマ・カウンタをクリアすると共に、反転許
可フラグが反転許可を示す値のときで、かつ、一致検出
回路から一致信号が出力された時に、出力端子への出力
信号を反転させることにより、タイマ・カウンタの値と
比較するレジスタの値を所定値に固定することができ、
ソフトウェア処理によってレジスタの値を外部から可変
設定することを不要にできるため、タイマ装置に接続さ
れた演算装置のソフトウェアの処理時間をより一層短縮
できる。
れる毎にタイマ・カウンタをクリアすると共に、反転許
可フラグが反転許可を示す値のときで、かつ、一致検出
回路から一致信号が出力された時に、出力端子への出力
信号を反転させることにより、タイマ・カウンタの値と
比較するレジスタの値を所定値に固定することができ、
ソフトウェア処理によってレジスタの値を外部から可変
設定することを不要にできるため、タイマ装置に接続さ
れた演算装置のソフトウェアの処理時間をより一層短縮
できる。
【図１】本発明になるタイマ装置の第１の実施の形態の
構成図である。
構成図である。
【図２】図１のタイマ装置に接続された演算装置の並列
処理ソフトウェアのフローチャートである。
処理ソフトウェアのフローチャートである。
【図３】本発明の第１の実施の形態の処理タイミングチ
ャートである。
ャートである。
【図４】図１のタイマ装置に接続された演算装置の単独
処理ソフトウェアのフローチャートである。
処理ソフトウェアのフローチャートである。
【図５】本発明になるタイマ装置の第２の実施の形態の
構成図である。
構成図である。
【図６】図５のタイマ装置に接続された演算装置の単独
処理ソフトウェアのフローチャートである。
処理ソフトウェアのフローチャートである。
【図７】従来のタイマ装置の一例の構成図である。
【図８】図７の従来装置に接続された演算装置の並列処
理ソフトウェアのフローチャートである。
理ソフトウェアのフローチャートである。
【図９】図７の処理タイミングチャートである。
【図１０】図７の従来装置に接続された演算装置の単独
処理ソフトウェアのフローチャートである。
処理ソフトウェアのフローチャートである。
【図１１】タイマ装置の並列処理アプリケーション例で
ある。
ある。
１０１ カウントクロック １０２ タイマ・カウンタ（ＴＣ） １０３ コンペア・レジスタ（ＣＲ） １０４、４０４ バス １０５ 一致検出回路 １０６ 一致信号 １０９ 出力端子 １１０ 反転許可フラグ（ＲＥ） １１１、１１４ ＡＮＤ回路 １１２ Ｔ型フリップフロップ（Ｔ−Ｆ／Ｆ） １１３ ＴＣクリア許可フラグ（ＣＥ）
Claims (6)
- 【請求項１】 カウント・クロックをカウントするタイ
マ・カウンタと、 外部から所定時間毎に一定値ずつ増加する値が可変設定
されるレジスタと、 前記レジスタの値と前記タイマ・カウンタの値とが一致
したかどうか検出し、一致した時に一致信号を出力する
一致検出回路と、 外部から所定タイミングで設定される反転許可フラグを
発生するフラグ発生手段と、 前記反転許可フラグが反転許可を示す値のときで、か
つ、前記一致検出回路から前記一致信号が出力された時
に、出力端子への出力信号を反転させる信号発生回路と
を有することを特徴とするタイマ装置。 - 【請求項２】 前記信号発生回路は、前記反転許可フラ
グが反転許可を示す値のときに前記一致信号を通過させ
るゲート回路と、前記ゲート回路を通過した前記一致信
号が入力される毎に出力信号が反転するフリップフロッ
プとからなり、前記フリップフロップの出力信号をタイ
マ出力信号として出力することを特徴とする請求項１記
載のタイマ装置。 - 【請求項３】 前記タイマ・カウンタの値が第１のカウ
ンタ値以上のときに前記第１のカウンタ値を割り込みイ
ンターバル時間加算した値に更新し、前記タイマ・カウ
ンタの値が第２のカウンタ値以上のときに前記第２のカ
ウンタ値を端子反転インターバル時間加算した値に更新
し、更新後の前記第１及び第２のカウンタ値を大小比較
し、前記第１のカウンタ値の方が前記第２のカウンタ値
よりも小なるときには該第１のカウンタ値の値を前記レ
ジスタに設定すると共に、前記反転許可フラグを反転許
可を示す値とし、前記第２のカウンタ値の方が前記第１
のカウンタ値よりも小なるときには該第２のカウンタ値
の値を前記レジスタに設定すると共に、前記反転許可フ
ラグを反転禁止を示す値にする割り込み処理動作を実行
する演算装置がバスを介して接続され、前記一致信号を
該演算装置に割り込み信号として入力することを特徴と
する請求項１記載のタイマ装置。 - 【請求項４】 カウント・クロックをカウントするタイ
マ・カウンタと、 所定値が設定されたレジスタと、 前記レジスタの値と前記タイマ・カウンタの値とが一致
したかどうか検出し、一致した時に一致信号を出力する
一致検出回路と、 外部から所定タイミングで設定される反転許可フラグを
発生するフラグ発生手段と、 前記一致信号が入力される毎に前記タイマ・カウンタを
クリアするクリア手段と、 前記反転許可フラグが反転許可を示す値のときで、か
つ、前記一致検出回路から前記一致信号が出力された時
に、出力端子への出力信号を反転させる信号発生回路と
を有することを特徴とするタイマ装置。 - 【請求項５】 前記信号発生回路は、前記反転許可フラ
グが反転許可を示す値のときに前記一致信号を通過させ
るゲート回路と、前記ゲート回路を通過した前記一致信
号が入力される毎に出力信号が反転するフリップフロッ
プとからなり、前記フリップフロップの出力信号をタイ
マ出力信号として出力することを特徴とする請求項４記
載のタイマ装置。 - 【請求項６】 前記レジスタは外部から固定値が設定さ
れ、前記クリア手段は、外部から設定されるクリア許可
フラグと前記一致信号が入力され、該クリア許可フラグ
が所定値の時に、該一致信号をゲート出力するゲート回
路とからなることを特徴とする請求項４記載のタイマ装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09255310A JP3082721B2 (ja) | 1997-09-19 | 1997-09-19 | タイマ装置 |
| DE69804733T DE69804733T2 (de) | 1997-09-19 | 1998-09-18 | Zeitintervallgeber mit Zeitzähler, Register und Koinzidenzdetektorschaltung sowie Verfahren zur Steuerung eines Schaltungsausgangs unter Einsatz eines derartigen Zeitintervallgebers |
| KR1019980038709A KR100316419B1 (ko) | 1997-09-19 | 1998-09-18 | 타이머카운터를구비한타이머장치와그출력단자의출력제어방법 |
| EP98117738A EP0903650B1 (en) | 1997-09-19 | 1998-09-18 | Timer device comprising a timer counter, a register and a coincidence detecting circuit, and method for controlling an output terminal using such timer device |
| CNB981200087A CN1139858C (zh) | 1997-09-19 | 1998-09-18 | 具有定时计数器的定时装置 |
| US09/157,534 US6046965A (en) | 1997-09-19 | 1998-09-21 | Timer device having timer counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09255310A JP3082721B2 (ja) | 1997-09-19 | 1997-09-19 | タイマ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1195864A true JPH1195864A (ja) | 1999-04-09 |
| JP3082721B2 JP3082721B2 (ja) | 2000-08-28 |
Family
ID=17277009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09255310A Expired - Fee Related JP3082721B2 (ja) | 1997-09-19 | 1997-09-19 | タイマ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6046965A (ja) |
| EP (1) | EP0903650B1 (ja) |
| JP (1) | JP3082721B2 (ja) |
| KR (1) | KR100316419B1 (ja) |
| CN (1) | CN1139858C (ja) |
| DE (1) | DE69804733T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007079914A (ja) * | 2005-09-14 | 2007-03-29 | Nec Corp | 割り込み信号制御装置、割り込み信号制御方法及び割り込み信号制御プログラム |
| JP2008123538A (ja) * | 2007-12-13 | 2008-05-29 | Denso Corp | マイクロコンピュータ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4111636B2 (ja) * | 1999-08-20 | 2008-07-02 | 富士通株式会社 | 周期補正分周回路及びこれを用いた周期補正型発振回路 |
| CN101151584B (zh) * | 2005-03-31 | 2010-12-08 | 日本电气株式会社 | 定时器电路及使用定时器电路的移动通信终端和电子设备 |
| FR2895101A1 (fr) * | 2005-12-16 | 2007-06-22 | St Microelectronics Sa | Dispositif multifonctionnel temporisateur/compteur d'evenements et procede de mise en oeuvre d'un tel dispositif. |
| TWI588696B (zh) * | 2015-08-19 | 2017-06-21 | 遠翔科技股份有限公司 | 觸控校正系統及觸控校正方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077904B2 (ja) * | 1987-09-14 | 1995-01-30 | 三菱電機株式会社 | パルス発生回路 |
| US5012435A (en) * | 1988-11-17 | 1991-04-30 | International Business Machines Corporation | Multiple event timer circuit |
| DE4204730A1 (de) * | 1992-02-17 | 1994-03-03 | Siemens Ag | Verfahren und Schaltungsanordnung zur Erzeugung von Taktsignalen für mehrere Taktverbraucher aus einem Systemtakt |
-
1997
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1998
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007079914A (ja) * | 2005-09-14 | 2007-03-29 | Nec Corp | 割り込み信号制御装置、割り込み信号制御方法及び割り込み信号制御プログラム |
| JP4501823B2 (ja) * | 2005-09-14 | 2010-07-14 | 日本電気株式会社 | 割り込み信号制御装置、割り込み信号制御方法及び割り込み信号制御プログラム |
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