RU1786492C - Устройство дл моделировани вычислительной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке и моделировании вычислительных систем. Цель изобретени  - расширение функциональных возможностей устройства за счет моделировании требуемой очередности обработки поступающих сообщений. Устройство содержит счетчик 1 заданий на обработку, счетчик 2 приоритетных заданий на обработку, генератор 3 импульсов , генератор 4 случайного потока импульсов , датчик 5 случайных чисел, первый коммутатор 6, первый триггер 7, второй 8 и первый 9 элементы ИЛИ, первый регистр 10 пам ти, четвертый регистр 11 пам ти, третий регистр 12 пам ти, третий 13 и второй 14 коммутаторы, дешифратор 15, второй регистр 16 пам ти, первый элемент 17 запрета , счетчик 18 импульсов, блок 19 сравнени , счетчик 20 сложных заданий на обработку, счетчик 21 простых заданий на обработку, четвертый коммутатор 22, п тый регистр 23 пам ти, четвертый 24 и третий 25 элементы ИЛИ, первый 26 и второй 27 элементы И, второй триггер 28, второй элемент 29 запрета, регистры 30 пам ти группы, fmq- ки 31 сравнени  группы, счетчик 32 .сн тых с обработки заданий. 1 ил.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при разработке и моделировании . вычислительных систем.

Известно устройство дл  моделирова- ни  вычислительной системы, содержащее датчик случайных чисел, генератор случайного потока импульсов, два коммутатора, г ене рэто р Им пул Шэ в, счетчик импульсов, блок сравнени , два регистра пам ти, пер- вый элемент ИЛИ, выход датчика случайных5 чисел соединены соответственно с информационными входами первого коммутатора , управл ющий вход которого Подключен к выходу генератора случайного потока им- пульсов, а выходы первого коммутатора подключены соответственно к информационным входам перёбго рё гйстр а пам ти , разр дные выходы второго регистра пам ти подключены соответственно к информаци- Онным входам первой группы блока сравне- нй . .;; , . - -. ;

Данное устройство позвол ет моделировать алгоритм обработки поступающих сообщений (заданий на обработку), однако оно имеет низкие функциональные возмож- Носп К тж. не учитывает, например, приоритета- поступающего сообщени , частоты и очередности их поступлени .

Наиболее близким rip технической сущ- ности и достигаемому эффекту  вл етс  устройство дл  моделировани  вычислительной системы, содержащее датчик случайных чисел, генератор случайного потока импульсов (ГСПИ), три коммутатора, генератор импуль- сов (ГИ), счетчик импульсов, блок сравнени ,-четыре регистра пам ти (РП), два элемента ИЛИ, дешифратор, триггер, эле- мент запрета, выходы датчика случайных чисел соединены соответственно с иифор- мационнымй входами первого коммутатора управл гощйй;вход которого подключен к выходу ГСПИ, а выходы первого коммута- тора, подключены соответственно к инфор- мационньгм входам первого РП, разр дные выходы второго РП подключены соответственно к информационным входам первой группы блока сравнени , управл ющий вы- ход первого РП соединён со счетным входом счетчика импульсов, установочный вход которого подключён к выходу первого элемента ИЛИ, а ра зр  дные выходы счетчика импулксов ЬЬеДйн ены сб ЬтаётстееннЬ с информационными входами второй группы блока сравнени , вход разрешени  сравне- ни  которого подключен к выходу генератора импульсов и первому входу первого элемента ИЛИ, второй вход которого  вл етс  установочным входом устройства, выходы Больше и Меньше блока

сравнени  соединены соответственно с единичным и нулевым входом триггера, инверсный выход триггера подключен к информационному входу элемента запрета, выход которого соединен с управл ющим входом второго коммутатора, а пр мой выход триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора, а выход второго элемента ИЛИ подключен к управл ющему входу элемента запрета и управл ющему входу третьего коммутатора, информационные входы которого и информационные входы второго коммутатора объединены и подключены соответственно к первой группе разр дных выходов первого регистра пам ти, втора  группа разр дных выходов которого подключена соответственно к входам дешифратора, а выходы второго и третьего коммутаторов подключены к информационным входам соответственно третьего и четвертого регистров пам ти, выходы которого  вл ютс  соответственно первым и вторым информационными выходами устройства.

Недостатком данного устройства  вл етс  то, что не учитываетс  очередность по- ступагощих сообщений на .обработку. Существует р д вычислительных систем, настроенных на строгую последовательность поступающих на решение задач. Например, если дл  решени  задачи необходимо обращение к подпрограмме из библиотеки научных подпрограмм,, то, не выполнив предварительно операцию компановки программы , нельз  приступать сразу к запуску задачи на решение. Дл  моделировани  рассматриваемых процессов запрос или отдельна  задача представл ютс  в виде кодовых комбинаций, последовательность поступлени  которых может быть представлена в виде информационного потока (последовательности импульсов),

Цель изобретени -расширение функциональных возможностей устройства за счет моделировани  требуемой очередности обработки поступающих сообщений.

Указанна  цель достигаетс  тем, что в устройство дл  моделировани  вычислительной системы, содержащее счетчик заданий на обработку, счетчик приоритетных заданий на обработку, генератор импуль- сое, генератор случайного потока импуль- сов, датчик случайных чисел, первый триггер, два элемента ИЛИ, четы ре регистра пам ти, три коммутатора, дешифратор, первый элемент запрета, счетчик импульсов, блок сравнени , счетчик сложных заданий на обработку, счетчик простых заданий на обработку, выходы датчика случайных чисел

соединены соответственно с информационными входами первого коммутатора, управл ющий вход которого подключен к выходу генератора случайного потока импульсов, а выходы первого коммутатора подключены, соответственно к информационным входам первого регистра пам ти, выход которого соединен со счетными входами счетчика заданий на обработку и счетчика импульсов, установочный вход которого подключен к выходу первого элемента ИЛИ, разр дные выходы счетчика импульсов соединены соответственно с информационными входами первой группы 6noka сравнени , информационные входы второй группы которого подключены к разр дным выходам второго регистра пам ти, а вход разрешени  сравнени  - к выходу генератора импульсов и первому входу первого элемента ИЛИ, второй вход которого  вл етс  установочным

входом устройства и подключен также к установочным входам счетчика заданий на обработку , счетчика приоритетных заданий на обработку, счетчика сложных заданий на обработку, счетчика простых заданий на обработку , выходы Больше и Меньше блока сравнени  соединены соответственно с единичным и нулевым входам-и первого триггера, выход первого элемента запрета соединен с управл ющим входом второго коммутатора, пр мой выход первого триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора и счетным входом счетчика приоритетных заданий на обработку , информационные входы третьего и второго коммутаторов объединены и подключены соответственно к первой группе разр дных выходов первого регистра пам ти , втора  группа разр дных выходов которого соединена соответственно с входами дешифратора, выходы второго и третьего

коммутаторов подключены к.информационным входам соответственно третьего и четвертого регистров пам ти, выходы которых подключены к счетным входам соответственно счетчика простых заданий на обработку и счетчика сложных заданий на обработку, введены четвертый коммутатор, счетчик сн тых с обработки заданий,п тый регистр пам ти, третий и четвертый элементы ИЛИ, первый, второй элементы И, второй триггер, второй элемент запрета, группа регистров пам ти и группа блоков сравнени , причем тактирующий вход первого регистра пам ти соединен с выходом генератора случайного потока импульсов, а треть  группа разр дных выходов - с информационными входами четвертого коммутатора и с информационными входами первой группы блоков сравнени  группы, разр дные выходы регистров пам ти группы подключены соот- ветственно к информационным входам второй группы блоков сравнени  группы, входы 5 разрешени  сравнени  которых соединены с выходом первого регистра пам ти, первый и второй выходы блоков сравнени  группы подключены соответственно к входам первого элемента И и третьего элемента ИЛИ,

0 выходы которых соединены соответственно с нулевым и единичным входами второго триггера, пр мой выход которого подключен через управл ющий вход, выход второго элемента запрета к информационному вхо5 ду первого элемента запрета, выход которого соединен с тактирующим входом третьего регистра пам ти, а через четвертый элемент ИЛИ - с управл ющим входом четвертого коммутатора и тактирующим.

0 входом п того регистра пам ти, информа- ционные входы которого подключены к выходам четвертого коммутатора, выходы п того регистра пам ти подключены к информационным входам третьей группы бло5 ков сравнени  группы, выход третьего элемента ИЛИ также соединен со счётным входом счетчика сн тых с обработки заданий , установочный вход которого подключен к установочному входу устройства,

0 информационный вход второго элемента запрета соединен с инверсным выходом первого триггера, инверсный выход второго триггера подключен к первому входу второго элемента И, выход второго элемента ИЛИ

5 подключен к второму входу второго элемента И, выход которого соединен с управл ющим входом первого элемента запрета, .с вторым входом четвертого элемента ИЛИ, с управл ющим входом третьего коммутатора

0 и тактирующим входом четвертого регистра пам ти,

Така  совокупность признаков предлагаемого устройства по сравнению с прототипом показывает, что оно отличаетс 

5 наличием новых элементов: коммутатора, регистра пам ти, двух элементов ИЛИ, двух элементов И, триггера, элемента запрета, группы регистров пам ти и группы блоков сравнени  и их св з ми с остальными эле0 ментами схемы.:

Таким образом, за вл емое устройство соответствует критерию Новизна.

Сравнение за вл емого решени  с другими техническими решени ми показывает,

5 что вновь введенные элементы широко известны .

Однако при их введении в указанной

. св зи с остальными элементами схемы в

за вл емое устройство дл  моделировани 

вычислительной системы указанные блоки

про вл ют новые свойства, что приводит к расширению функциональных возможностей устройства. Это позвол ет сделать вывод о соответствии технического решени  критерию Существенные отличи ,

На чертеже представлена структурна  схема устройства дл  моделировани  вы1 числительной системы

Устройство содержит счетчик 1 заданий на обработку, счетчик 2 приоритетных заданий на обработку, генератор 3 импульсов, генератор 4 случайного потока импульсов, датчик 5 случайных чисел, первый коммутатор 6, первый триггер 7, второй 8 и первый 9 элементы ИЛИ, первый регистр 10 пам ти, четвертый регистр 1Т пам ти, третий регистр 12 пам ти, третий 13 и второй 14 коммутаторы , дешифраторы 15, второй регистр 16 пам ти, первый элемент 17 запрета, счетчик 18 импульсов, блок 19 сравнени , счетчик 20 сложных заданий на обработку, счетчик 21 простых заданий на обработку, четвертый коммутатор 22, п тый регистр 23. пам ти, четвертый 24 и третий 25 элементы ИЛИ, первый 26 и второй 27 элементы И, второй триггер 28, второй элемент29 запрета , группу регистров 30 пам ти, группу блоков 31 сравнени , счетчик 32 сн тых с обработки заданий.

Регистры 10-12, 23 выполнены на тактирующих триггерах, причем управл ющий выход образован за счет объединени  всех информационных выходов каждого из регистров , например, в дополнительном элементе ИЛИ.

Информаци  в регистры 16 и 30 заноситс  перед началом работы и в ходе Цикла работы не измен етс . Начальна  установка регистра 23 также производитс  перед запуском устройства. .-.. . .

Выходы датчика 5 соединены через коммутатор 6 с информационными входами регистра 10, тактирующий вход которого подключен к управл ющему входу коммутатора 6 и выходу генератора 4, а управл ющий вход - к счетному входу счетчика 18 и 1, входам разрешени  сравнени  блоков 31. Установочный вход устройства соединен с входами установки счетчиков 1, 2, 20, 21 и 32, а через элемент ИЛ И 9-- к установочному входу счетчика 18, выходы которого через блок 19, триггер 7, элементы ИЛИ 8, И 27, ИЛИ 24 соединены с управл ющим входом коммутатора 22 и тактирующим входом регистра 23, выходы которого подключены к информационным входам третьей группы блоков 31, оставшиес  входы первой группы которых соединены с третьей группой выходов регистра 120 и информационными входами коммутатора 22. Выход генератора 3

соединен с соответствующим входом элемента ИЛИ 9 и входом разрешени  сравнени  блока 19, втора  группа входов которого

подключена к выходам регистра 16, а выход меньше - к нулевому входу триггера 7, инверсный выход которого через элементы 29,17 соединен с управл ющим входом коммутатора 14, тактирующим входом регистра 12, соответствующим входом элемента ИЛИ 0 24, Втора  группа выходов регистра 10 через дешифратор 15 соединена с счетным входом счетчика 2, а через элемент ИЛИ 8 - с вторым.входом элемента И 27, выход кото- : рого подключён к управл ющему входу эле- 5 мента- 17 запрета, управл ющему входу коммутатора 13, тактирующему входу регистра 11, управл ющий выход которого сое- динен с счетным входом счетчика 20. Перва  группа выходов регистра 10 через коммута- 0 тор 13 подключена к информационным входам регистра 11, а через коммутатор 14 - к информационным входам регистра. 12, выход которого, подключен к счетному входу счетчика 21. Вторые группы входов блоков 5 31 соединены с выходами соответствующих регистров 30, а первые выходы через элемент И 26, вход О, инверсный выход триггера 28 - с первым входом элемента И 27. Вторые выходы блоков 31 через элемент 0 ИЛИ 25 подключены к входу 1 триггера 28, . к счетному входу счетчика 32. Пр мой выход триггера 28 подключен к управл ющему входу элемента 29 запрета.

В устройстве моделируетс  работа вы- 5 числительной системы, когда имеетс  воз- . можность вести обработку поступающей информации по алгоритмам различной сложности и с учетом приоритета входной информации. Перед каждым запуском уст- 0 ройства в него вводитс  информаци  о тре- .буемой последовательности решени  поступающих задач. Если задание на обработку приходит не в своей очередности, то оно снимаетс , а система ждет требуемое 5 очередное задание на обработку.

. Устройство моделирует поступление за-  в ки в;систему, этап определени  приоритета , за вки, этап Обслуживани  за вки по алгоритмам различной сложности в зависи- 0 мо сти от частоты поступлени  за вок, этап аЙЗЖлза очередности поступившей за вки (задачи) на обслуживание.

Устройство дл  моделировани  вычислительной системы, работает следующим 5 образом,

.Перед началом работы устройства в регистр 16 Записываетс  код пороговой частоты поступлени  заданий на обработку; в

. группу регистров 30 пам ти записываютс  коды запрещенных комбинаций. Затемчерез установочный вход устройства на установочные входы счетчиков 1, 2, 18, 20 и 21 импульсов поступает управл ющий сигнал, обнул ющий эти счетчики, в регистр 23 записываетс  код начальной комбинации.

Датчик 5 случайных чисел генерирует п-разр дные случайные коды, которые поступают на информационный вход коммута1 тора 6, Генератор 4 случайного потока импульсов в случайные моменты времени генерирует управл ющие импульсы, поступающие на управл ющий вход коммутатора б и разрешающие прохождение случайных кодов через коммутатор 6, Таким образом, на выходе коммутатора 6 в случайные моменты времени по вл ютс  случайные коды , чем моделируетс  информационный поток, поступающий в вычислительную систему .

С выхода генератора 4 сигнал также поступает на тактирующий вход регистра 10, обеспечива  запись в него информации с коммутатора 6. Генератор 3 формирует мерный интервал, на котором определ етс  количество поступивших Б вычислительную систему заданий.

В момент поступлени  кода во входной регистр 10 на выходе регистра 10 по вл етс  управл ющий сигнал , поступающий на счетные входы счетчиков 1 и 18. На выходе регистра 10 сигнал по вл етс  в сегда, когда в нем записано число больше единицы.

С первого информационного выхода регистра 10 случайный код поступает на информационные входы коммутаторов 13 и 14. Со второго информационного выхода регистра 10 m-разр дный код (т. п) индекса приоритета поступает на вход дешифратора 15. Если поступившее сообщение имеет наивысший приоритет, то на выходе дешифратора 15 по вл етс  управл ющий сигнал, поступающий на счетный вход счетчика 2 импульсов и через элемент ИЛИ 8 на второй вход элемента И 27.

.. Счетчик 18 импульсов подсчитывает количество сообщений (заданий на обработку) на интервале времени, равном периоду следовани  импульсов генератора 3. С выхода счетчика 1.8 импульсов подсчитанный код поступает на первый вход блока 19 сравнени , на второй вход которого поступает код пороговой частоты с выхода регистра 16. Если подсчитанный код меньше кода пороговой частоты, то управл ющий сигнал с первого выхода блока 19 сравнени  устанавливает триггер 7 в состо ние, при котором сигнал с пр мого выхода триггера 7 поступа.ет на элемент ИЛИ 8 и далее на второй вход элемента И 27

С третьего информационного выхода регистра 10 S-разр дный код признака номера сообщени  поступает на информационный вход коммутатора 22 и на первые 5 половины первых групп информационных, входов блоков 31, на вторые половины входов которых поступает S-разр дный код с выхода регистра 23. Таким образом, на первой группе информационных входов кэждо0 го из блоков 31 группы формируетс  25-разр дна  кодова  комбинаци . На вторую группу информационных входов блоков 31 поступают 25-разр дные запрещенные комбинации с соответствующих регистров 30.

5 Запрещенные комбинации характеризуют пор док поступлени  заданий на обра- ботку, т.е. если определено, что должны обрабатыватьс  1,2, 3,... задани , то запрещенными  вл ютс  переходы 1-3, 1-4, 2-4,

0 2-5 и т.д. Если запрещенные комбинации не совпадут ни в одном из блоков 31, то управл ющие сигналы с первых выходов блоков 31 поступают на элемент И 26, с выхода которого импульс устанавливает триггер 28

5 в состо ние, при котором управл ющий сигнал проходит через элементы ИЛИ 8, И 27 в случа х, когда имеетс  напр жение либо на пр мом выходе триггера 7, либо на выходе дешифратора 15. После этого элемент 17

0 запираетс , а коммутатор 13 открываетс , чем обеспечиваетс  обработка по сложному алгоритму. Одновременно через элемент ИЛИ 24 разрешаетс  S-раЗр дному коду признака номера поступившего сообщени 

5 запись в регистр 23.

Если в каком-либо из блоков 31 произойдет совпадение запрещенных комбинаций , то сигнал, с второго выхода Да этого .блока 31 через элемент ИЛИ 25 установит

0 триггер 28 в состо ние, запрещающее прохождение сигнала через элемент 29, а также поступит на счетный вход счетчика 32, где подсчитываетс  число поступлений заданий произвольной очередности. В этом случае

5 обработки сообщени  не будет, коммутаторы 13 и 14 закрыты, на выходе элемент; ИЛИ 24 сигналов не по витс , и коммутатор 22 не разрешит запись в регистр 23 признак номера сообщени , которому отказано в об0 работке. Таким образом, признак помёрз вновь поступившего сообщени  будет снова сравниватьс  с признаком номера сообщени , которое обрабатывалось последним. Если совпадение запрещенных ком5 бинаций в группе блоков 31 не произойдет, а подсчитанный код больше кода пороговой частоты (при сравнении в блоке 19 сравнени ), то управл ющий сигнал со второго вы- хода блока 19 сравнен-и  устанавливает триггер 7 в состо ние, разрешающее прохождение кодов через коммутатор. 14 (на простой алгоритм обработки). ,

При большей частоте поступлени  заданий на обработку триггер 7 поддерживает открытым коммутатор 14, Дл  того, чтобы каждое задание высокого приоритета толъ ко проходило через коммутатор 13, устройство содержит элемент 17 запрета.

Таким образом, происходит коммутаци  кодов на различные алгоритмы обработки V зависимости от частоты поступлени  код ЬЪ и от индекса приоритета, а также соблюдаетс  требуема  или разрешенна  очередность поступлени  сообщений на обработку. . . . - ,

В моменты поступлени  кодов на входы регистров 11 и 12 на ихвыходах по вл ютс  управл ющие сигналы; количество которых подсчитываютс :счетчиками 20 и 21 соответственно . ;; ;; , .-.-.

Таким образом, в счетчиках записываетс -: общее количество .сообщений (зада- ний на обработку), поступивших в систему (содержимое счетчика 1), количество сообщений (заданий на обработку), имеющих наивысший приоритет (содержимое счетчика 2), количество сообщений (заданий на обработку ), поступивших на обработку по.сложному алгоритму (содержимое счетчика 20), количество .сообщений (заданий на обработку ), поступивших на обработку по простому алгоритму (содержимое счетчика 21), количество сообщений, сн тых с обработки из-за нарушени , очередности поступлени  (со- де ржимое счетчика 32). . :

Ф о р мула изобретени  .. Устройство дл  моделировани  вычислительной системы, содержащее счетчик заданий на обработку, -счетчик приоритетных заданий на обработку, генератор импульсов ,, генератор случайного потока импульсов , датчик случайных чисел, первый триггер, два элемента ИЛИ, четыре регистра пам ти, три коммутатора, дешифратор, пёрвы Й элемент зап реУа,;счеТчик импульсов , блок сравнени ,.счётчик сложных зада- ний на обработку; счетчик простых заданий на обработку, причем выходы датчика слу- чайных чисе л соединены соответственно с и нф орм; а цйб н H b i мМ вхбда м и пер во г о комму- таторз, управл ющий ёход которого подключен К выходу генератора случайного поТок1 иШу:л ЬсШ в й х15ды первого кОмму- татора подключены соответственно к ин- фбрмацибнны.м входам первого регистра пам  тй/ йыхЩ Kotoporo соединен со счет- . .ными входами счетчика заданий на обработку и счётчика импульсов, установочный вход которого подключен к выходу первого э лемента ИЛИ, разр дные выходы счетчика импульсов соединены соответственно с информационными входами первой группы блока сравнени , разр дные выходы второ- го регистра пам ти подключены соответственно к информационным входам второй группы блока сравнени , вход разрешени  сравнени  которого соединен с выходом генератора импульсов и первым входом пер- вОго элемента ИЛИ, второй вход которого  вл етс  установочным входом устройства, . выходы Больше и Меньше блока сравнени  соединены соответственно с единичным и нулевым входами первого триггера. выход первого элемента запрета соединен с управл ющим входом второго коммутато- ра, пр мой выход первого триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора и счетным входом счетчика приоритетных заданий на обработку, пер- ва труппа разр дных выходов первого регистра пам ти подключена соответственно к информационным входам второго и треть- его коммутаторов, втора  группа разр дных выходов первого регистра пам ти соединена соответственно с входами дешифратора, выходы второго и третьего коммутаторов подключены к информационным входам со- ответственно третьего и четвертого рези- . сторов пам ти, выходы которых соединены со счетными входами соответственно.счетчика простых заданий на обработку и счетчика сложных заданий на обработку, установочный входы счетчика заданий на обработку/счетчика приоритетных заданий на обработку, счетчика сложных заданий на обработку и счетчика простых заданий на обработку подключены к установочному входу устройства, отличаю, ще ее   тем, что, с целью расширени  функциональных возможностей устройства за счетмоделиро- : вани  требуемой очередности обработки поступающих сообщений, в устройство вве- 5 дены четвертый коммутатор, счетчик сн тых С обработки заданий, п тый регистрпам ти, третий и четвертый элементы ИЛИ, первый и второй элементы И, второй триггер, вто- рой элемент запрета, группа регистров па- 0 м ти и группа блоков сравнени , причем тактирующий вход первого регистра пам ти соединен с выходом генератора случайного потока импульсов, треть  группа разр дных выходов первого регистра пам ти подклю- 5 чена к информационным входам четвертого коммутатора и информационным входам первой группы блоков сравнени  группы, информационные входы второй группы бло- ков сравнени  группы соединены соответственно с разр дными выходами регистров

пам ти группы, выход первого регистра пам ти подключен к входам разрешени  сравнени  блоков сравнени  группы, первый и второй выходы каждого из которых соединены соответственно с входами первого элемента И и третьего элемента ИЛИ, выходы которых подключены соответственно с нулевым и единичными входами второго триг1 гера,-пр мой выход которого соединен с управл ющим входом второго элемента запрета , выход которого подключен к информационному входу первого элемента запрета, выход которого соединен с тактирующим входом третьего регистра пам ти и первым входом четвертого элемента ИЛИ, выход которого подключен к управл ющему входу четвертого коммутатора и тактирующему входу п того регистра пам ти, информационные входы которого подключены к

выходам четвертого коммутатора, выходы п того регистра пам ти подключены к информационным входам третьей группы блоков сравнени  группы, выход третьего

элемента ИЛИ соединен со счетным входом счетчика сн тых с обработки заданий, установочный вход которого подключен к установочному входу устройства, информационный вход второго элемента запрета соединен с

0 инверсным выходом первого триггера, инверсный выход второго триггера подключен к первому входу второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, выход второго элемента И

5 соединен с управл ющим входом первого элемента запрета, с вторым входом четвертого элемента ИЛИ, с управл ющим входом третьего коммутатора и тактирующим входом четвертого регистра пам ти.