SU1251055A1

SU1251055A1 - Устройство дл синхронизации

Info

Publication number: SU1251055A1
Application number: SU853848670A
Authority: SU
Inventors: Юрий Николаевич Бесов; Ильяс Абдулхаевич Сафин
Original assignee: Предприятие П/Я В-2969
Priority date: 1985-01-31
Filing date: 1985-01-31
Publication date: 1986-08-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в устройствах дл синхронизации , обеспечивающих требуемую последовательность и дпительность операций. Целью изобретени вл етс повышение быстродействи . Отличительной особенностью устройства вл етс возможность нормировани длительности режима ожидани и гибкого изменени длительности циклов синхронизации , в которых отсутствует режим ожидани . Поставленна цель достигаетс тем, что в устройство введены третий коммутатор, счетчик, элемент ИЛИ-НЕ, элемент ИЛИ, элемент НЕ, два элемента И. 1 ил.

Description

1

Изобретение относитс к вычислительной техгшке и может быть использовано в устройствах .дл синхронизации , обеспечивающих требуемую последовательность и длительность операций .

Цель изобретени - повышение быстродействи .

На чертеже изображена схема устройства .

Устройство содержит регистры 1 и 2, коммутаторы 3 и-4, первую группу 5 входов сигналов логических условий , блок 6 сравнени , вход 7 первой .фазовой синхронизации, вход 8 второй фазовой синхронизации, группу 9 выходов фазовой синхронизации, вторую группу 10 выходов фазовой синхронизации , вход } разрешени следующего состо ни устройства, контрольный выход J 2 режима ожидани устройства , коммутатор 13, вторую группу 14 входов сигналов логического услови устройства, счетчик 15, элемент ИЖ 16, дополнительньй контрольный выход П устройства, элемент ИЛИ-НЕ 13, элемент НЕ 19, элементы И 20 и 21.

Устройство работает следующим образом ,

В исходном состо нии выходы регистров i и 2 и счетчика 5 наход тс в нулевом состо нии. На выходах коммутаторов 3,4 и 13 устанавливаютс коды, определ ющие следунзщее состо ние устройства. Счетчик 15 по входу разрешени записи с выхода элемента ИЛИ 16 устанавливаетс в режим параллельной записи. По приходу первого фазового импульса с входа 7 в регистр 1 записываетс код, задающий Новое состо ние синхронизируемого устройства.через первую группу 9 выходов и одновременно поступающий на управл ющие входы коммутатора 4, определ код на информационных входах второго регистра 2. По второму фазовому импульсу, поступающему через вход 8, в счетчик заноситс код с выхода коммутатора 3, а в регистр 2 - коДэ определ ющий следующее состо ние синхронизируемого устройства через группу 1Q выходов. Кроме того, код с выхода регистра 2 поступает на управл ющие вхбды коммутатора 3, оп- .редел следующее.состо ние на информационных входах регистра 1 , и на управл ющие входы коммутатора 13, ус 51055 .

танавлива следующее состо ние на информационных входах счетчика 15, При равенстве кодов на управл ющих входах и информационных выходах к ом5 мутатора 3, т.е, на первых и вторых группах входов блока 6 сравнени , на выходе блока 6 сравнени вырабатьюа- етс сигнал, который через элемент ИЖ-НЕ 18 блокирует запись в регистр

i и поступает через контрольный выход 12 в синхронизируемое устройство, фиксиру начало режима ожидани ,

Счетчик 15 после записи в него кода с выхода коммутатора 13 сигналом

5 временной длительности с выхода элемента ИЛИ 16 устанавливаетс по счетному входу в режим реверсивного счета . Одновременно сигнал временной длительности с выхода элемента ИЛИ 16

20

поступает во внешнее синхронизируе

ое устройство через дополнительный контрольный выход 17 к на второй зход элемента ИШ-НЕ 18, дополнительно блокиру запись в регистр 1, Длительность этого сигнала соответствует количеству тактов импульсов фазовой синхронизации, определ емому кодом , записанным в счетчик 5 по информационным входам. По последнему

тактовому импульсу на выходах счетчика 15 устанавливаетс нулевой код, определ юиг й окончание сигнала временной длительности на выходе элемента ШМ 16 и переключак ций счетчик 15

по управл ющему входу в режим параллельной записи. Если ,за врем действи сигнала временной длительности внепшее синхронизируемое устройство не выставило на входы 5 логическое

условие сн ти режима ожидани , то по окончании (заднему фронту) сигнала временной длительности во внешнем синхронизируемом устройст ве формируетс сигнал, дополнительно устанавливающий через входы 5 логическое условие сн ти режима ожидани , т.е, осуществл етс нормирование режима ожидани по какому-то определенному контрольному времени. Это

позвол ет исключить случайные остановы устройства на сколь угодно долгое врем ,

Если при выполнении следующего цикла синхронизации коды на первой и второй группах входов блока 6 срз-внени не равны, т,е. режим ожидани отсутствует, то в счетчик 15 записываетс код, определ ющий временную длительность данного цикла, и сигнал временной длительности с выхода элемента ИЛИ 16 через второй вход элемента ИЛИ-НЕ 18 блокирует запись нового состо ни в регистр 1 до полного выполнени данного цикла синхронизации. Тем самым программируетс длительность вьтолнени любой операции, а период импульсов фазовой синхронизации выбираетс из услови выполнени минимальной по длительности операции. Например, дл вьтолнени трех операций с длительност ми 3, 15 и 30 МКС период импульсов синхронизации равен 3 мкс. В случае отсутстви счетчика 15 период импульсов синхронизации должен быть не менее 30 мкс.

ормула изобретени 20

Устройство дл синхронизации, содержащее два коммутатора, два регистра , блок сравнени , причем группа выходов первого коммутатора соединена с группой информационных входов первого регистра и с первой группой входов блока сравнени , группа выходов первого регистра соединена с группой управл ющих входов второго коммутатора и вл етс первой группой вьпсодов фазовой синхронизации устройства, группа выходов второго коммутатора соединена с группой информационных входов второго регистра , группа выходов которого соединена с второй группой входов блока сравнени , с группой управл юпщх входов первого коммутатора и вл етс второй группой выходов фазовой синхронизации устройства, перва группа входов логических условий устройства соединена с группой инфор5

10

.

1251055

мациокньк входов первого и второго коммутаторов, первый и второй входы фазовой синхронизации устройства соединены соответственно с синхровхо- дами первого и второго регистров, вход разрешени следующего состо ни устройства соединен с управл ющим входом второго регистра, выход блока сравнени вл етс контрольным выходом устройства, о тличающее5

0

5

0

5

0

С тем, что, с целью .повьпнени быстродействи , в устройство введены третий коммутатор, счетчик, элемент ИЛИ-НЕ, элемент ИЛИ, элемент НЕ, два элемента И, причем втора группа входов логических условий устройства соединена с группой информационных входов третьего коммутатора, группа управл ющих входов которого соединена с группой выходов второго регистра , группа выходов третьего коммутатора соединена с группой информационных входов счетчика, выходы разр дов которого соединены с соответст- вующими входами элемента ИЛИ, выход которого соединен с первьо входом элемента ИЛЙ-НЕ, с входом элемента НЕ, с первым входом первого элемента И и вл етс дополнительным контрольным выходом устройства, второй вход элемента ИЖ-НЕ соединен с выходом равенства блока сравнени , выход элемента ИЛИ-НЕ соединен с входом разрешени записи первого регистра, второй вход фазовой синхронизации устройства соединен с вторым входом первого элемента И и с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, выход первого элемента И соединен со счетньм входом счетчика, вход разрешени записи которого соединен с выходом второго элемента И.

Редактор Е,Копча

Составитель Е.Торопова

Техред О.Сопко Корректор И.Муска

Заказ 4411/45 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

. 113035, Москва, Ж-35, Раушска наб., д. 4/5 ,...-.

Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4

Claims

Формула изобретения 20

Устройство для синхронизации, содержащее два коммутатора, два регистра, блок сравнения, причем группа выходов первого коммутатора соедине- 25 на с группой информационных входов первого регистра и с первой группой входов блока сравнения, группа выходов первого регистра соединена с группой управляющих входов второго зо коммутатора и является первой группой выходов фазовой синхронизации устройства, группа выходов второго коммутатора соединена с группой информационных входов второго регистра, группа выходов которого соединена с второй группой входов блока сравнения, с группой управляющих входов первого коммутатора и является второй группой выходов фазовой синхронизации устройства, первая группа входов логических условий устройства соединена с группой инфор мационных входов первого и'второго коммутаторов, первый и второй входы фазовой синхронизации устройства соединены соответственно с синхровходами первого и второго регистров, вход разрешения следующего состояния устройства соединен с управляющим входом второго регистра, выход блока сравнения является контрольным выходом устройства, о тличающеес я тем, что, с целью повышения быстродействия, в устройство введены третий коммутатор, счетчик, элемент ИЛИ-HE, элемент ИЛИ, элемент НЕ, два элемента И, причем вторая группа входов логических условий устройства соединена с группой информационных входов третьего коммутатора, группа управляющих входов которого соединена с группой выходов второго регистра, группа выходов третьего коммутатора соединена с группой информационных входов счетчика, выхода разрядов которого соединены с соответствующими входами элемента ИЛИ, выход которого соединен с первым входом элемента ИЛЙ-НЕ, с входом элемента НЕ, с первым входом первого элемента И и является дополнительным контрольным выходом устройства, второй вход элемента ИЛИ-HE соединен с выходом равенства блока сравнения, выход элемента ИЛИ-HE соединен с входом разрешения записи первого регистра, второй вход фазовой синхронизации устройства соединен с вторым входом первого элемента И и с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, выход первого элемента И соединен со счетным входом счетчика, вход разрешения записи которого соединен с выходом второго элемента И.