JPH0380324A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
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- JPH0380324A JPH0380324A JP1217130A JP21713089A JPH0380324A JP H0380324 A JPH0380324 A JP H0380324A JP 1217130 A JP1217130 A JP 1217130A JP 21713089 A JP21713089 A JP 21713089A JP H0380324 A JPH0380324 A JP H0380324A
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- JP
- Japan
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- carry
- data
- memory
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- arithmetic
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- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30018—Bit or string instructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、中央演算処理装置に関する。
［従来の技術］
同一のデータバスに中央演算処理袋！！（以下ＣＰＵと
記す）及びメモリが接続され、データバスの許容ビット
数と上記メモリに記憶されるデータのビット数が異なる
場合、例えば、ＣＰＵのデータバスの許容ピッ、ト散が
８ビツトであり、メモリに記憶されるデータのビット数
が１６ビツトの場合について、例えば加算演算を実行す
る場合を例に、従来のＣＰＵにおける動作を第４図を参
照し以下に説明する。
記す）及びメモリが接続され、データバスの許容ビット
数と上記メモリに記憶されるデータのビット数が異なる
場合、例えば、ＣＰＵのデータバスの許容ピッ、ト散が
８ビツトであり、メモリに記憶されるデータのビット数
が１６ビツトの場合について、例えば加算演算を実行す
る場合を例に、従来のＣＰＵにおける動作を第４図を参
照し以下に説明する。
サイクル１において、オペコードがフェッチされる。デ
ータバスの許容ビット数が８ビツトであるので、サイク
ル２にて、まずメモリより読み出される演算対象データ
の１６ビツトを三等分した、下位８ビツトからなるしデ
ータがメモリより読み出される。次に、サイクル３にて
上偉８ビットからなるＨデータが上記メモリより読み出
されるとともに、上記しデータにｌが加算される。サイ
クル４にてサイクル３の加算結果がメモリに書き込まれ
るとともに、加算結果にて生じる桁上がりを示すキャリ
ーがＨデータに加算される。そして、サイクル５にて加
算されたＨデータがメモリへ書き込まれる。このように
して演算処理がなされる。
ータバスの許容ビット数が８ビツトであるので、サイク
ル２にて、まずメモリより読み出される演算対象データ
の１６ビツトを三等分した、下位８ビツトからなるしデ
ータがメモリより読み出される。次に、サイクル３にて
上偉８ビットからなるＨデータが上記メモリより読み出
されるとともに、上記しデータにｌが加算される。サイ
クル４にてサイクル３の加算結果がメモリに書き込まれ
るとともに、加算結果にて生じる桁上がりを示すキャリ
ーがＨデータに加算される。そして、サイクル５にて加
算されたＨデータがメモリへ書き込まれる。このように
して演算処理がなされる。
［発明が解決しようとする課題］
従来のＣＰＵでは、上記サイクル４にてキャリーが０の
場合、即ち下位８ビツトにおける演算にて桁上がりが発
生しない場合でも上位８ビツトのデータにＯが加算され
、その加算結果がメモリに書き込まれるという動作を行
う。即ち、メモリより読み出されたのと同じ値のデータ
が、サイクル５にてメモリに書き込まれる。即ち、サイ
クル５の動作は無意味なものである。
場合、即ち下位８ビツトにおける演算にて桁上がりが発
生しない場合でも上位８ビツトのデータにＯが加算され
、その加算結果がメモリに書き込まれるという動作を行
う。即ち、メモリより読み出されたのと同じ値のデータ
が、サイクル５にてメモリに書き込まれる。即ち、サイ
クル５の動作は無意味なものである。
増加命令では演算対象データが１６ビツトの場合、２５
６回に一度しかキャリーが発生しないため、残りの２５
５回のサイクル５の動作が無駄であるという問題点があ
った。
６回に一度しかキャリーが発生しないため、残りの２５
５回のサイクル５の動作が無駄であるという問題点があ
った。
本発明はこのような問題点を解決するためになされたも
ので、無意味な演算サイクルを実行せず演算実行時間を
短縮することができるＣＰＵを提供することを目的とす
る。
ので、無意味な演算サイクルを実行せず演算実行時間を
短縮することができるＣＰＵを提供することを目的とす
る。
［課題を解決するための手段］
本発明は、中央演算処理装置が処理するデータのビット
数と上記中央演算処理装置とデータ交換するメモリにお
ける記憶データのビット数とが異なる場合、下位データ
の演算結果にて桁上がりあるいは桁下がりが発生したと
きのみ上位データの演算を実行しその結果を上記メモリ
へ書き込む、演算部を備えたことを特徴とする。
数と上記中央演算処理装置とデータ交換するメモリにお
ける記憶データのビット数とが異なる場合、下位データ
の演算結果にて桁上がりあるいは桁下がりが発生したと
きのみ上位データの演算を実行しその結果を上記メモリ
へ書き込む、演算部を備えたことを特徴とする。
［作用］
演算部は、下位データの演算結果にて桁上がりあるいは
桁下がりが発生したか否かを判断し、桁上がりあるいは
桁下がりが発生したときのみ上はデータの演算を実行し
その結果をメモリへ書き込む。
桁下がりが発生したか否かを判断し、桁上がりあるいは
桁下がりが発生したときのみ上はデータの演算を実行し
その結果をメモリへ書き込む。
［実施例］
本発明のＣＰＵの構成の一実施例を示す第１図において
、該ＣＰＵは大別すると、インストラクションレジスタ
であるオペコードＩＲ６やブリバイトＩＲ７等を備えた
、命令の実行を制御する制御部分ｌと、ＡＬＵ３、デー
タバス４等を備えた演算部分２とより構成される。
、該ＣＰＵは大別すると、インストラクションレジスタ
であるオペコードＩＲ６やブリバイトＩＲ７等を備えた
、命令の実行を制御する制御部分ｌと、ＡＬＵ３、デー
タバス４等を備えた演算部分２とより構成される。
データバスＤ７−ＤＯを介して命令コードが入力される
ＤＩＬ５は、上記命令コードを次の命令が発生するまで
保持するインストラクションレジスタである、オペコー
ドＩＲ６及びプリバイト■Ｒ７に接続される。これらの
インストラクションレジスタの出力側、及びこれらのイ
ンストラクションレジスタより送出される命令信号と命
令シーケンスとのタイミングを制御するタイミングコン
トロール８の出力側は、命令デコード回路であるＡＮＤ
回路９、ＯＲ回路ｔｏに接続される。これらの命令デコ
ード回路の出力側は、演算部分２とのインタフェイス回
路であるＥＣＩＩＩに接続される。
ＤＩＬ５は、上記命令コードを次の命令が発生するまで
保持するインストラクションレジスタである、オペコー
ドＩＲ６及びプリバイト■Ｒ７に接続される。これらの
インストラクションレジスタの出力側、及びこれらのイ
ンストラクションレジスタより送出される命令信号と命
令シーケンスとのタイミングを制御するタイミングコン
トロール８の出力側は、命令デコード回路であるＡＮＤ
回路９、ＯＲ回路ｔｏに接続される。これらの命令デコ
ード回路の出力側は、演算部分２とのインタフェイス回
路であるＥＣＩＩＩに接続される。
一方、演算部２においては、演算の実行、サムの結果、
キャリー・ボローの発生等の機能を有するＡＬＵ３、レ
ジスタ、シフタ等がデータバス４に接続される。
キャリー・ボローの発生等の機能を有するＡＬＵ３、レ
ジスタ、シフタ等がデータバス４に接続される。
このように構成されるＣＰＵにおいて、従来例と同様に
１６ビツトデータの加算演算を実行する場合について第
２図を参照し以下に説明する。
１６ビツトデータの加算演算を実行する場合について第
２図を参照し以下に説明する。
サイクル１よリサイクル４までは上述した従来例の場合
と同じ動作であるので説明を省略する。
と同じ動作であるので説明を省略する。
サイクル５にて、ＡＬＵ３は、サイクル４にて発生した
キャリーが１か否かを判断し、キャリーか０であれば上
位データに変化は生じないのであるから、上位データに
０を加算する演算を実行せず、次のオペコードをフェッ
チする動作に移行する。よって従来のように、上位デー
タに０を加算しその結果をメモリに書き込むというサイ
クルを省略することができる。
キャリーが１か否かを判断し、キャリーか０であれば上
位データに変化は生じないのであるから、上位データに
０を加算する演算を実行せず、次のオペコードをフェッ
チする動作に移行する。よって従来のように、上位デー
タに０を加算しその結果をメモリに書き込むというサイ
クルを省略することができる。
一方、ＡＬＵ３にて、サイクル４にて発生したキャリー
がｌと判断されれば、従来通りサイクル６にて上位デー
タにキャリーのｌを加算しその結果をデータバス４を介
してメモリに書き込む。その後次のオペコードがフェッ
チされる。
がｌと判断されれば、従来通りサイクル６にて上位デー
タにキャリーのｌを加算しその結果をデータバス４を介
してメモリに書き込む。その後次のオペコードがフェッ
チされる。
このようにキャリーが発生しない場合には、上位データ
へのキャリーの加算演算を中止しメモリへの書き込み動
作を省略するので、ＣＰＵの演算実行時間を短縮するこ
とができる。
へのキャリーの加算演算を中止しメモリへの書き込み動
作を省略するので、ＣＰＵの演算実行時間を短縮するこ
とができる。
尚、上記実施例では、加算演算について説明したが、減
算演算についても同様の効果を得ることができるのは勿
論である。
算演算についても同様の効果を得ることができるのは勿
論である。
又、第３図にはデータバスの許容ビット数が１６ビツト
で、メモリには３２ビツトのデータが記憶され、この３
２ビツトデータにレジスタに格納されている１６ビツト
データを加算する場合のフローチャートが示されている
。この場合も上述の場合と同様に３２ビツトデータが二
等分され！６ビツトずつにて演算が実行され、下位デー
タの演算結果にてキャリーが０であれば上位データの演
算は実行せず、キャリーが１であればサイクル６にて上
位データへのキャリーの加算が実行されその演算結果が
メモリに書き込まれる。このようにデータサイズが異な
る演算でも上述と同様の効果を得ることができる。
で、メモリには３２ビツトのデータが記憶され、この３
２ビツトデータにレジスタに格納されている１６ビツト
データを加算する場合のフローチャートが示されている
。この場合も上述の場合と同様に３２ビツトデータが二
等分され！６ビツトずつにて演算が実行され、下位デー
タの演算結果にてキャリーが０であれば上位データの演
算は実行せず、キャリーが１であればサイクル６にて上
位データへのキャリーの加算が実行されその演算結果が
メモリに書き込まれる。このようにデータサイズが異な
る演算でも上述と同様の効果を得ることができる。
［発明の効果］
以上詳述したように本発明によれば、下位データの演算
結果により桁上がりあるいは桁下がりが無い場合には上
位データへの桁上がりあるいは桁下がりの演算を実行し
ないのでその演算結果のメモリへの記憶を省略すること
ができることより、無意味な演算サイクルを実行せず演
算実行時間を短縮することができる。
結果により桁上がりあるいは桁下がりが無い場合には上
位データへの桁上がりあるいは桁下がりの演算を実行し
ないのでその演算結果のメモリへの記憶を省略すること
ができることより、無意味な演算サイクルを実行せず演
算実行時間を短縮することができる。
第１図は本発明のＣＰＵの構成の一実施例を示すブロッ
ク図、第２図及び第３図は本発明のＣＰＵにおける動作
を示すフローチャート、第４図は従来のＣＰＵにおける
動作を示すフローチャートである。 ２・・・演算部、３・・・ＡＬＵ、４・・・データバス
。
ク図、第２図及び第３図は本発明のＣＰＵにおける動作
を示すフローチャート、第４図は従来のＣＰＵにおける
動作を示すフローチャートである。 ２・・・演算部、３・・・ＡＬＵ、４・・・データバス
。
Claims (1)
- （１）中央演算処理装置が処理するデータのビット数と
上記中央演算処理装置とデータ交換するメモリにおける
記憶データのビット数とが異なる場合、下位データの演
算結果にて桁上がりあるいは桁下がりが発生したときの
み上位データの演算を実行しその結果を上記メモリへ書
き込む、演算部を備えたことを特徴とする中央演算処理
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217130A JP2993975B2 (ja) | 1989-08-23 | 1989-08-23 | 中央演算処理装置 |
| US07/568,827 US5301338A (en) | 1989-08-23 | 1990-08-17 | System including central processing unit |
| DE4026569A DE4026569A1 (de) | 1989-08-23 | 1990-08-22 | Zentraleinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217130A JP2993975B2 (ja) | 1989-08-23 | 1989-08-23 | 中央演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0380324A true JPH0380324A (ja) | 1991-04-05 |
| JP2993975B2 JP2993975B2 (ja) | 1999-12-27 |
Family
ID=16699325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217130A Expired - Lifetime JP2993975B2 (ja) | 1989-08-23 | 1989-08-23 | 中央演算処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5301338A (ja) |
| JP (1) | JP2993975B2 (ja) |
| DE (1) | DE4026569A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216624A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 演算装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503514B1 (en) * | 1991-03-11 | 1998-11-18 | Silicon Graphics, Inc. | Backward-compatible computer architecture with extended word size and address space |
| US5687353A (en) * | 1995-03-03 | 1997-11-11 | Hal Computer Systems, Inc. | Merging data using a merge code from a look-up table and performing ECC generation on the merged data |
| US6122729A (en) | 1997-05-13 | 2000-09-19 | Advanced Micro Devices, Inc. | Prefetch buffer which stores a pointer indicating an initial predecode position |
| JP2003190367A (ja) * | 2001-12-21 | 2003-07-08 | Konami Co Ltd | 虚像、実映像重畳表示装置及び映像表示制御方法、ならびに映像表示制御用プログラム |
| JP4146654B2 (ja) * | 2002-02-28 | 2008-09-10 | 株式会社リコー | 画像処理回路、複合画像処理回路、および、画像形成装置 |
| JP3976089B2 (ja) * | 2002-08-09 | 2007-09-12 | 株式会社リコー | 半導体集積回路装置及びその製造方法 |
| JP4296051B2 (ja) * | 2003-07-23 | 2009-07-15 | 株式会社リコー | 半導体集積回路装置 |
| US9311111B2 (en) * | 2007-07-12 | 2016-04-12 | The Mathworks, Inc. | Programming environment with support for handle and non-handle user-created classes |
| CN111258644B (zh) * | 2018-11-30 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 数据处理方法、处理器、数据处理装置及存储介质 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962684A (en) * | 1971-08-31 | 1976-06-08 | Texas Instruments Incorporated | Computing system interface using common parallel bus and segmented addressing |
| US3978456A (en) * | 1974-12-16 | 1976-08-31 | Bell Telephone Laboratories, Incorporated | Byte-by-byte type processor circuit |
| US4363091A (en) * | 1978-01-31 | 1982-12-07 | Intel Corporation | Extended address, single and multiple bit microprocessor |
| DE3036849C1 (de) * | 1980-09-30 | 1981-11-26 | Computer Gesellschaft Konstanz Mbh, 7750 Konstanz | Schaltungsanordnung zur Steuerung von Mikrobefehlen mit unterschiedlich Iangen Ausfuehrungszeiten |
| US4402042A (en) * | 1980-11-24 | 1983-08-30 | Texas Instruments Incorporated | Microprocessor system with instruction pre-fetch |
| US4694391A (en) * | 1980-11-24 | 1987-09-15 | Texas Instruments Incorporated | Compressed control decoder for microprocessor system |
| US4514825A (en) * | 1982-03-09 | 1985-04-30 | Kinex Corporation | High speed digital modem |
| US4761755A (en) * | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
| JPH0833816B2 (ja) * | 1988-10-08 | 1996-03-29 | 日本電気株式会社 | 固定小数点除算方式 |
| US5155843A (en) * | 1990-06-29 | 1992-10-13 | Digital Equipment Corporation | Error transition mode for multi-processor system |
-
1989
- 1989-08-23 JP JP1217130A patent/JP2993975B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-17 US US07/568,827 patent/US5301338A/en not_active Expired - Lifetime
- 1990-08-22 DE DE4026569A patent/DE4026569A1/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216624A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2993975B2 (ja) | 1999-12-27 |
| US5301338A (en) | 1994-04-05 |
| DE4026569A1 (de) | 1991-02-28 |
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Legal Events
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