JP4916151B2 - 並列演算装置 - Google Patents
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Description
図1は、本発明の第1の実施の形態における並列演算装置が搭載される処理システムの構成例を示すブロック図である。この処理システムは、システムLSI(Large Scale Integrated circuit)1と、外部システムバス5を介してシステムLSI1に接続されるSDRAM(Synchronous Dynamic Random Access Memory)2と、SRAM(Static Random Access Memory)3と、ROM(Read Only Memory)4とを含む。
図4は、本発明の第2の実施の形態における並列演算装置の構成例を示す図である。この並列演算装置は、ALU31−1〜31−mと、メモリマットA,B(32)と、定数レジスタK0〜K7と、プログラムカウンタPC0〜PC3と、ループカウンタLC0〜LC3と、アレイポインタP0〜P3と、汎用レジスタR0〜R7と、ステータス・レジスタSTと、エントリコミュニケータ移動量指定レジスタECRと、haltレジスタHLTとを含む。なお、このレジスタ群は、図1に示すワークデータメモリ・レジスタ群24に設けられる。
本発明の第2の実施の形態においては、2ビット単位または1ビット単位で定数をメモリマットの各エントリに設定する命令について説明した。本実施の形態においては、定数レジスタKに設定された定数をメモリマットに設定せずに、定数レジスタKに設定された定数を参照して直接演算を行なうものである。
Claims (2)
- 複数のエントリに対応するデータを並列に演算する並列演算装置であって、
前記複数のエントリに対応するデータの演算を行なう主演算手段と、
マイクロ命令が格納されるマイクロ命令格納手段と、
前記マイクロ命令格納手段に格納されたマイクロ命令を解釈し、前記主演算手段に演算を行なわせる制御手段とを含み、
前記主演算手段は、前記複数のエントリに対応するデータを格納するメモリマットと、
前記複数のエントリに対応して設けられ、前記メモリマットに格納されるデータに対して演算を行なう複数の演算ユニットとを含み、
前記複数の演算ユニットのそれぞれは、前記制御手段によって設定される少なくとも1ビットのレジスタを含み、
前記制御手段は、前記複数の演算ユニットに含まれる前記レジスタに同じ値を設定し、該レジスタに設定された値を前記メモリマットに書込ませ、
前記並列演算装置はさらに、定数値を格納する定数レジスタを含み、
前記制御手段は、前記定数レジスタに設定される定数値を所定のビット単位で前記複数の演算ユニットに含まれる前記レジスタに順次設定し、
前記制御手段は、前記定数レジスタに設定される定数値を読込んで解析し、解析結果に応じて前記複数の演算ユニットに含まれる前記レジスタに前記所定ビット単位で値を順次設定し、
前記並列演算装置はさらに、前記定数レジスタのビット位置を指定する第1のレジスタと、
前記メモリマットの複数のエントリのビット位置を指定する第2のレジスタと、
前記定数レジスタから前記メモリマットの複数のエントリに転送する定数のビット数を指定する第3のレジスタとを含み、
前記制御手段は、前記マイクロ命令格納手段から所定命令を読込んだときに、前記第1のレジスタによって指定された前記定数レジスタのビット位置から、前記第3のレジスタによって指定されたビット数分の定数を、前記第2のレジスタによって指定された前記メモリマットのビット位置を先頭に前記所定ビット単位で転送する、並列演算装置。 - 複数のエントリに対応するデータを並列に演算する並列演算装置であって、
前記複数のエントリに対応するデータの演算を行なう主演算手段と、
マイクロ命令が格納されるマイクロ命令格納手段と、
前記マイクロ命令格納手段に格納されたマイクロ命令を解釈し、前記主演算手段に演算を行なわせる制御手段とを含み、
前記主演算手段は、前記複数のエントリに対応するデータを格納するメモリマットと、
前記複数のエントリに対応して設けられ、前記メモリマットに格納されるデータに対して演算を行なう複数の演算ユニットとを含み、
前記複数の演算ユニットのそれぞれは、前記制御手段によって設定される少なくとも1ビットのレジスタを含み、
前記制御手段は、前記複数の演算ユニットに含まれる前記レジスタに同じ値を設定し、該レジスタに設定された値と前記メモリマットからロードした値との演算を行なわせ、
前記並列演算装置はさらに、定数値を格納する定数レジスタを含み、
前記制御手段は、前記定数レジスタに設定される定数値を所定のビット単位で前記複数
の演算ユニットに含まれる前記レジスタに順次設定し、
前記制御手段は、前記定数レジスタに設定される定数値を読込んで解析し、解析結果に応じて前記複数の演算ユニットに含まれる前記レジスタに前記所定ビット単位で値を順次設定し、
前記並列演算装置はさらに、前記定数レジスタのビット位置を指定する第1のレジスタと、
前記メモリマットの複数のエントリのビット位置を指定する第2のレジスタと、
前記定数レジスタに格納される定数値のうち演算対象の定数のビット数を指定する第3のレジスタとを含み、
前記制御手段は、前記マイクロ命令格納手段から所定命令を読込んだときに、前記第1のレジスタによって指定された前記定数レジスタのビット位置から前記第3のレジスタによって指定されたビット数分の定数と、前記第2のレジスタによって指定された前記メモリマットのビット位置から前記第3のレジスタによって指定されたビット数分のデータとを前記所定ビット単位で演算する、並列演算装置。
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