JP2000182037A

JP2000182037A - データ処理装置およびデータ処理方法

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Publication number: JP2000182037A
Application number: JP10358807A
Authority: JP
Inventors: Takushi Okuda; 拓史奥田; Koji Aoyama; 幸治青山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-12-17
Filing date: 1998-12-17
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】画像を効率的に処理して、補間による拡大を
行う。【解決手段】ＳＩＭＤ型プロセッサ３は、２系統のス
キップレジスタ群２１₁および２１₂と、２系統の入力Ｓ
ＡＭ（Serial Access Memory）部２２₁および２２₂を有
している。そして、スキップレジスタ群２１₁または２
１₂を構成するスキップレジスタは、入力ＳＡＭ部２２₁
または２２₂それぞれの対応する入力ＳＡＭセル（図示
せず）に対して、データの記憶をスキップするかどうか
を指示するフラグを記憶するようになされており、これ
により、入力ＳＡＭ部２２₁または２２₂それぞれについ
て、独立に、スキップを行うかどうかの設定を行うこと
ができるようになされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置お
よびデータ処理方法に関し、特に、例えば、複数の要素
プロセッサに画素データを供給し、その複数の要素プロ
セッサをＳＩＭＤ（Single Instruction Multiple Data
Stream）制御して、各要素プロセッサで、画像処理を
並列に行う場合などに用いて好適なデータ処理装置およ
びデータ処理方法に関する。

【０００２】

【従来の技術】例えば、テレビジョン受像機などの画像
表示装置（ディスプレイ）は、ＣＲＴ（Cathode Ray Tu
be）を使用しているものが多い。このようなディスプレ
イにおいて、各種画像方式に対応してアナログ的に画像
信号を取り扱い、画像を表示する場合、水平走査周波数
を変えて対応することが多い。

【０００３】一方、ディジタル的に画像信号を取り扱う
場合、ＮＴＳＣ（National Television System Committ
ee）やＰＡＬ（Phase Alternating by Line color tele
vision system）などの放送伝送方式に応じて、画像の
解像度が異なるので、それらの方式でディジタル化され
た画像の縦方向と横方向の画素数は、放送伝送方式毎に
異なる。また、放送伝送方式としては、ＨＤＴＶ（High
Density Television）まで含めて様々な方式があり、
その画素数（解像度）の規格は多様である。そのため、
画像データに対してディジタル処理を施すシステムにお
いては、これらのすべての伝送方式に対応させる場合、
画素数を、いわゆる補間フィルタで変換する必要があ
る。

【０００４】そこで、画像の画素数を変換するための補
間フィルタの一例について説明するが、その前に、画像
の拡大、および標本化周波数（画素数）の変換について
説明する。

【０００５】画像の拡大（縮小に関しても同様）と、画
像の標本化周波数（画素数）の変換（解像度の異なる画
像規格間の変換）は、どちらも、原画像の各画素位置に
対して、元の画像において存在しなかった画素のデータ
を求める補間演算を行うことにより実現される。従っ
て、補間演算操作を行う補間フィルタを利用することに
より、上述の２つの処理を行うことが可能である。

【０００６】図１７は、原画像の一部分の一例を示して
いる。図中の丸印は画素の位置を表している。この部分
においては、横方向に８画素、縦方向に６画素が含まれ
ている（便宜上、ここでは画素数を小さい値に設定して
いる）。

【０００７】次に、この原画像を、例えば１０／７倍に
拡大する場合について説明する。なお、倍率は面積では
なく長さの比で表現するものとする。図１７の画像を拡
大する場合、表示画像規格は変えずに、画素の配列（即
ち画素間隔など）を、図１７と同一に保つ。そのように
して、拡大の処理を行った場合、その結果の画像は、図
１８のようになる。この場合、倍率は、約１．４２９
（＝１０／７）であるので、画像の１辺の長さは、１．
４２９倍され、画素数は、約１．４２９²倍に増加す
る。

【０００８】例えば水平方向（水平走査の方向）に対し
て、原画像においては画素数が８であるが、拡大後に
は、１１または１２（８×１０／７＝１１．４２９に近
い整数）画素になる。従って、拡大後の相似画像（拡大
画像）における画像の同じ部分に対応する各画素の位置
関係は、原画像における位置関係とは異なるので、拡大
後の各画素のデータ（輝度や色を表現する）の値は、原
画像のそれとは異なることになる。

【０００９】図１９は、（１０／７）倍の倍率で、画像
の拡大した場合における、原画像と拡大後の画像におけ
る水平方向の画素の位置関係について示している。

【００１０】図中、上側のＲｉ（ｉ＝１，２，・・・）
は、原画像の画素データを表しており、下側のＱｉ（ｉ
＝１，２，・・・）は、拡大後の補間画素のデータを表
している。Ｒｉに対応する画素は、Ｑｉに対応する画素
の間隔の（１０／７）倍の間隔で配置されている。な
お、図１９は、水平方向の拡大の様子だけを示している
が、垂直方向についても同様であるので、その説明は省
略する。

【００１１】拡大後の各画素のデータの値は、図１９に
示すような原画像の各画素の位置との対応関係に応じ
て、周辺（拡大後の画素の位置の近傍）のいくつかの原
画像の画素データの値から、補間フィルタ演算、即ち補
間関数の畳み込み演算を行うことにより算出することが
できる。

【００１２】次に、画像の大きさを変化させずに、標本
化周波数を、例えば１０／７倍にする場合を考える。こ
の標本化周波数変換は、解像度が（１０／７）倍だけ高
い画像規格に変換することと等価である。即ち、水平方
向の画素数は、（１０／７）倍に変更される。この場
合、図１７の原画像は、図２０に示すように、１次元的
には約１．４２９倍の画素数、即ち１．４２９²倍の面
密度を有する画像に変換される。

【００１３】図１７の各画素と図１８の各画素との対応
関係と、図１７の各画素と図２０の各画素との対応関係
は、両者とも、図１９に示すようになり、同一であるの
で、画素数の多い画像規格に変換する演算操作は、上述
の画像の拡大の演算操作と同様に行われる。

【００１４】次に、補間フィルタにおいて行われる演算
について説明する。

【００１５】いま、原画像のある画素Ｒの位置から距離
（位相）ｘだけ離れた位置を、補間により生成する画素
Ｑの位置（補間点）とすると、画素Ｑの値は、その周辺
の原画像の画素の値Ｒを用いた畳み込み演算により算出
される。

【００１６】即ち、標本化定理によれば、ｆ（ｘ）＝ｓ
ｉｎ（ｘ）／ｘを補間関数として、無限時間過去の画素
から無限時間将来の画素までについて畳み込み演算を行
うことで、理想的な補間を行うことができる。

【００１７】しかしながら、実際には、有限時間内に補
間値を算出する必要があるので、ｓｉｎ（ｘ）／ｘ関数
を、有限の範囲で近似した補間関数が用いられる。ここ
で、近似の方法としては、最近傍近似法、双一次近似
法、Ｃｕｂｉｃ近似法などが知られている。

【００１８】上述のような演算を行う補間フィルタは、
例えば、乗算器や、加算器、遅延のためのレジスタなど
で構成されるＦＩＲ（Finite Impulse Response）型デ
ィジタルフィルタとして実現されることが多いが、かか
る構成のＦＩＲ型ディジタルフィルタでは、画素数の変
換とともに同時に行うことが要求されるテレビジョン信
号の処理やノイズ除去等の各種信号処理を行うのは困難
である。即ち、この場合、各種信号処理を行うための装
置が、補間フィルタとしてのＦＩＲ型ディジタルフィル
タとは別に必要となり、装置全体の規模が大型化するこ
とになる。

【００１９】そこで、例えば、特開平８−１２３６８３
号公報に記載されているように、ＳＩＭＤ（Single Ins
truction Multiple Data stream）形式の並列プロセッ
サ（ＳＩＭＤ型プロセッサ）を利用して、ＦＩＲ型ディ
ジタルフィルタを実現し、上述のような補間処理を行う
のと同時に、その他の各種信号処理を行う方法がある。

【００２０】図２１は、従来のＳＩＭＤ型プロセッサの
一例の構成を示している。

【００２１】このＳＩＭＤ型プロセッサは、入力ポイン
タ回路２１、入力ＳＡＭ（Serial Access Memory）部２
２、データメモリ部２３、ＡＬＵ（Arithmatic Logic U
nit）アレイ部２４、出力ＳＡＭ部２５、出力ポインタ
回路２６、および、プログラム制御部２７で構成されて
いる。

【００２２】入力ＳＡＭ部２２、データメモリ部２３、
ＡＬＵアレイ部２４、および、出力ＳＡＭ部２５は、リ
ニアアレイ（直線配列）型に並列化された要素プロセッ
サ３１群を構成している。これらの要素プロセッサ３１
は、プログラム制御部２７が有する１つのプログラムに
従って、連動して制御される（即ち、ＳＩＭＤ制御され
る）。プログラム制御部２７は、プログラムメモリや、
そのプログラムを進行させるシーケンス制御回路などを
有し（いずれも図示せず）、プログラムメモリに予め書
き込まれたプログラムに従って、各種制御信号を発生し
て、各ブロックを制御する。

【００２３】なお、入力ＳＡＭ部２２、データメモリ部
２３、出力ＳＡＭ部２５は、主にメモリで構成されてい
る。詳細に説明しないが、図２１の装置において、これ
らのメモリのための「ロウ（ROW）」アドレスデコーダ
は、プログラム制御部２７に含まれているものとする。

【００２４】並列化された要素プロセッサ３１（単一エ
レメント分）の群の１つは、図２１において、斜線で示
した部分に対応し、複数の要素プロセッサ３１が、図中
において横方向に配列されている。即ち、図２１の斜線
の部分だけで、１つのプロセッサに対応する構成要素を
有している。

【００２５】次に、図２１のＳＩＭＤ型プロセッサの動
作について説明する。

【００２６】入力端子ＤＩＮに与えられた入力データ
（１画素分の画像データ）は、入力ＳＡＭ部２２に供給
され、入力ポインタ回路２１の指示にしたがって書き込
まれる。

【００２７】即ち、入力ポインタ回路２１は、１つの入
力データに対して１つの要素プロセッサ３１だけに、値
「Ｈ」の１ビット信号、即ち入力ポインタ信号を出力す
る。そして、値「Ｈ」で指定された要素プロセッサ３１
の入力ＳＡＭ部２２を構成するメモリセルである入力Ｓ
ＡＭセル（図示せず）に、その入力データが書き込まれ
る。

【００２８】入力ポインタ信号による、データを供給す
る要素プロセッサ３１の指定は、入力データのクロック
ごとに、例えば図中の左端の要素プロセッサ３１から右
端の要素プロセッサ３１に向けて順次移動するので、入
力データは、左端の要素プロセッサ３１の入力ＳＡＭ部
２２（入力ＳＡＭセル）から、右側の要素プロセッサ３
１の入力ＳＡＭセルに順次供給されて記憶される。

【００２９】要素プロセッサ３１の数は、画像信号（入
力ＳＡＭ部２２に入力される画像信号、または出力ＳＡ
Ｍ部２５から出力される画像信号のうち、１水平走査期
間の画素数の多い方）の１水平走査期間の画素数Ｈ以上
に設計されているので、画像信号の１水平走査期間分の
画素データを、入力ＳＡＭ部２２に蓄積することができ
る。このような入力動作は、水平走査期間毎に繰り返さ
れる。なお、各画素プロセッサ３１を構成する入力ＳＡ
Ｍ部２２または出力ＳＡＭ部２５は、少なくとも、入力
データのビット数ＩＳＢまたは出力データのビット数Ｏ
ＳＢをそれぞれ記憶することのできる数のメモリセルか
ら構成されている。

【００３０】プログラム制御部２７は、このようにして
画像信号の１水平走査期間のデータが入力ＳＡＭ部２２
に蓄積されるごとに、プログラムに従って入力ＳＡＭ部
２２、データメモリ部２３、ＡＬＵアレイ部２４、およ
び、出力ＳＡＭ部２５を以下のようにＳＩＭＤ制御して
処理を実行する。

【００３１】なお、このプログラム制御は水平走査期間
ごとに繰り返される。従って、水平走査期間に対応する
時間を、このプロセッサの命令サイクル周期で割算して
算出されるステップ数だけのプログラムを処理すること
ができる。ＳＩＭＤ制御であるから、以下の動作は全て
の要素プロセッサ３１において並行して同様に実行され
る。

【００３２】入力ＳＡＭ部２２に蓄積された１水平走査
期間分の入力データは、次の水平ブランキング期間にお
いて、入力ＳＡＭ部２２からデータメモリ部２３へ転送
され、その後の演算処理に使われる。

【００３３】入力ＳＡＭ部２２からデータメモリ部２３
へのデータの転送においては、プログラム制御部２７
は、入力ＳＡＭ読み出し信号により入力ＳＡＭ部２２の
所定のビット（メモリセル）のデータを選択してアクセ
スした後、メモリアクセス信号を出して、そのデータ
を、データメモリ部２３を構成する所定のメモリセル
（図示せず）へ書き込んでいく。

【００３４】次に、プログラム制御部２７は、プログラ
ムに応じて、各要素プロセッサ３１のＡＬＵアレイ部２
４に、その要素プロセッサ３１のデータメモリ部２３に
保持されているデータを供給し、そのデータに対して算
術演算あるいは論理演算を行わせる。そして、その演算
結果は、データメモリ部２３の所定のアドレスに書き込
まれる。

【００３５】なお、ＡＬＵアレイ部２４における演算
は、全てビット単位で行われるので、１サイクル当たり
１ビットづつ処理が進行する。例えば、８ビットのデー
タ同士の論理演算を行う場合、少なくとも８サイクルか
かることになる。また、８ビットのデータ同士の加算を
行う場合、少なくとも９サイクルかかることになる。８
ビットのデータ同士の乗算を行う場合、その乗算は６４
回のビット加算と等価であるので、少なくとも６４サイ
クルかかることになる。

【００３６】また、要素プロセッサ３１は、近傍の要素
プロセッサ３１に接続されており、プロセッサ間通信を
行うことができる。ただし、近傍の要素プロセッサ３１
のデータメモリ部２３へのアクセスを行う場合、ＳＩＭ
Ｄ制御に起因して、例えば右隣りの要素プロセッサ３１
のデータメモリ部２３をアクセスするときは、すべての
要素プロセッサ３１が、右隣りの要素プロセッサ３１の
データメモリ部２３をアクセスすることになる。

【００３７】なお、このように動作することは、ＦＩＲ
型ディジタルフィルタの実現には特に問題とはならな
い。また、直接接続されていない要素プロセッサ３１の
データを読み出す場合、プログラムステップは多少増え
るが、近傍のプロセッサ間通信を繰り返すことにより、
データを読み出すことができる。

【００３８】このような通信を利用して、近傍の要素プ
ロセッサ３１が保持するデータを取得し、画像の水平方
向のＦＩＲ型ディジタルフィルタ演算を実現することが
できる。

【００３９】なお、以上のようなＳＩＭＤ型プロセッサ
においては、水平方向の同じ位置の画素のデータは、す
べての水平走査期間において、所定の１つの要素プロセ
ッサ３１により処理されるので、データを入力ＳＡＭ部
２２からデータメモリ部２３に転送するときに、水平走
査期間ごとに、データを記憶するアドレス（データメモ
リ部２３がデータを記憶するメモリセル）を変更するこ
とにより、過去の水平走査期間の入力データを、それ以
降の水平走査期間まで、データメモリ部２３の内部に保
持することができる。このようにすることにより、画像
の垂直方向の補間についても、その演算に必要なデータ
をデータメモリ部２３に順次保持させていくことができ
る。

【００４０】即ち、各要素プロセッサ３１では、上述の
ようにして、垂直方向（水平走査方向に対して垂直な方
向）の所定の連続数の画素データを、データメモリ部２
３の内部に保持することにより、垂直方向のＦＩＲ型デ
ィジタルフィルタ演算が実現される。なお、各画素プロ
セッサ３１を構成するデータメモリ部２３は、少なくと
も、そのような演算に用いられるデータを記憶すること
のできる数Ｌだけのメモリセルから構成されている。

【００４１】以上のようにして１水平走査期間に割り当
てられている演算が終了すると、その水平走査期間のう
ちに、その水平走査期間に演算したデータは、出力ＳＡ
Ｍ部２５に転送される。

【００４２】以上のように、１水平走査期間のうちに、
入力ＳＡＭ部２２に蓄積された入力データのデータメモ
リ部２３への転送、ＡＬＵアレイ部２４による演算、お
よび、出力ＳＡＭ部２５へのデータの転送が、ビットを
単位とするＳＩＭＤ制御プログラムに従って実行され
る。そして、この処理は、水平走査期間を単位として、
順次繰り返される。

【００４３】そして、出力ＳＡＭ部２５に転送された出
力データは、さらに次の水平走査期間において、出力Ｓ
ＡＭ部２５の出力端子Ｄ_OUTから出力される。即ち、出
力ＳＡＭ部２５では、ＡＬＵアレイ部２４から転送され
てきた出力データが記憶され、次の水平走査期間におい
て、入力ポインタ回路２１が出力する入力ポインタ信号
と同様の、出力ポインタ回路２６より供給される出力ポ
インタ信号にしたがって、その記憶されたデータが読み
出される。

【００４４】以上のように、入力データを入力ＳＡＭ部
２２に書き込む入力処理、プログラム制御部２７によ
る、入力ＳＡＭ部２２に蓄積された入力データのデータ
メモリ部２３への転送、ＡＬＵアレイ部２４による演
算、および出力ＳＡＭ部２５への出力データの転送の演
算処理、並びに出力データを出力ＳＡＭ部２５から出力
する出力処理の３つの処理が、各入力データに対して行
われる。なお、これらの３つの処理は、画像信号の１水
平走査期間を単位とするパイプライン処理として実行さ
れる。

【００４５】１つの水平走査期間の入力データに注目す
れば、その入力データに対する３つの処理には、各処理
において１水平走査期間に対応する時間が経過するの
で、合計水平走査期間の３倍に対応する時間がかかる
が、３つの処理がパイプライン処理として並行に実行さ
れるので、平均して、１水平走査期間分の入力データあ
たり１水平走査期間に対応する時間で処理を行うことが
できる。

【００４６】ところで、ＳＩＭＤ型プロセッサによれ
ば、例えば、帯域制限等のための一般的なＦＩＲ型ディ
ジタルフィルタの実現は容易に可能であるが、補間の演
算が必要とされる画像の拡大を行う場合（画素数を多く
して解像度を向上させる場合）において、ＳＩＭＤプロ
セッサを補間を行うＦＩＲ型ディジタルフィルタとして
機能させたときには、１水平走査期間の画素について、
入力ＳＡＭ部２２に保持されるデータの数と、出力ＳＡ
Ｍ部２５に出力されるデータの数が異なるので、入力Ｓ
ＡＭ部２２において、入力データを、密に配列すると、
処理効率が劣化することになる。

【００４７】即ち、例えば、いま、１水平走査線（１水
平ライン）上の画素数を、例えば、５００画素から１０
００画素に増加させる場合（水平方向を２倍に拡大する
場合）、要素プロセッサ３１は、１０００画素の出力デ
ータを得るために、少なくとも１０００個必要となる。
この場合において、入力ＳＡＭ部２２に、５００画素の
入力データを、左端の入力ＳＡＭセルから密に配列して
記憶させると、左から５００画素目の入力データは、左
から５００番目の要素プロセッサ３１の位置にある。一
方、左から１０００画素目の出力データは、左から１０
００番目の要素プロセッサにおいて補間により求められ
るが、その補間には、補間前と補間後の画素の対応関係
から、５００画素目の入力データが必要となる。

【００４８】従って、この場合、５００番目の要素プロ
セッサ３１の位置にある５００画素目の入力データを、
そこから、１０００番目の要素プロセッサまで転送する
必要があり、例えば、いま、データの転送が、隣接する
画素プロセッサ３１どうしの間でのみ行われるとする
と、５００回の転送が必要となり、そのような数多くの
転送を行うのは、処理効率を劣化させることになる。

【００４９】そこで、入力ポインタ回路２１は、スキッ
プレジスタ群２１Ａを有している。即ち、スキップレジ
スタ群２１Ａは、要素プロセッサ３１の数と同一の数の
スキップレジスタから構成されており、各スキップレジ
スタは、例えば、１ビットのレジスタで、入力ＳＡＭ部
２２の対応する入力ＳＡＭセルに対して、入力データの
記憶をスキップするかどうかを指示する１ビットのフラ
グSKIPを記憶するようになされている。

【００５０】スキップレジスタ群２１ＡへのフラグSKIP
のセットは、ＡＬＵアレイ部２４によって行われるよう
になされている。即ち、ＡＬＵアレイ部２４は、入力Ｓ
ＡＭ部２２を構成する入力ＳＡＭセルのうち、入力デー
タの記憶をスキップさせるものに対応するスキップレジ
スタには、例えば１のフラグSKIPをセットし、入力デー
タの記憶をスキップさせないものに対応するスキップレ
ジスタには、例えば０のフラグSKIPをセットするように
なされている。即ち、上述したように、入力ポインタ信
号による画素プロセッサ３１（を構成する入力ＳＡＭ部
２２の入力ＳＡＭセル）の指定は、左端から右端の画素
プロセッサ３１に順次移動していくが、指定しようとす
る画素プロセッサ３１に対応するスキップレジスタに、
１のフラグSKIPがセットされている場合には、入力ポイ
ンタ信号は、その画素プロセッサ３１の右隣の画素プロ
セッサ３１を指定するようにスキップされる。その結
果、入力データは、入力ポインタ信号が指定しようとし
ていた画素プロセッサ３１をスキップして、その右隣の
画素プロセッサ３１に供給されて記憶される。

【００５１】ここで、スキップが生じる場合について説
明する。

【００５２】例えば、いま、図２２に示すように、入力
データ（原画像）の水平方向に隣接する４画素（図２２
において○印で示す）を用いて補間を行うことにより
（以下、適宜、補間に用いる原画像の画素をタップとい
う）、拡大画像となる出力データとしての補間画素（図
２２において×印で示す）を求めることとする。即ち、
例えば、補間によって得られる補間画素Ｑの位置から左
方向に最も近い位置にある原画像の画素ＤＣを基準画素
とし、原画像において、その基準画素ＤＣの左隣の画素
ＤＬ、基準画素ＤＣの右隣の画素ＤＲ１、およびその画
素ＤＲ１のさらに右隣の画素ＤＲ２の４画素を用いて補
間を行うことにより、補間画素Ｑを求めることとする。

【００５３】また、ここでは、例えば、８ビット精度で
補間による画像の拡大を行うものとし、その拡大率を、
正の整数をとる変数MAGを用いて、２⁸／MAGと表す（従
って、変数MAGは、拡大率の逆数に相当する）。なお、
ここでは、拡大を対象としているので、変数MAGは２
⁸（＝２５６）以下である。

【００５４】さらに、原画像、拡大画像それぞれについ
て、画素番号NUMを定義する。ここでは、例えば、１水
平ライン上の左端の画素から右端の画素に、シーケンシ
ャルに１からの整数を、画素番号NUMとして付すること
とする。また、画素番号NUMの画素を、以下、適宜、画
素NUMと表す。

【００５５】この場合、拡大画像を構成する画素となる
補間画素NUMの絶対的な位置（位相）（以下、適宜、絶
対位相という）は、原画像の左端の画素の位置を１とし
て、その画素間の距離も１とすると（従って、原画像の
画素の画素番号NUMが、絶対的な位置（水平方向の座
標）を表すとすると）、NUM×MAG／２⁸で表される。こ
こで、拡大画像の画素番号NUMの補間画素の絶対的な位
相NUM×MAG／２⁸の整数部分が、その補間画素について
の基準画素となる原画像の画素の画素番号NUMを表すこ
とになる。

【００５６】さらに、この場合、補間画素NUMについて
の、その基準画素からの相対的な距離（位相）（以下、
適宜、相対位相という）は、NUM×MAG／２⁸の小数部分
によって表される。

【００５７】いまの場合、処理の精度を８ビットとして
いるため、原画像の隣接する画素どうしの間のある位置
は、その間を２⁸等分した精度で表すことができるが、
原画像の隣接する画素どうしの間を、そのように２⁸等
分した尺度で考えると、補間画素NUMについての基準画
素からの相対位相PCは、MAG×NUMの下位８ビットで表す
ことができる。

【００５８】このような場合において、今回得られた補
間画素NUMについての基準画素からの相対位相PCが、拡
大率の逆数に相当する変数MAG未満である場合には、図
２３（Ａ）に示すように、前回得られた補間画素NUM-1
（図中、△印で示す）は、今回得られた補間画素NUM
（図中、×印で示す）よりMAGだけ左に位置するから、
前回得られた補間画素NUM-1についての基準画素と、今
回得られた補間画素NUMについての基準画素とは、原画
像の異なる画素となる。即ち、今回得られた補間画素NU
Mについては、前回得られた補間画素NUM-1を求めるとき
に基準画素とされた原画像の画素の右隣の画素を基準画
素として、タップが構成される。

【００５９】一方、今回得られた補間画素NUMについて
の基準画素からの相対位相PCが、拡大率の逆数に相当す
る変数MAG以上である場合には、図２３（Ｂ）に示すよ
うに、前回得られた補間画素NUM-1は、今回得られた補
間画素NUMよりMAGだけ左に位置するから、前回得られた
補間画素NUM-1についての基準画素と、今回得られた補
間画素NUMについての基準画素とは、原画像の同一の画
素となる。従って、この場合、今回得られた補間画素NU
Mについては、前回得られた補間画素NUM-1を求めるとき
に基準画素とされた画素を基準画素として、タップが構
成される。

【００６０】ＳＩＭＤ型プロセッサにおいて、補間によ
る画像の拡大を行う場合に、上述したようなデータの転
送回数を少なくして処理効率を向上させるには、補間画
素を求める各要素プロセッサ３１が、その補間画素を求
めるのに用いる原画像の画素を、少ない転送回数で取得
することができるように、入力ＳＡＭ部２２に、原画像
の画素等を疎らに記憶させるのが望ましい。

【００６１】即ち、補間画素NUMの相対位相PCが変数MAG
以上となる図２３（Ｂ）に示した場合において、前回得
られた補間画素NUM-1についての基準画素となる原画像
の画素が、その補間画素NUM-1を求める要素プロセッサ
３１の入力ＳＡＭセルに記憶されたときに、原画像の次
の画素（右隣の画素）を、補間画素NUMを求める要素プ
ロセッサ３１の入力ＳＡＭセルに記憶させると、原画像
の画素は、入力ＳＡＭ部２２に密に記憶されることにな
り、データの転送回数が増加する。そこで、この場合に
は、補間画素NUMを求める要素プロセッサ３１の入力Ｓ
ＡＭセルにおける画素の記憶がスキップされ、原画像の
次の画素は、次の補間画素NUM+1を求める要素プロセッ
サ３１の入力ＳＡＭセルに渡される（スキップされ
る）。そして、次の補間画素NUM+1を求める要素プロセ
ッサ３１の入力ＳＡＭセルにおいてスキップを行うかど
うかは、その補間画素NUM+1の相対位相PCが、変数MAG未
満かどうかで決められる。即ち、補間画素NUM+1の相対
位相PCが、変数MAG未満である場合には、スキップされ
てきたデータが記憶され、変数MAG未満である場合に
は、スキップされてきたデータが、さらに、右隣の要素
プロセッサ３１（ここでは、補間画素NUM+2を求める要
素プロセッサ３１）の入力ＳＡＭセルにスキップされ
る。以上のようにして、原画像の画素は、各画素プロセ
ッサ３１が、補間に用いる原画像の画素を少ない転送回
数で取得することができるように、入力ＳＡＭ部２２に
疎らに記憶される。

【００６２】ここで、図２４に、MAG＝１８０とした場
合（従って、拡大率を、約１．４２倍とした場合）の、
画素番号NUMと、原画像の画素番号を尺度とした補間画
素の絶対位相（補間画素の位置）、基準画素の画素番号
（基準となる画素）、原画像の画素間を２⁸等分した尺
度で表した補間画素の相対位相PC、フラグSKIP、および
入力ＳＡＭセルに保持される原画像の画素番号（入力Ｓ
ＡＭセルの記憶値）との関係を示す。なお、図２４にお
いて、「入力ＳＡＭセルの記憶値」の欄における×印
は、スキップが行われることにより、記憶値が不定であ
ることを表す。

【００６３】以上のようなスキップを行うことにより、
基本的に、補間画素NUMを求める要素プロセッサ３１の
入力ＳＡＭセルに、その補間画素NUMについての基準画
素が記憶されるような疎らな状態に原画像の画素が記憶
され、その結果、補間による画像の拡大を行う場合に、
データの転送回数を少なくして処理効率を向上させるこ
とができる。

【００６４】ここで、図２４に示したように、入力ＳＡ
Ｍセルに、原画像の画素（画素値）を記憶させた場合に
おいては、タップを構成する画素を保持している入力Ｓ
ＡＭセルの位置関係のパターンが多数になり、その結
果、タップを構成する画素を取得する際の場合分けが多
くなって、処理が煩雑になる。そこで、例えば、図２４
の「左隣のコピー」の欄に示したように、スキップが行
われた入力ＳＡＭセルには、その左隣の入力ＳＡＭセル
の記憶値のコピーを記憶させるようにすることができ
る。この場合、タップを構成する画素を保持している入
力ＳＡＭセルの位置関係のパターン数が少数化し、その
結果、タップを構成する画素を取得する際の場合分けを
少なくして、処理が煩雑化することを防止することがで
きる。なお、このようにして処理の煩雑化を防止する方
法については、本件出願人が先に提案した特開平１０−
１２４６５６号公報（特願平８−２７５９９６号）に、
その詳細が開示されている。

【００６５】また、補間によって、画像の拡大ではな
く、縮小を行う場合には、入力データの画素数よりも、
出力データの画素数が少なくなるため、出力ＳＡＭ部２
６を構成するメモリセルとしての出力ＳＡＭセル（図示
せず）において、出力データは、疎らに配列される。こ
のように疎らに配列された出力データが記憶された出力
ＳＡＭ部２５の左端から右端方向に、順次読み出しを行
うことは、出力データが記憶されていない出力ＳＡＭセ
ルからの読み出しも行うことになり、その結果、処理効
率を劣化させることになる。

【００６６】そこで、出力ポインタ回路２６も、入力ポ
インタ回路２１におけるスキップレジスタ群２１Ａと同
様に構成されるスキップレジスタ群２６Ａを有してお
り、このスキップレジスタ群２６Ａには、左隣の出力Ｓ
ＡＭセルからのデータの読み出しをスキップするかどう
かを指示するためのフラグSKIPが、ＡＬＵアレイ部２４
によってセットされるようになされている。即ち、これ
により、出力ＳＡＭ部２６では、疎らに配列された出力
データが密に配列された状態で出力されるようになされ
ている。

【００６７】

【発明が解決しようとする課題】ところで、最近では、
コンピュータにおいて処理するディジタル画像データの
フォーマットとして、ＸＧＡや、ＳＸＧＡ，ＵＸＧＡと
などいった高解像度のものが提案されている。このよう
な高解像度の画像データのドットクロックは高速である
ため、これを対象に、上述したようなＳＩＭＤ型プロセ
ッサによって、補間による画像の拡大を行う場合には、
高速なＳＩＭＤ型プロセッサが必要となる。しかしなが
ら、高速なＳＩＭＤ型プロセッサの製作には、コストを
要し、また、回路基板の作成も難しい。

【００６８】本発明は、このような状況に鑑みてなされ
たものであり、データレートの高いデータであっても、
容易に処理することができるようにするものである。

【００６９】

【課題を解決するための手段】本発明のデータ処理装置
は、入力された入力データを一時記憶する複数の記憶単
位を有する複数系統の入力データ記憶手段と、複数系統
の入力データ記憶手段が有する記憶単位に対して、入力
データの記憶をスキップするかどうかをそれぞれ指示す
る複数の指示手段と、入力データ記憶手段に記憶された
入力データを処理し、その処理結果としての出力データ
を出力する処理手段と、出力データを一時記憶する複数
の記憶単位を有する複数系統の出力データ記憶手段とを
備えることを特徴とする。

【００７０】本発明のデータ処理方法は、入力された入
力データを一時記憶する複数の記憶単位を有する複数系
統の入力データ記憶手段の記憶単位に対して、入力デー
タの記憶をスキップするかどうかをそれぞれ指示するこ
とを特徴とする。

【００７１】本発明のデータ処理装置においては、複数
系統の入力データ記憶手段は、入力された入力データを
一時記憶する複数の記憶単位を有し、複数の指示手段
は、複数系統の入力データ記憶手段が有する記憶単位に
対して、入力データの記憶をスキップするかどうかをそ
れぞれ指示するようになされている。処理手段は、入力
データ記憶手段に記憶された入力データを処理して、そ
の処理結果としての出力データを出力し、複数系統の出
力データ記憶手段は、出力データを一時記憶する複数の
記憶単位を有している。

【００７２】本発明のデータ処理方法においては、入力
された入力データを一時記憶する複数の記憶単位を有す
る複数系統の入力データ記憶手段の記憶単位に対して、
入力データの記憶をスキップするかどうかをそれぞれ指
示するようになされている。

【００７３】

【発明の実施の形態】以下に、本発明の実施の形態を説
明するが、その前に、特許請求の範囲に記載の発明の各
手段と以下の実施の形態との対応関係を明らかにするた
めに、各手段の後の括弧内に、対応する実施の形態（但
し、一例）を付加して、本発明の特徴を記述すると、次
のようになる。

【００７４】即ち、請求項１に記載のデータ処理装置
は、複数のプロセッサを有し、その複数のプロセッサ
に、単一の命令で複数のデータ処理を並列に行わせるデ
ータ処理装置であって、入力された入力データを一時記
憶する複数の記憶単位を有する複数系統の入力データ記
憶手段（例えば、図４に示す入力ＳＡＭ部２２₁および
２２₂など）と、複数系統の入力データ記憶手段が有す
る記憶単位に対して、入力データの記憶をスキップする
かどうかをそれぞれ指示する複数の指示手段（例えば、
図４に示すスキップレジスタ群２１₁および２１₂など）
と、入力データ記憶手段に記憶された入力データを処理
し、その処理結果としての出力データを出力する処理手
段（例えば、図４に示すＡＬＵアレイ部２４など）と、
出力データを一時記憶する複数の記憶単位を有する複数
系統の出力データ記憶手段（例えば、図４に示す出力Ｓ
ＡＭ部２５₁および２５₂など）とを備えることを特徴と
する。

【００７５】請求項４に記載のデータ処理装置は、入力
データ記憶手段または出力データ記憶手段それぞれを２
系統備え、画像の１水平ライン上の画素データを１つず
つ選択することにより２系統の画素データに変換し、２
系統の入力データ記憶手段のうちの一方の入力データ記
憶手段に、一方の系統の画素データを供給するととも
に、他方の入力データ記憶手段に、他方の系統の画素デ
ータを供給する第１の選択手段（例えば、図１に示すＤ
ＭＵＸ（デマルチプレクサ）２など）をさらに備えるこ
とを特徴とする。

【００７６】請求項６に記載のデータ処理装置は、２系
統の出力データ記憶手段に記憶された２系統の出力デー
タを交互に選択することにより１系統の出力データに変
換する第２の選択手段（例えば、図１に示すＭＵＸ（マ
ルチプレクサ）４など）をさらに備えることを特徴とす
る。

【００７７】請求項７に記載のデータ処理装置は、処理
手段が、出力データとしての画素データを、その位置の
近傍にある入力データとしての画素データを用いて補間
を行うことにより求め、補間に用いられる入力データと
しての画素データが、２系統の画素データのいずれに属
するかを表す系統情報に基づいて、入力データとしての
画素データの記憶をスキップするかどうかを設定する設
定手段（例えば、図５に示すプログラムの処理ステップ
Ｓ３など）をさらに備え、指示手段が、設定手段の設定
にしたがって、スキップを行うかどうかを指示すること
を特徴とする。

【００７８】請求項８に記載のデータ処理装置は、系統
情報に基づいて、２系統の入力データ記憶手段に記憶さ
れた入力データとしての２系統の画素データそれぞれの
並びを、出力データとしての画素データを補間により求
めるのに用いるものが近傍に位置するように並べ替える
並べ替え手段（例えば、図５に示すプログラムの処理ス
テップＳ７など）をさらに備えることを特徴とする。

【００７９】請求項９に記載のデータ処理装置は、並び
替えられた入力データとしての２系統の画素データか
ら、出力データとしての画素データを補間により求める
のに用いるタップを構成する構成手段（例えば、図５に
示すプログラムの処理ステップＳ８など）をさらに備え
ることを特徴とする。

【００８０】なお、勿論この記載は、各手段を上記した
ものに限定することを意味するものではない。

【００８１】図１は、本発明を適用した画像処理装置の
一実施の形態の構成例を示している。この画像処理装置
においては、そこに入力される原画像を構成する画素デ
ータを用いて補間を行うことにより、その原画像を拡大
した（画素数を増加させた）拡大画像を生成して出力す
るようになされている。

【００８２】即ち、原画像を構成する画素データ（以
下、適宜、原画素データという）は、例えば、フレーム
メモリ１に供給される。フレームメモリ１では、原画素
データが１フレーム単位で記憶される。ここで、フレー
ムメモリ１は、１フレーム分の画素データを記憶するこ
とのできるバンクを複数有しており、そのバンクを切り
替えることで、そこに入力される画素データの記憶と、
記憶したデータの、後段のＤＭＵＸ２への供給とを同時
に行うことができるようになされている。

【００８３】ＤＭＵＸ２は、フレームメモリ１に記憶さ
れた原画像の画素データを、例えば、いわゆるラインス
キャン順に読み出すようになされている。そして、ＤＭ
ＵＸ２では、図２に示すように、１水平走査期間の原画
素データ（１水平ライン上の原画素データ）が、１画素
ずつ選択されることにより、２つの系統の原画素データ
に変換され、即ち、例えば、（左端から）奇数番目の原
画素データと偶数番目の原画素データとに変換され、そ
れぞれが、ＳＩＭＤ型プロセッサ３に供給される。従っ
て、ＳＩＭＤ型プロセッサ３に供給される２つの系統の
原画素データそれぞれのデータレートは、元の（１系統
の）原画素データのデータレートの１／２になってい
る。

【００８４】ここで、ＤＭＵＸ２が出力する２つの系統
の原画素データとしての奇数番目の原画素データまたは
偶数番目の原画素データそれぞれを、第１相または第２
相の原画素データという。

【００８５】ＳＩＭＤ型プロセッサ３では、第１相およ
び第２相の原画素データを用いて補間を行うことによ
り、拡大画像を構成する画素（補間画素）データを求め
る拡大処理が行われる。即ち、ＳＩＭＤ型プロセッサ３
では、例えば、前述の図２２と同様の図３に示すよう
に、原画像の水平方向に隣接する４つの原画素データ
（図３において○印で示す）からタップを構成して補間
を行うことにより、拡大画像を構成する補間画素データ
（図３において×印で示す）が求められる。具体的に
は、補間によって得られる補間画素データＱの位置から
左方向に最も近い位置にある原画素データＤＣを基準画
素とし、原画像において、その基準画素データＤＣの左
隣の画素データＤＬ、基準画素データＤＣの右隣の画素
データＤＲ１、およびその画素データＤＲ１のさらに右
隣の画素データＤＲ２の４つ画素データからタップを構
成して補間を行うことにより、補間画素データＱが求め
られる。

【００８６】なお、ここでは、例えば、Ｃｕｂｉｃ近似
法によって補間を行うこととする。Ｃｕｂｉｃ近似法で
は、次式で示されるタップ係数ｆ（ｘ）と、４つの原画
素データとの演算積和演算によって、１の補間画素デー
タが演算される。

【００８７】 f(x)=|x|³-2|x|²+1（但し、｜ｘ｜≦１のとき） f(x)=-|x|³+5|x|²-8|x|+4（但し、１＜｜ｘ｜≦２のとき） f(x)=0（但し、２＜｜ｘ｜のとき）・・・（１）なお、式（１）において、ｘは、求める補間画素データ
の位置を基準とする、原画素データの位置を表す。

【００８８】ＳＩＭＤ型プロセッサ３では、以上のよう
にして、第１相および第２相の原画素データから、奇数
番目の補間画素データである第１相の補間画素データ
と、偶数番目の補間画素データである第２相の補間画素
データとが生成され、ＭＵＸ４に出力される。

【００８９】ＭＵＸ４では、図２で説明したＤＭＵＸ２
における場合とは逆に、ＳＩＭＤ型プロセッサ３からの
第１相の補間画素データと、第２相の補間画素データと
が交互に選択されることにより１系統の補間画素データ
に変換され、即ち、拡大画像の１水平ラインの補間画素
データの並びに変換され、フレームメモリ５に出力され
る。フレームメモリ５では、ＭＵＸ４からの１水平ライ
ンごとの補間画素データが順次記憶され、１フレーム分
の補間画素データが記憶されると、その１フレーム分の
補間画素データで構成される拡大画像が出力される。な
お、フレームメモリ５も、フレームメモリ１と同様に、
複数バンクで構成されており、これにより、ＨＵＸ４か
らのデータの記憶と、既に記憶したデータの出力とを同
時に行うことができるようになされている。

【００９０】以上のように、ＳＩＭＤ型プロセッサ３に
供給される２つの系統の原画素データそれぞれのデータ
レートは、元の（１系統の）原画素データのデータレー
トの１／２になっている。従って、ＳＩＭＤ型プロセッ
サ３として、それほど高速なものを用いなくても、原画
像を拡大画像に変換することができる。即ち、データレ
ートの高い原画像であっても、容易に拡大することがで
きる。

【００９１】次に、図４は、図１のＳＩＭＤ型プロセッ
サ３の構成例を示している。なお、図中、図２１におけ
る場合と対応する部分については、同一の符号を付して
あり、以下では、その説明は、適宜省略する。即ち、図
４のＳＩＭＤ型プロセッサ３は、１系統の入力ＳＡＭ部
２２または出力ＳＡＭ部２５にそれぞれ替えて、２系統
ずつの入力ＳＡＭ部２２₁および２２₂、または出力ＳＡ
Ｍ部２５₁および２５₂が設けられているとともに、入力
ポインタ回路２１または出力ポインタ回路２７が、１系
統のスキップレジスタ群２１Ａまたは２６Ａにそれぞれ
替えて、２系統ずつのスキップレジスタ群２１₁および
２１₂、または２６₁および２６₂を有している他は、図
２１のＳＩＭＤ型プロセッサと基本的に同様に構成され
ている。

【００９２】従って、図２１においては、入力ＳＡＭ部
２２、データメモリ２３，ＡＬＵアレイ部２４、および
出力ＳＡＭ部２５の１列部分によって、１の要素プロセ
ッサ３１が構成されていたが、図４の実施の形態では、
２系統の入力ＳＡＭ部２２₁および２２₂、データメモリ
２３，ＡＬＵアレイ部２４、並びに２系統の出力ＳＡＭ
部２５１および２５₂の１列部分によって、１の要素プ
ロセッサ３１が構成されている。

【００９３】さらに、図２１では、要素プロセッサ３１
の数は、入力ＳＡＭ部２２に入力される画像、または出
力ＳＡＭ部２５から出力される画像のうち、１水平ライ
ン上の画素数の多い方の画像の１水平ライン上の画素数
Ｈ以上に設計されていたが、図４の実施の形態では、１
水平ライン上の画素数Ｈの１／２の画素数Ｈ’以上に設
計されている。このように、要素プロセッサ３１の数が
１水平ライン上の画素数Ｈの１／２の画素数Ｈ’以上で
足りるのは、上述したように、ＳＩＭＤ型プロセッサ３
に対して、原画素データが、第１相および第２相の２相
に分けて入力されるとともに、ＳＩＭＤ型プロセッサ３
からは、補間画素データが、やはり、第１相および第２
相の２相に分けて出力されるからである。

【００９４】また、ＤＭＵＸ２が出力する２つの系統の
原画素データとしての第１相または第２相の原画素デー
タは、それぞれ入力ＳＡＭ部２２₁または２２₂に入力さ
れるようになされている。さらに、ＳＩＭＤ型プロセッ
サ３において、上述したようにして、第１相および第２
相の原画素データから得られる第１相の補間画素データ
または第２相の補間画素データは、それぞれ出力ＳＡＭ
部２５₁または２５₂を介して出力されるようになされて
いる。

【００９５】なお、スキップレジスタ群２１₁および２
１₂は、図２１のスキップレジスタ群２１Ａと同様に構
成され、それぞれを構成するスキップレジスタは、入力
ＳＡＭ部２２₁または２２₂それぞれの対応する入力ＳＡ
Ｍセルに対して、データの記憶をスキップするかどうか
を指示するフラグを記憶するようになされている。ま
た、スキップレジスタ群２６₁および２６₂も、図２１の
スキップレジスタ群２６Ａと同様に構成され、それぞれ
を構成するスキップレジスタは、出力ＳＡＭ部２５₁ま
たは２５₂それぞれの対応する出力ＳＡＭセルに対し
て、データの読み出しをスキップするかどうかを指示す
るフラグを記憶するようになされている。

【００９６】従って、図４の実施の形態においては、入
力ＳＡＭ部２２₁または２２₂それぞれについて、独立
に、スキップを行うかどうかの設定を行うことができる
ようになされている。同様に、出力ＳＡＭ部２５₁また
は２５₂それぞれについても、独立に、スキップを行う
かどうかの設定を行うことができるようになされてい
る。

【００９７】次に、図５のフローチャートを参照して、
図４のＳＩＭＤ型プロセッサ３において行われる原画像
を拡大して拡大画像とする拡大処理について説明する。

【００９８】ＳＩＭＤ型プロセッサ３では、まず最初
に、ステップＳ１において、原画像を拡大するときの拡
大率が設定される。即ち、例えば、ユーザは、図示せず
操作部を操作することにより、拡大率を入力し、ステッ
プＳ１では、その入力に基づいて、拡大率が設定され
る。あるいは、例えば、プログラム制御部２７が内蔵す
る図示せぬメモリに、拡大率が記憶されており、それを
読み出すことにより、拡大率が設定される。

【００９９】ここで、本実施の形態においても、例え
ば、前述の図２１における場合と同様に、８ビット精度
で画像の拡大処理を行うものとし、その拡大率を、正の
整数をとる変数MAGを用いて、２⁸／MAGと表す。ステッ
プＳ１では、実際には、変数MAGが設定され、これによ
り、実質的に、拡大率が設定される（例えば、MAG＝１
２８とされた場合には、拡大率は２（＝２５６／１２
８）となる）。

【０１００】なお、ここでは、拡大を対象としているの
で、変数MAGは２⁸（＝２５６）以下である。

【０１０１】その後、ＳＩＭＤ型プロセッサ３に対し
て、原画像の供給が開始されると、上述したように、そ
の原画像を構成する原画素データは、フレームメモリ１
に記憶され、ＤＭＵＸ２を介することにより、第１相お
よび第２相の原画素データとされる。そして、第１相ま
たは第２相の原画素データは、入力端子Ｄ_IN1またはＤ_I
_N2を介して、入力ＳＡＭ部２２₁または２２₂にそれぞれ
入力される。

【０１０２】一方、ステップＳ１の処理後は、ステップ
Ｓ２に進み、後述するフラグSKIP1およびSKIP2、フラグ
FLAG1およびFLAG2、並びに原画素データをタップとし
て、そのタップと乗算することにより、補間画素データ
を求めるのに用いるタップ係数を求めるSKIP／FLAG／タ
ップ係数設定処理が行われ、ステップＳ３に進む。ステ
ップＳ３では、入力ポインタ回路２１が有するスキップ
レジスタ群２１₁および２２₂を構成する各スキップレジ
スタに、データの記憶をスキップするかどうかを指示す
るフラグが設定される。

【０１０３】ここで、本実施の形態では、画像を拡大す
る場合を考えているので、出力ＳＡＭ部２５₁および２
５₂の出力ＳＡＭセルにおいて、補間画素データが、疎
らに配列されことはなく、密に配列される。従って、出
力ＳＡＭ部２５₁および２５₂の出力ＳＡＭセルにおい
て、データの読み出しをスキップすることはないので、
出力ポインタ回路２６が有するスキップレジスタ群２６
₁および２６₂を構成する各スキップレジスタには、ここ
では、常に、スキップを行わないことを表すフラグが設
定される。このため、以下では、出力ポインタ回路２６
が有するスキップレジスタ群２６₁および２６₂を構成す
る各スキップレジスタの設定の説明は、省略する。

【０１０４】なお、ステップＳ２および３の処理は、原
画像の垂直帰線（ブランキング）区間内に行われる。

【０１０５】ステップＳ２および３の処理が終了し、さ
らに、原画像の垂直帰線区間が終了して、入力ＳＡＭ部
２２₁または２２₂に対して、原画素データの入力が開始
されると、ステップＳ４に進み、入力ＳＡＭ部２２₁ま
たは２２₂を構成する入力ＳＡＭセルそれぞれでは、ス
キップレジスタ群２１₁または２１₂を構成する対応する
スキップレジスタの設定値にしたがって、第１相または
第２相の原画素データが記憶、あるいは右隣の入力ＳＡ
Ｍセルにスキップされていく。そして、ステップＳ５に
進み、１水平ライン上のすべての第１相または第２相の
原画素データが、入力ＳＡＭ部２２₁または２２₂にそれ
ぞれ記憶されたかどうかが判定され、まだ記憶されてい
ないと判定された場合、ステップＳ４に戻り、次の第１
相および第２相の原画素データの記憶や、あるいは右隣
の入力ＳＡＭセルへのスキップが繰り返される。

【０１０６】また、ステップＳ５において、１水平ライ
ン上のすべての第１相または第２相の原画素データが、
入力ＳＡＭ部２２₁または２２₂にそれぞれ記憶されたと
判定された場合、即ち、１水平ライン上のすべての第１
相または第２相の原画素データが、入力ＳＡＭ部２２₁
または２２₂にそれぞれ記憶され、水平帰線区間となっ
た場合、ステップＳ６に進み、入力ＳＡＭ部２２₁また
は２２₂にそれぞれ記憶された第１相または第２相の原
画素データが、データメモリ部２３に転送されるととも
に、データメモリ部２３に記憶されている前の水平ライ
ンの演算結果（後述するステップＳ９の演算結果）が、
出力ＳＡＭ部２５₁および２５₂に転送される。

【０１０７】その後、ステップＳ７に進み、入力ＳＡＭ
部２２₁または２２₂にそれぞれからデータメモリ部２３
に転送された第１相または第２相の原画素データの並び
を並び替える並び替え処理が行われる。

【０１０８】そして、ステップＳ８に進み、ステップＳ
７で並び替えられた第１相および第２相の原画素データ
からタップを構成するタップ構成処理が行われ、ステッ
プＳ９に進む。ステップＳ９では、ステップＳ２で求め
られたタップ係数と、ステップＳ８で求められたタップ
とを用いて積和演算が行われることにより補間画素デー
タを求める演算処理が行われ、これにより、図６（Ａ）
または図６（Ｂ）にそれぞれ示すような第１相または第
２相の補間画素データが求められる。この第１相および
第２相の補間画素データは、上述したように、その後に
行われるステップＳ６において、出力ＳＡＭ部２５₁お
よび２５₂に転送され、さらに、図１のＭＵＸ４に出力
され、そこで、図６（Ｃ）に示すように、１相の補間画
素データ（拡大画像のある１水平ライン上に並ぶ画素デ
ータ）とされる。この補間画素データは、フレームメモ
リ５に供給されて記憶され、その後、フレームメモリ５
において、１フレーム分の補間画素データが記憶される
と、その１フレーム分の補間画素データで構成される拡
大画像が出力される。

【０１０９】図５に戻り、ステップＳ９の処理後は、ス
テップＳ１０に進み、１フレームの原画像を構成するす
べての水平ラインについて処理を行ったかどうかが判定
され、まだ処理を行っていないと判定された場合、ステ
ップＳ４に戻り、次に処理すべき１水平ライン上の第１
相および第２相の原画素データについて、同様の処理が
繰り返される。なお、ステップＳ４乃至Ｓ１０の処理
は、水平帰線区間内に行われる。また、入力ＳＡＭ部２
２₁および２２₂への画素データの記憶、補間演算処理、
並びに出力ＳＡＭ部２５₁および２５₂からの画素データ
の出力は、並行して行われる（図２１で説明した場合と
同様に、ＳＩＭＤ型プロセッサ３では、パイプライン処
理が行われる）。

【０１１０】一方、ステップＳ１０において、１フレー
ムの原画像を構成するすべての水平ラインについて処理
を行ったと判定された場合、即ち、１フレームの原画像
を構成するすべての水平ラインについて処理を行い、垂
直帰線区間となった場合、ステップＳ２に戻り、以下、
同様の処理が繰り返される。

【０１１１】ここで、図７は、前述の図２４における場
合と同様に、MAG＝１８０とした場合の、第１相の画素
の画素番号NUM1および第２相の画素の画素番号NUM2と、
原画像の画素番号を尺度とした補間画素の絶対位相（補
間画素の位置）、基準画素の画素番号（基準となる画
素）、およびその基準画素の相（基準画素が第１相の原
画素または第２相の原画素のうちのいずれであるか）
（基準画素の位置）との関係を示している。なお、図７
（Ａ）または図７（Ｂ）が、第１相または第２相につい
ての上述の関係を、それぞれ示している。

【０１１２】図７と図２４とを比較して分かるように、
図７を、第１相の画素と第２相の画素について交互に見
ていくと、画素番号と、補間画素の位置および基準とな
る画素との関係は、図２４に示した場合と同一になる。

【０１１３】なお、画素番号NUM1およびNUM2は、データ
メモリ部２３に記憶領域が確保され、その記憶領域に記
憶されるようになされている。また、以下に説明する変
数は、特に断らない限り、画素番号NUM1およびNUM2にお
ける場合と同様に、データメモリ部２３に記憶領域が確
保され、その記憶領域に記憶されるものとする。

【０１１４】次に、図８のフローチャートを参照して、
図５のステップＳ２におけるSKIP／FLAG／タップ係数設
定処理の詳細について説明する。

【０１１５】SKIP／FLAG／タップ係数設定処理では、ま
ず最初に、ステップＳ２１において、第１相の補間画素
NUM1についての基準画素からの相対位相PC1が求められ
る。ここで、相対位相PC1は、前述の図２２で説明した
相対位相PCに相当し、また、ここでは、処理の精度を８
ビットとしているため、MAG×NUM1の下位８ビットによ
って表される。

【０１１６】そして、ステップＳ２２に進み、相対位相
PC1が、変数MAG未満であるかどうかが判定される。ステ
ップＳ２２において、相対位相PC1が、変数MAG未満であ
ると判定された場合、ステップＳ２３に進み、前述した
１ビットのフラグSKIPに相当する１ビットのフラグSKIP
1が、データの記憶をスキップしない旨を表す０にセッ
トされ、ステップＳ２５に進む。即ち、相対位相PC1
が、変数MAG未満となる画素番号の画素については、図
２３で説明したように、スキップを行う必要がないか
ら、フラグSKIP1には、その旨を表す０がセットされ
る。

【０１１７】一方、ステップＳ２２において、相対位相
PC1が、変数MAG未満でないと判定された場合、ステップ
Ｓ２４に進み、フラグSKIP1が、データの記憶をスキッ
プする旨を表す１にセットされ、ステップＳ２５に進
む。即ち、相対位相PC1が、変数MAG未満とならない画素
番号の画素については、図２３で説明したように、スキ
ップを行う必要があり、フラグSKIP1には、その旨を表
す１がセットされる。

【０１１８】従って、第１相の画素についてのフラグSK
IP1は、前述の図２４における画素番号が奇数の画素に
注目すれば、その画素についてのフラグSKIPと一致す
る。

【０１１９】ステップＳ２５では、MAG×NUM1を８ビッ
ト右シフトしたものの否定と、１Ｂ（Ｂは２進数を表
す）との論理積が演算され、１ビットのフラグFLAG1に
セットされる。即ち、フラグFLAG1には、MAG×NUM1のＬ
ＳＢ（Least Significant Bit）から９ビット目の否定
がセットされる。

【０１２０】ここで、拡大画像を構成する第１相の補間
画素NUM1の絶対位相は、原画像の左端の画素の位置を１
として、その画素間の距離も１とすると、前述したこと
から、NUM1×MAG／２⁸で表される。そして、拡大画像の
画素番号NUM1の補間画素の絶対位相NUM1×MAG／２⁸の整
数部分が、その補間画素についての基準画素となる原画
像の画素の画素番号を表すことになるから、絶対位相NU
M1×MAG／２⁸の整数部分を２進数で表したときの１ビッ
ト目、即ち、MAG×NUM1のＬＳＢから９ビット目は、補
間画素NUM1について、基準画素となる原画像の画素の画
素番号が偶数または奇数のいずれであるかを表す。

【０１２１】即ち、補間画素NUM1についての基準画素と
なる原画像の画素の画素番号が奇数または偶数である場
合には、MAG×NUM1のＬＳＢから９ビット目は、それぞ
れ１または０となる。

【０１２２】一方、原画像において、画素番号が奇数ま
たは偶数の画素は、それぞれ第１相または第２相の原画
素であり、従って、第１相の補間画素NUM1についてのフ
ラグFLAG1には、基準画素が、第１相または第２相の原
画素である場合に、それぞれ１または０の否定がセット
される。即ち、第１相の補間画素NUM1についてのフラグ
FLAG1には、基準画素が、第１相の補間画素NUM1と同一
の相の原画素（従って第１相の原画素）であるとき０が
セットされ、基準画素が、第１相の補間画素NUM1と異な
る相の原画素（従って第２相の原画素）であるとき１が
セットされる。

【０１２３】その後、ステップＳ２６に進み、第１相の
補間画素NUM1を求めるのに用いるタップ係数が、式
（１）にしたがって求められる。

【０１２４】即ち、本実施の形態では、上述の図３に示
したように、補間画素データＱの位置から左方向に最も
近い位置にある原画素データＤＣを基準画素とし、原画
像において、その基準画素データＤＣの左隣の画素デー
タＤＬ、基準画素データＤＣの右隣の画素データＤＲ
１、およびその画素データＤＲ１のさらに右隣の画素デ
ータＤＲ２の４つ画素データからタップを構成してＣｕ
ｂｉｃ近似法による補間を行うことにより、補間画素デ
ータＱが求められるが、その補間に用いるタップ係数
が、式（１）にしたがって求められる。

【０１２５】具体的には、第１相の補間画素NUM1につい
ての基準画素ＤＣ、その左隣の原画素ＤＬ、基準画素Ｄ
Ｃの右隣の原画素ＤＲ１、またはその原画素ＤＲ１のさ
らに右隣の原画素ＤＲ２それぞれと乗算するタップ係数
を、それぞれFC1，FL11，FR11、またはFR21とすると、
これらのタップ係数FC1，FL11，FR11、およびFR21は、
ステップＳ２６において、次のようにして求められる。

【０１２６】即ち、第１相の補間画素NUM1の相対位相PC
1どうしが乗算され、その乗算結果が、テンポラリの変
数T1にセットされる。さらに、変数T1と、相対位相PC1
とが乗算され、その乗算結果が、テンポラリの変数T2に
セットされる。そして、変数T2から変数T1が減算され、
その減算結果が、変数FR21にセットされる。また、変数
FR21から変数T1が減算され、その減算結果が、変数FC1
にセットされる。さらに、相対位相PC1と変数FC1とが加
算され、その加算結果が、変数FL11にセットされる。ま
た、変数FC1と２５６とが加算され、その加算結果が、
変数FC1にセットされる。そして、変数FR21と−１とが
乗算され、変数FR21にセットされる。

【０１２７】従って、タップ係数FC1，FL11，FR21は、
結局、次式にしたがって求められることになる。

【０１２８】 FC1=(PC1)³-2(PC1)²+256 FL11=(PC1)³-2(PC1)²+(PC1) FR21=-((PC1)³-(PC1)²)・・・（２）

【０１２９】ここで、タップ係数FC1と乗算される基準
画素ＤＣの補間画素からの距離は、相対位相PC1に等し
くなるが、タップ係数FL11と乗算される、基準画素ＤＣ
の左に隣接する原画素ＤＬの補間画素からの距離は、相
対位相PC1よりもさらに１原画素分だけ離れている。同
様に、タップ係数FR21と乗算される、基準画素ＤＣの右
隣のさらに右隣に隣接する原画素ＤＲ２の補間画素から
の距離も、相対位相PC1よりもさらに１原画素分だけ離
れている。このため、相対位相PC1を用いて、式（１）
のタップ係数を計算する場合には、タップ係数FL11およ
びFR21については、ｘの替わりにｘ＋１を用いる必要が
あり、このため、式（２）におけるタップ係数FL11およ
びFR21を求める式は、式（１）と形式的に異なるものと
なっている（実質的には同一のものである）。

【０１３０】また、本実施の形態では、処理の精度を８
ビットとしており、従って、２５６（＝２⁸）が１を意
味する（例えば、PC1=200は、補間画素から基準画素ま
での距離が、原画素どうしの間を２５６分割したときの
２００分割分、即ち、２００／２５６であることを表
す）。その結果、図８のステップＳ２６では、例えば、
変数T1には、相対位相PC1の２乗がセットされ、変数T2
には、相対位相PC1の３乗がセットされるが、相対位相P
C1、変数T1，T2の小数点の位置は、それぞれＬＳＢから
８ビット目と９ビット目との間、１６ビット目と１７ビ
ット目との間、２４ビット目と２５ビット目との間にな
る。

【０１３１】さらに、式（２）では、FC1を求める式の
右辺において２５６を加算しているが、これは、式
（１）における一番上の式の右辺における１の加算に相
当する。

【０１３２】また、式（２）においては、第１相の補間
画素NUM1についての基準画素ＤＣの右隣の原画素ＤＲ１
と乗算するタップ係数FR11を求める式がないが、タップ
係数FR11は、次のようにして求められる。即ち、タップ
係数FC1，FL11，FR11，FR21のうち、FC1，FR11は正にな
り、FL11，FR21は負になる。また、タップ係数の総和は
１（ここでは、１に相当する２５６）である必要があ
る。さらに、ここでは、タップ係数FC1，FL11，FR11，F
R21をアンサインド（unsigned）（符号なし）で扱うこ
ととしている。従って、タップ係数FC1，FL11，FR11，F
R21は、式FC1+FR11-FL11-FR21=1を満たす必要があり、
その結果、式（２）において求められていないタップ係
数FR11は、式1-FC1+FL11+FR21によって求めることがで
きる。ステップＳ２６では、このようにしてタップ係数
FR11も求められるようになされている。

【０１３３】その後、ステップＳ２７以降に順次進み、
ステップＳ２７乃至Ｓ３２において、第２相の補間画素
NUM2について、ステップＳ２１乃至Ｓ２６における場合
とそれぞれ基本的に同様の処理が行われる。

【０１３４】即ち、ステップＳ２７では、第２相の補間
画素NUM2についての基準画素からの相対位相PC2が求め
られる。即ち、MAG×NUM2が演算され、その下位８ビッ
トが、相対位相PC2にセットされる。

【０１３５】そして、ステップＳ２８に進み、相対位相
PC2が、変数MAG未満であるかどうかが判定される。ステ
ップＳ２８において、相対位相PC2が、変数MAG未満であ
ると判定された場合、ステップＳ２９に進み、前述した
１ビットのフラグSKIPに相当する１ビットのフラグSKIP
2が、データの記憶をスキップしない旨を表す０にセッ
トされ、ステップＳ３１に進む。また、ステップＳ２８
において、相対位相PC2が、変数MAG未満でないと判定さ
れた場合、ステップＳ３０に進み、フラグSKIP2が、デ
ータの記憶をスキップする旨を表す１にセットされ、ス
テップＳ３１に進む。

【０１３６】従って、第２相の画素についてのフラグSK
IP2は、前述の図２４における画素番号が偶数の画素に
注目すれば、その画素についてのフラグSKIPと一致す
る。

【０１３７】ステップＳ３１では、MAG×NUM2を８ビッ
ト右シフトしたものと、１Ｂとの論理積が演算され、１
ビットのフラグFLAG2にセットされる。即ち、フラグFLA
G1には、MAG×NUM2のＬＳＢから９ビット目がセットさ
れる。

【０１３８】ここで、拡大画像を構成する第２相の補間
画素NUM2の絶対位相も、第１相の補間画素NUM1の絶対位
相と同様に、NUM2×MAG／２⁸で表される。そして、拡大
画像の画素番号NUM2の補間画素の絶対位相NUM2×MAG／
２⁸の整数部分が、その補間画素についての基準画素と
なる原画像の画素の画素番号を表すことになるから、絶
対位相NUM2×MAG／２⁸の整数部分を２進数で表したとき
の１ビット目、即ち、MAG×NUM2のＬＳＢから９ビット
目は、補間画素NUM2について、基準画素となる原画像の
画素の画素番号が偶数または奇数のいずれであるかを表
す。

【０１３９】即ち、補間画素NUM2についての基準画素と
なる原画像の画素の画素番号が奇数または偶数である場
合には、MAG×NUM2のＬＳＢから９ビット目は、それぞ
れ１または０となる。

【０１４０】一方、原画像において、画素番号が奇数ま
たは偶数の画素は、それぞれ第１相または第２相の原画
素であり、従って、第２相の補間画素NUM2についてのフ
ラグFLAG2には、基準画素が、第１相または第２相の原
画素である場合に、それぞれ１または０がセットされ
る。即ち、第２相の補間画素NUM2についてのフラグFLAG
2には、基準画素が、第２相の補間画素NUM2と同一の相
の原画素（従って第２相の原画素）であるとき０がセッ
トされ、基準画素が、第２相の補間画素NUM2と異なる相
の原画素（従って第１相の原画素）であるとき１がセッ
トされる。

【０１４１】その後、ステップＳ３２に進み、第２相の
補間画素NUM2を求めるのに用いるタップ係数が、式
（１）にしたがい、ステップＳ２６における場合と同様
にして求められる。

【０１４２】即ち、第２相の補間画素NUM2についての基
準画素ＤＣ、その左隣の原画素ＤＬ、基準画素ＤＣの右
隣の原画素ＤＲ１、またはその原画素ＤＲ１のさらに右
隣の原画素ＤＲ２それぞれと乗算するタップ係数を、そ
れぞれFC2，FL12，FR12、またはFR22とすると、これら
のタップ係数FC2，FL12，FR12、およびFR22は、次式に
したがって求められる。

【０１４３】 FC2=(PC2)³-2(PC2)²+256 FL12=(PC2)³-2(PC2)²+(PC2) FR22=-((PC2)³-(PC2)²) FR12=1-FC2+FL12+FR22・・・（３）

【０１４４】以上のようにして、タップ係数FC2，FL1
2，FR12、およびFR22が求められた後は、リターンす
る。

【０１４５】なお、以上の処理は、いま処理の対象とな
っている１水平ライン上のすべての画素（第１相および
第２相の画素）について行われる。また、図８の実施の
形態では、第１相についての処理（ステップＳ２１乃至
Ｓ２６）を行った後に、第２相についての処理（ステッ
プＳ２７乃至Ｓ３２）を行うようにしたが、第２相につ
いての処理を最初に行い、その後に第１相についての処
理を行うようにすることも可能である。

【０１４６】ここで、図９に、MAG＝１８０とした場合
の、第１相の画素の画素番号NUM1および第２相の画素の
画素番号NUM2と、相対位相PC1およびPC2、フラグSKIP1
およびSKIP2、並びにフラグFLAG1およびFLAG2との関係
を示す。図７および図９から、第１相の画素についての
フラグFLAG1は、図７（Ａ）において、「基準画素の位
置」の欄が第１相または第２相となっているときに、そ
れぞれ０または１となっており、第２相の画素について
のフラグFLAG2は、図７（Ｂ）において、「基準画素の
位置」の欄が第１相または第２相となっているときに、
それぞれ１または０となっていることが分かる。即ち、
フラグFLAG1およびFLAG2は、補間画素についての基準画
素が、その補間画素と同じ相または異なる相にあるとき
に、それぞれ０または１となる。従って、フラグFLAG1
およびFLAG2は、補間画素についての基準画素が、その
補間画素と同じ相にあるのか、あるいは異なる相にある
のかを表す。

【０１４７】次に、図１０のフローチャートを参照し
て、図５のステップＳ３におけるスキップレジスタ設定
処理の詳細について説明する。

【０１４８】スキップレジスタ設定処理では、まず最初
に、ステップＳ４１において、フラグFLAG1（系統情
報）が１であるかどうかが判定され、フラグFLAG1が１
であると判定された場合、即ち、第１相の補間画素につ
いての基準画素が、第２相の原画素である場合、ステッ
プＳ４２，Ｓ４３に順次進み、テンポラリの変数IS1
に、フラグSKIP2がセットされるとともに、同じくテン
ポラリの変数IS2に、フラグSKIP1がセットされ、ステッ
プＳ４６に進む。

【０１４９】ステップＳ４６では、変数IS1にセットさ
れた値が、第１相の原画素データを記憶する入力ＳＡＭ
部２２₁におけるスキップを指示するスキップレジスタ
群２１₁を構成するスキップレジスタにセットされ、ス
テップＳ４７に進む。ステップＳ４７では、変数IS2に
セットされた値が、第２相の原画素データを記憶する入
力ＳＡＭ部２２₂におけるスキップを指示するスキップ
レジスタ群２１₂を構成するスキップレジスタにセット
され、リターンする。

【０１５０】従って、フラグFLAG1が１である場合、即
ち、第１相の補間画素についての基準画素が、第２相の
原画素である場合には、第１相についてのフラグSKIP1
にしたがって、第２相の原画素データのスキップを指示
するスキップレジスタ群２１₂の記憶値が設定されると
ともに、第２相についてのフラグSKIP2にしたがって、
第１相の原画素データのスキップを指示するスキップレ
ジスタ群２１₁の記憶値が設定される。

【０１５１】一方、フラグFLAG1が１でない（０であ
る）と判定された場合、即ち、第１相の補間画素につい
ての基準画素が、第１相の原画素である場合、ステップ
Ｓ４４，Ｓ４５に順次進み、テンポラリの変数IS1に、
フラグSKIP1がセットされるとともに、同じくテンポラ
リの変数IS2に、フラグSKIP2がセットされる。

【０１５２】そして、ステップＳ４６，Ｓ４７に順次進
み、上述したように、変数IS1またはIS2にしたがって、
スキップレジスタ群２１₁または２１₂それぞれを構成す
るスキップレジスタの記憶値が設定され、リターンす
る。

【０１５３】従って、フラグFLAG1が０である場合、即
ち、第１相の補間画素についての基準画素が、第１相の
原画素である場合には、第１相についてのフラグSKIP1
にしたがって、第１相の原画素データのスキップを指示
するスキップレジスタ群２１₁の記憶値が設定されると
ともに、第２相についてのフラグSKIP2にしたがって、
第２相の原画素データのスキップを指示するスキップレ
ジスタ群２１₂の記憶値が設定される。

【０１５４】なお、以上の処理は、いま処理の対象とな
っている１水平ライン上の第１相の補間画素に対して設
定されたフラグFLAG1すべてについて行われる。また、
図１０の実施の形態においては、フラグFLAG1の値によ
って、スキップレジスタ群２１₁および２１₂の設定の仕
方を変えたが、フラグFLAG2の値によって、スキップレ
ジスタ群２１₁および２１₂の設定の仕方を変えるように
することも可能である。

【０１５５】以上のようにして、スキップレジスタ群２
１、および２１₂の設定がなされた後は、図４のステッ
プＳ４において、その設定にしたがい、第１相または第
２相の原画像データが、入力ＳＡＭ部２２、または２２
₂にそれぞれ記憶される。

【０１５６】ここで、図１１に、MAG＝１８０とした場
合の、第１相の画素の画素番号NUM1および第２相の画素
の画素番号NUM2と、相対位相PC1およびPC2、フラグSKIP
1およびSKIP2、フラグFLAG1およびFLAG2、変数IS1およ
びIS2、並びに入力ＳＡＭ部２２₁を構成する入力ＳＡＭ
セルに保持される第１相の原画素データの画素番号（第
１相の入力ＳＡＭ部の記憶値）および入力ＳＡＭ部２２
₂を構成する入力ＳＡＭセルに保持される第２相の原画
素データの画素番号（第２相の入力ＳＡＭ部の記憶値）
との関係を示す。なお、図１１において、「第１相の入
力ＳＡＭ部の記憶値」および「第２相の入力ＳＡＭ部の
記憶値」の欄における×印は、スキップが行われること
により、記憶値が不定であることを表す。

【０１５７】次に、図１２のフローチャートを参照し
て、図５のステップＳ７における並び替え処理の詳細に
ついて説明する。

【０１５８】並び替え処理では、まず最初に、ステップ
Ｓ５１において、フラグFLAG1が１であるかどうかが判
定され、１であると判定された場合、即ち、第１相の補
間画素NUM1についての基準画素が、第２相の原画素であ
る場合、ステップＳ５２に進み、第２相の原画素データ
が記憶された入力ＳＡＭ部２２₂の入力ＳＡＭセルに記
憶された原画素データがデータメモリ部２３に転送さ
れ、テンポラリの変数DATA1にセットされて、ステップ
Ｓ５４に進む。

【０１５９】また、ステップＳ５１において、フラグFL
AG1が１でない（０である）と判定された場合、即ち、
第１相の補間画素NUM1についての基準画素が、第１相の
原画素である場合、ステップＳ５３に進み、第１相の原
画素データが記憶された入力ＳＡＭ部２２₁の入力ＳＡ
Ｍセルに記憶された原画素データがデータメモリ部２３
に転送され、変数DATA1にセットされて、ステップＳ５
４に進む。

【０１６０】ステップＳ５４では、フラグFLAG2が１で
あるかどうかが判定され、１であると判定された場合、
即ち、第２相の補間画素NUM2についての基準画素が、第
１相の原画素である場合、ステップＳ５５に進み、第１
相の原画素データが記憶された入力ＳＡＭ部２２₁の入
力ＳＡＭセルに記憶された原画素データがデータメモリ
部２３に転送され、テンポラリの変数DATA2にセットさ
れて、リターンする。

【０１６１】また、ステップＳ５４において、フラグFL
AG2が１でない（０である）と判定された場合、即ち、
第２相の補間画素NUM2についての基準画素が、第２相の
原画素である場合、ステップＳ５６に進み、第２相の原
画素データが記憶された入力ＳＡＭ部２２₂の入力ＳＡ
Ｍセルに記憶された原画素データがデータメモリ部２３
に転送され、変数DATA2にセットされて、リターンす
る。

【０１６２】なお、以上の処理は、いま処理の対象とな
っている１水平ライン上の第１相および第２相のフラグ
FLAG1およびFLAG2すべてについて行われる。また、図１
２の実施の形態では、第１相についての処理（ステップ
Ｓ５１乃至Ｓ５３）を行った後に、第２相についての処
理（ステップＳ５４乃至Ｓ５６）を行うようにしたが、
第２相についての処理を最初に行い、その後に第１相に
ついての処理を行うようにすることも可能である。

【０１６３】ここで、図１１に示したように、フラグFL
AG1およびFLAG2が設定され、入力ＳＡＭ部２２₁および
２２₂に原画素データが記憶された場合に、図１２の並
び替え処理が行われることにより、変数DATA1およびDAT
A2に記憶される原画素データの画素番号を、図１３に示
す。なお、図１３においても、×印は、記憶値が不定で
あることを表す。

【０１６４】次に、図１４のフローチャートを参照し
て、図５のステップＳ８におけるタップ構成処理の詳細
について説明する。

【０１６５】タップ構成処理では、まず最初に、ステッ
プＳ６１において、フラグSKIP1（第１相の補間画素デ
ータNUM1が求められる、左からＩＮＴ（NUM1／２）＋１
番目の要素プロセッサ３１を構成するデータメモリ部２
３に記憶されたフラグSKIP1）（ＩＮＴ（ｘ）は、ｘ以
下の最大の整数を意味する）が１であるかどうかが判定
される。ステップＳ６１において、フラグSKIP1が１で
あると判定された場合、ステップＳ６２に進み、第１相
の補間画素データNUM1を求めるのに用いるタップを構成
する４つの原画素のうちの左から２番目の原画素、即
ち、基準画素を表す変数DC1に、変数L1:DATA2がセット
され、ステップＳ６４に進む。

【０１６６】ここで、第１相の補間画素データNUM1は、
図４のＳＩＭＤ型プロセッサ３において、左から、ＩＮ
Ｔ（NUM1／２）＋１番目の要素プロセッサ３１で求めら
れるが、L1:DATA2は、この要素プロセッサ３１の１つ左
隣の要素プロセッサ３１を構成するデータメモリ部２３
に確保された変数DATA2にセットされた値（原画素デー
タ）を意味する。

【０１６７】一方、ステップＳ６１において、フラグSK
IP1が１でない（０である）と判定された場合、ステッ
プＳ６３に進み、変数DC1に、変数DATA1（左からＩＮＴ
（NUM1／２）＋１番目の要素プロセッサ３１を構成する
データメモリ部２３に確保された変数DATA1にセットさ
れた値）がセットされ、ステップＳ６４に進む。

【０１６８】ステップＳ６４では、フラグSKIP2（第２
相の補間画素データNUM2が求められる、左からＩＮＴ
（NUM2／２）番目の要素プロセッサ３１を構成するデー
タメモリ部２３に記憶されたフラグSKIP2）が１である
かどうかが判定され、１であると判定された場合、ステ
ップＳ６５に進み、第２相の補間画素データNUM2を求め
るのに用いるタップを構成する４つの原画素のうちの左
から２番目の原画素、即ち、基準画素を表す変数DC2
に、変数DATA1（左からＩＮＴ（NUM2／２）番目の要素
プロセッサ３１を構成するデータメモリ部２３に確保さ
れた変数DATA1にセットされた値）がセットされ、ステ
ップＳ６７に進む。

【０１６９】また、ステップＳ６４において、フラグSK
IP2が１でない（０である）と判定された場合、ステッ
プＳ６６に進み、変数DC2に、変数DATA2（左からＩＮＴ
（NUM2／２）番目の画素プロセッサ３１を構成するデー
タメモリ部２３に確保された変数DATA2にセットされた
値）がセットされ、ステップＳ６７に進む。

【０１７０】ステップＳ６７では、ステップＳ６１にお
ける場合と同様に、フラグSKIP1が１であるかどうかが
判定され、１であると判定された場合、ステップＳ６８
に進み、第１相の補間画素データNUM1を求めるのに用い
るタップを構成する４つの原画素のうちの最も左の原画
素を表す変数DL11に、変数L1:DC1がセットされ、ステッ
プＳ７０に進む。

【０１７１】ここで、L1:DC1は、第１相の補間画素デー
タNUM1が求められる、左からＩＮＴ（NUM1／２）＋１番
目の要素プロセッサ３１の１つ左隣の要素プロセッサ３
１を構成するデータメモリ部２３に確保された変数DC1
にセットされた値（原画素データ）を意味する。

【０１７２】一方、ステップＳ６７において、フラグSK
IP1が１でない（０である）と判定された場合、ステッ
プＳ６９に進み、変数DL11に、変数L1:DC2がセットさ
れ、ステップＳ７０に進む。

【０１７３】ここで、L1:DC2は、第１相の補間画素デー
タNUM1が求められる、左からＩＮＴ（NUM1／２）＋１番
目の要素プロセッサ３１の１つ左隣の要素プロセッサ３
１を構成するデータメモリ部２３に確保された変数DC2
にセットされた値（原画素データ）を意味する。

【０１７４】ステップＳ７０では、ステップＳ６４にお
ける場合と同様に、フラグSKIP2が１であるかどうかが
判定され、１であると判定された場合、ステップＳ７１
に進み、第２相の補間画素データNUM2を求めるのに用い
るタップを構成する４つの原画素のうちの最も左の原画
素を表す変数DL12に、変数L1:DC2（左からＩＮＴ（NUM2
／２）番目の要素プロセッサ３１の１つ左隣の要素プロ
セッサ３１を構成するデータメモリ部２３に確保された
変数DC2にセットされた値）がセットされ、ステップＳ
７３に進む。

【０１７５】また、ステップＳ７０において、フラグSK
IP2が１でない（０である）と判定された場合、ステッ
プＳ７２に進み、変数DL12に、変数DC1（左からＩＮＴ
（NUM2／２）番目の要素プロセッサ３１を構成するデー
タメモリ部２３に確保された変数DC1にセットされた
値）がセットされ、ステップＳ７３に進む。

【０１７６】ステップＳ７３では、フラグSKIP2（第１
相の補間画素データNUM1が求められる、左からＩＮＴ
（NUM1／２）＋１番目の要素プロセッサ３１を構成する
データメモリ部２３に記憶されたフラグSKIP2）が１で
あるかどうかが判定され、１であると判定された場合、
ステップＳ７４に進み、第１相の補間画素データNUM1を
求めるのに用いるタップを構成する４つの原画素のうち
の左から３番目の原画素を表す変数DR11に、変数R1:DAT
A1がセットされ、ステップＳ７６に進む。

【０１７７】ここで、R1:DATA1は、第１相の補間画素デ
ータNUM1が求められる、左からＩＮＴ（NUM1／２）＋１
番目の要素プロセッサ３１の１つ右隣の要素プロセッサ
３１を構成するデータメモリ部２３に確保された変数DA
TA1にセットされた値（原画素データ）を意味する。

【０１７８】一方、ステップＳ７３において、フラグSK
IP2が１でない（０である）と判定された場合、ステッ
プＳ７５に進み、変数DR11に、変数DATA2（左からＩＮ
Ｔ（NUM1／２）＋１番目の要素プロセッサ３１を構成す
るデータメモリ部２３に確保された変数DATA2にセット
された値）がセットされ、ステップＳ７６に進む。

【０１７９】ステップＳ７６では、第２相の補間画素デ
ータNUM2が求められる、左からＩＮＴ（NUM2／２）番目
の要素プロセッサ３１の１つ右隣の要素プロセッサ３１
を構成するデータメモリ部２３に記憶されたフラグSKIP
1であるR1:SKIP1が１であるかどうかが判定される。

【０１８０】ステップＳ７６において、フラグR1:SKIP1
が１であると判定された場合、ステップＳ７７に進み、
第２相の補間画素データNUM2を求めるのに用いるタップ
を構成する４つの原画素のうちの左から３番目の原画素
を表す変数DR12に、変数R1:DATA2（左からＩＮＴ（NUM2
／２）番目の要素プロセッサ３１の１つ右隣の要素プロ
セッサ３１を構成するデータメモリ部２３に確保された
変数DATA2にセットされた値）がセットされ、ステップ
Ｓ７９に進む。

【０１８１】また、ステップＳ７６において、フラグR
1:SKIP1が１でない（０である）と判定された場合、ス
テップＳ７８に進み、変数DR12に、変数R1:DATA1（左か
らＩＮＴ（NUM2／２）番目の要素プロセッサ３１の１つ
右隣の要素プロセッサ３１を構成するデータメモリ部２
３に確保された変数DATA1にセットされた値）がセット
され、ステップＳ７９に進む。

【０１８２】ステップＳ７９では、ステップＳ７３にお
ける場合と同様に、フラグSKIP2が１であるかどうかが
判定され、１であると判定された場合、ステップＳ８０
に進み、第１相の補間画素データNUM1を求めるのに用い
るタップを構成する４つの原画素のうちの最も右の原画
素を表す変数DR21に、変数R1:DR11（左からＩＮＴ（NUM
1／２）＋１番目の要素プロセッサ３１の１つ右隣の要
素プロセッサ３１を構成するデータメモリ部２３に確保
された変数DR11にセットされた値）がセットされ、ステ
ップＳ８２に進む。

【０１８３】また、ステップＳ７９において、フラグSK
IP2が１でない（０である）と判定された場合、ステッ
プＳ８１に進み、変数DR21に、変数DR12（左からＩＮＴ
（NUM1／２）＋１番目の要素プロセッサ３１を構成する
データメモリ部２３に確保された変数DR12にセットされ
た値）がセットされ、ステップＳ８２に進む。

【０１８４】ステップＳ８２では、第２相の補間画素デ
ータNUM2が求められる、左からＩＮＴ（NUM2／２）番目
の要素プロセッサ３１の１つ右隣の要素プロセッサ３１
を構成するデータメモリ部２３に記憶されたフラグSKIP
1であるR1:SKIP1が１であるかどうかが判定される。

【０１８５】ステップＳ８２において、フラグR1:SKIP1
が１であると判定された場合、ステップＳ８３に進み、
第２相の補間画素データNUM2を求めるのに用いるタップ
を構成する４つの原画素のうちの最も右の原画素を表す
変数DR22に、変数R1:DR12（左からＩＮＴ（NUM2／２）
番目の要素プロセッサ３１の１つ右隣の要素プロセッサ
３１を構成するデータメモリ部２３に確保された変数DR
12にセットされた値）がセットされ、リターンする。

【０１８６】また、ステップＳ８２において、フラグR
1:SKIP1が１でない（０である）と判定された場合、ス
テップＳ８４に進み、変数DR22に、変数R1:DR11（左か
らＩＮＴ（NUM2／２）番目の要素プロセッサ３１の１つ
右隣の要素プロセッサ３１を構成するデータメモリ部２
３に確保された変数DR11にセットされた値）がセットさ
れ、リターンする。

【０１８７】タップ構成処理では、以上のようにして、
第１相の補間画素データNUM1を求めるのに用いるタップ
DL11，DC1，DR11，DR21が構成されるとともに、第２相
の補間画素データNUM2を求めるのに用いるタップDL12，
DC2，DR12，DR22が構成される。

【０１８８】なお、以上の処理は、いま処理の対象とな
っている１水平ライン上の第１相および第２相の補間画
素すべてについて行われる。

【０１８９】ここで、フラグSKIP1およびSKIP2が図１１
に示したように設定されるとともに、変数DATA1およびD
ATA2が図１３に示したように設定された場合に、図１４
のタップ構成処理が行われることにより、変数DL11，DC
1，DR11，DR21，DL12，DC2，DR12，DR22それぞれにセッ
トされる原画素データの画素番号を、図１５に示す。図
１５および上述の図７から分かるように、第１相の補間
画素データNUM1を求めるのに用いるタップDL11，DC1，D
R11、およびDR21、並びに第２相の補間画素データNUM2
を求めるのに用いるタップDL12，DC2，DR12、およびDR2
2は、いずれも、図３で説明したように、基準画素、基
準画素データの左隣の原画素、基準画素の右隣の原画
素、およびそのさらに右隣の原画素の４つ原画素から構
成されている。

【０１９０】次に、図１６のフローチャートを参照し
て、図５のステップＳ９における演算処理の詳細につい
て説明する。

【０１９１】演算処理では、まず最初に、ステップＳ９
１において、図５のステップＳ２で求められたタップ係
数FL11，FC1，FR11，FR21それぞれと、ステップＳ８で
求められたタップDL11，DC1，DR11，DR21それぞれとが
乗算される。さらに、式FC1×DC1＋FR11×DR11−FL11×
DL11−FR21×DR21が演算され、その演算結果が、第１相
の補間画素データNUM1とされる。

【０１９２】そして、ステップＳ９２に進み、図５のス
テップＳ２で求められたタップ係数FL12，FC2，FR12，F
R22それぞれと、ステップＳ８で求められたタップDL1
2，DC2，DR12，DR22それぞれとが乗算される。さらに、
式FC2×DC2＋FR12×DR12−FL12×DL12−FR22×DR22が演
算され、その演算結果が、第２相の補間画素データNUM2
とされる。

【０１９３】以上のようにして、すべての第１相の補間
画素データNUM1および第２相の補間画素データNUM2が求
められた後、ステップＳ９３に進み、第１相の補間画素
データNUM1は出力ＳＡＭ部２５₁に、第２相の補間画素
データNUM2は出力ＳＡＭＢ２５₂に、それぞれ転送さ
れ、リターンする。

【０１９４】以上、本発明を、原画像を拡大する画像処
理装置に適用した場合について説明したが、本発明は、
原画像を縮小する場合にも適用可能である。但し、原画
像を縮小する場合においては、要素プロセッサ３１の数
は、原画像の１水平ラインの画素数以上必要となる。ま
た、入力ポインタ回路２１が有するスキップレジスタ群
２１₁および２１₂を構成する各スキップレジスタは、常
に、スキップを行わないように設定するとともに、出力
ポインタ回路２６が有するスキップレジスタ群２６₁お
よび２６₂を構成する各スキップレジスタは、出力ＳＡ
Ｍ部２５₁および２５₂に疎らに配列される、縮小後の画
像を構成する画素データを、効率的に読み出すことがで
きるように設定する必要がある。

【０１９５】また、本発明は、画像の拡大や縮小以外の
画像処理にも適用可能である。

【０１９６】なお、本実施の形態においては、画像デー
タを処理の対象としたが、その他、例えば、音声データ
を処理の対象とし、サンプル点を増加させるようにする
ことなども可能である。

【０１９７】また、本実施の形態では、ＳＩＭＤ型プロ
セッサ３において、タップ係数を求めるようにしたが、
タップ係数は、あらかじめ求めておき、プログラム制御
部２７に記憶させておくようにすることも可能である。

【０１９８】さらに、本実施の形態では、入力ＳＡＭ部
２２₁または２２₂それぞれについて、独立に、スキップ
を行うかどうかの設定を行うことができるように、２系
統のスキップレジスタ群２１₁および２１₂を設けるよう
にしたが、スキップレジスタ群は、１系統だけ設けるよ
うにし、その１系統のスキップレジスタ群によって、入
力ＳＡＭ部２２₁および２２₂の両方について、スキップ
を行うかどうかを指示するようにすることも可能であ
る。但し、この場合、入力ＳＡＭ部２２₁および２２₂の
同一の列の入力ＳＡＭセルにおいて、スキップを行うか
どうかを独立に制御することができなくなるため、独立
に制御することができる場合に比較して、タップを構成
する処理が複雑になる。このことは、出力ＳＡＭ部２５
₁および２５₂についても同様である。

【０１９９】また、本実施の形態では、原画素データ
を、第１相および第２相の２相の原画素データに分割す
るようにしたが、原画素データは、その他、３相以上に
分割することも可能である。この場合、その相の数と同
一の系統数だけ、入力ＳＡＭ部やスキップレジスタ群が
必要となるが、より高いデータレートの画像データを、
容易に処理することが可能となる。

【０２００】さらに、本実施の形態では、補間にあたっ
て、Ｃｕｂｉｃ近似法を用いるようにしたが、その他の
手法を用いることも可能である。

【０２０１】また、実施の形態では、水平方向の補間に
ついてしか言及しなかったが、図４のＳＩＭＤ型プロセ
ッサ３には、垂直方向や斜め方向の補間を行わせること
も可能である。

【０２０２】さらに、本実施の形態では、図１の画像処
理装置において、フレームメモリ１および５を設けるよ
うにしたが、画像処理装置は、フレームメモリ１および
５を設けずに構成することも可能である。

【０２０３】

【発明の効果】以上の如く、本発明のデータ処理装置お
よびデータ処理方法によれば、入力された入力データを
一時記憶する複数の記憶単位を有する複数系統の入力デ
ータ記憶手段に対して、入力データの記憶をスキップす
るかどうかがそれぞれ指示される。従って、データレー
トの高いデータを、効率良く処理することが可能とな
る。

【図面の簡単な説明】

【図１】本発明を適用した画像処理装置の一実施の形態
の構成例を示すブロック図である。

【図２】図１のＤＭＵＸ２の処理を説明するための図で
ある。

【図３】図１のＳＩＭＤ型プロセッサ３において行われ
る補間に用いられるタップを示す図である。

【図４】図１のＳＩＭＤ型プロセッサ３の構成例を示す
ブロック図である。

【図５】図５のＳＩＭＤ型プロセッサ３による拡大処理
を説明するためのフローチャートである。

【図６】図１のＭＵＸ４の処理を説明するための図であ
る。

【図７】補間画素の絶対位相と、その補間画素を求める
ときの基準画素となる原画素の画素番号との関係を示す
図である。

【図８】図５のステップＳ２の処理のより詳細を説明す
るためのフローチャートである。

【図９】図８のフローチャートにしたがった処理の処理
結果を示す図である。

【図１０】図５のステップＳ３の処理のより詳細を説明
するためのフローチャートである。

【図１１】図１０のフローチャートにしたがった処理の
処理結果を示す図である。

【図１２】図５のステップＳ７の処理のより詳細を説明
するためのフローチャートである。

【図１３】図１２のフローチャートにしたがった処理の
処理結果を示す図である。

【図１４】図５のステップＳ８の処理のより詳細を説明
するためのフローチャートである。

【図１５】図１４のフローチャートにしたがった処理の
処理結果を示す図である。

【図１６】図５のステップＳ９の処理のより詳細を説明
するためのフローチャートである。

【図１７】原画像の一例を示す図である。

【図１８】原画像を拡大した画像の一例を示す図であ
る。

【図１９】原画像の画素と、拡大した画像の画素の位置
関係の一例を示す図である。

【図２０】原画像の解像度を高くした画像の一例を示す
図である。

【図２１】従来のＳＩＭＤ型プロセッサの一例の構成を
示すブロック図である。

【図２２】スキップが生じる場合を説明するための図で
ある。

【図２３】スキップが生じる場合を説明するための図で
ある。

【図２４】フラグSKIPと、図２１の入力ＳＡＭ部２２の
記憶値との関係を示す図である。

【符号の説明】

１フレームメモリ，２ＤＭＵＸ，３ＳＩＭＤ
型プロセッサ，４ＭＵＸ，５フレームメモリ，
２１入力ポインタ回路，２１₁，２１₂スキップレジ
スタ群，２２₁，２２₂ 入力ＳＡＭ部，２３デー
タメモリ部，２４ＡＬＵアレイ部，２５₁，２５₂
出力ＳＡＭ部，２６出力ポインタ回路，２
６₁，２６₂ スキップレジスタ群，２７プログラム
制御部，３１要素プロセッサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 7/01 Ｇ０６Ｆ 15/66 ３５５ＣＦターム(参考） 5B045 AA01 GG14 5B057 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CC01 CD05 CD06 CE06 CH04 CH09 5C023 AA02 AA21 AA40 DA04 EA02 EA03 EA05 EA06 EA10 5C063 AA02 AA03 AA11 AB03 CA16 CA25 CA40

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサを有し、その複数のプ
ロセッサに、単一の命令で複数のデータ処理を並列に行
わせるデータ処理装置であって、入力された入力データを一時記憶する複数の記憶単位を
有する複数系統の入力データ記憶手段と、前記複数系統の入力データ記憶手段が有する前記記憶単
位に対して、入力データの記憶をスキップするかどうか
をそれぞれ指示する複数の指示手段と、前記入力データ記憶手段に記憶された入力データを処理
し、その処理結果としての出力データを出力する処理手
段と、前記出力データを一時記憶する複数の記憶単位を有する
複数系統の出力データ記憶手段とを備えることを特徴と
するデータ処理装置。
【請求項２】前記入力データは画像であり、前記処理手段は、前記画像の画素数を変換し、その変換
結果を、前記出力データとして出力することを特徴とす
る請求項１に記載のデータ処理装置。
【請求項３】前記処理手段は、前記画像を用いて補間
を行うことにより、その画素数を増加させることを特徴
とする請求項２に記載のデータ処理装置。
【請求項４】前記入力データ記憶手段または前記出力
データ記憶手段それぞれを２系統備え、前記画像の１水平ライン上の画素データを１つずつ選択
することにより２系統の画素データに変換し、２系統の
入力データ記憶手段のうちの一方の入力データ記憶手段
に、一方の系統の画素データを供給するとともに、他方
の入力データ記憶手段に、他方の系統の画素データを供
給する第１の選択手段をさらに備えることを特徴とする
請求項２に記載のデータ処理装置。
【請求項５】前記処理手段は、前記２系統の画素デー
タを処理して得られる２系統の出力データを出力し、２系統の出力データ記憶手段は、前記２系統の出力デー
タをそれぞれ記憶することを特徴とする請求項４に記載
のデータ処理装置。
【請求項６】前記２系統の出力データ記憶手段に記憶
された２系統の出力データを交互に選択することにより
１系統の出力データに変換する第２の選択手段をさらに
備えることを特徴とする請求項５に記載のデータ処理装
置。
【請求項７】前記処理手段は、前記出力データとして
の画素データを、その位置の近傍にある前記入力データ
としての画素データを用いて補間を行うことにより求
め、補間に用いられる前記入力データとしての画素データ
が、前記２系統の画素データのいずれに属するかを表す
系統情報に基づいて、前記入力データとしての画素デー
タの記憶をスキップするかどうかを設定する設定手段を
さらに備え、前記指示手段は、前記設定手段の設定にしたがって、ス
キップを行うかどうかを指示することを特徴とする請求
項４に記載のデータ処理装置。
【請求項８】前記系統情報に基づいて、前記２系統の
入力データ記憶手段に記憶された入力データとしての２
系統の画素データそれぞれの並びを、前記出力データと
しての画素データを補間により求めるのに用いるものが
近傍に位置するように並び替える並び替え手段をさらに
備えることを特徴とする請求項７に記載のデータ処理装
置。
【請求項９】並び替えられ変換された前記入力データ
としての２系統の画素データから、前記出力データとし
ての画素データを補間により求めるのに用いるタップを
構成する構成手段をさらに備えることを特徴とする請求
項８に記載のデータ処理装置。
【請求項１０】複数のプロセッサを有し、その複数の
プロセッサに、単一の命令で複数のデータ処理を並列に
行わせるデータ処理装置のデータ処理方法であって、前記データ処理装置は、入力された入力データを一時記憶する複数の記憶単位を
有する複数系統の入力データ記憶手段と、前記入力データ記憶手段に記憶された入力データを処理
し、その処理結果としての出力データを出力する処理手
段と、前記出力データを一時記憶する複数の記憶単位を有する
複数系統の出力データ記憶手段とを備え、前記複数系統の入力データ記憶手段が有する記憶単位に
対して、入力データの記憶をスキップするかどうかをそ
れぞれ指示することを特徴とするデータ処理方法。