JP2002101336A - 画像処理装置および方法、並びに記録媒体 - Google Patents

画像処理装置および方法、並びに記録媒体

Info

Publication number
JP2002101336A
JP2002101336A JP2000292316A JP2000292316A JP2002101336A JP 2002101336 A JP2002101336 A JP 2002101336A JP 2000292316 A JP2000292316 A JP 2000292316A JP 2000292316 A JP2000292316 A JP 2000292316A JP 2002101336 A JP2002101336 A JP 2002101336A
Authority
JP
Japan
Prior art keywords
video signal
interpolation
input
format
video
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000292316A
Other languages
English (en)
Other versions
JP4465570B2 (ja
Inventor
Tanio Nagasaki
多仁生 長▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000292316A priority Critical patent/JP4465570B2/ja
Priority to PCT/JP2001/008394 priority patent/WO2002028092A1/ja
Priority to US10/148,106 priority patent/US7697817B2/en
Priority to GB0214250A priority patent/GB2373950B/en
Publication of JP2002101336A publication Critical patent/JP2002101336A/ja
Application granted granted Critical
Publication of JP4465570B2 publication Critical patent/JP4465570B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/222—Studio circuitry; Studio devices; Studio equipment
    • H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
    • H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Television Systems (AREA)
  • Studio Circuits (AREA)
  • Image Processing (AREA)
  • Color Television Systems (AREA)

Abstract

(57)【要約】 【課題】 ＨＤフォーマットの映像信号に対しては、４
点補間処理を実行することができ、かつ、ＳＤフォーマ
ットの映像信号に対しては、１６点補間処理を実行す
る。 【解決手段】 ＳＤフォーマットの映像信号に対して
は、EVENフィールドの画像（図４７（Ａ）に○で示され
る画素から成る）と、ODDフィールドの画像（図４７
（Ａ）に□で示される画素から成る）を合成して図４７
（Ａ）に示すような４８０×７２０のフレーム画像に変
換し、さらに、上下に隣接する○で示される画素と□で
示される画素から、その２画素の間に位置する画素（図
４７（Ｂ）に△で示される画素）を補間されて９６０×
７２０のフレーム画像に変換した後、４画素毎、４回読
み出されて１６点補間処理が施される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像処理装置およ
び方法、並びに記録媒体に関し、例えば、画像の形状を
任意に変形して表示させる場合に用いて好適な画像処理
装置および方法、並びに記録媒体に関する。
【０００２】
【従来の技術】ディジタルストレージ(Digital Strage)
の出現は、テレビジョン番組の制作手法の技術的進歩に
大きく貢献している。ディジタルストレージのうちのDR
AM(Dinamic Random Access Memory)は、その記録容量が
１本の走査線、１枚のフィールドの画像、１枚のフレー
ムの画像、さらには一連の複数の画像を記録できるよう
に徐々に増加されてきた。また、その製造コスト、回路
規模、消費電力等を考慮した場合においても、経済的に
実用可能なものである。
【０００３】DRAMのようなディジタルストレージの適用
例としては、テレビジョン番組の制作時などにおいて画
像を任意の形状に変形したり、移動させる際に用いる、
いわゆるDME(Digital Multi Effects)が挙げられる。
【０００４】ところで、従来のＨＤ(High Definition)
フォーマットの映像信号を処理する従来のDME等が補間
処理を実行する場合、補間する位置の周囲の４画素にそ
れぞれ対応する映像信号を用いて補間する位置の映像信
号を演算する、いわゆる、４点補間処理が行われる。ま
た、ＳＤ(Standerd Definition)フォーマットの映像信
号を処理する従来のDME等が補間処理を実行する場合、
フィールド・フレーム変換を施した後、さらに水平走査
線を２倍にした状態で、補間する位置の近傍の１６画素
にそれぞれ対応する映像信号を用いて補間する位置の映
像信号を演算する、いわゆる、１６点補間処理が行われ
る。ここで、仮に、ＳＤフォーマットの映像信号に、４
点補間を施したとすれば、その補間された映像信号は、
１６点補間を施した場合に比較して劣るものとなってし
まう。
【０００５】
【発明が解決しようとする課題】したがって、ＨＤフォ
ーマットの映像信号とＳＤフォーマットの映像信号を処
理できるDMEを実現する場合、ＨＤフォーマットの映像
信号に対しては、４点補間を実行することができ、か
つ、ＳＤフォーマットの映像信号に対しては、１６点補
間を実行することができれば望ましいが、そのようなDM
Eは実現されていない課題があった。
【０００６】本発明はこのような状況に鑑みてなされた
ものであり、ＨＤフォーマットの映像信号に対しては、
４点補間処理を実行することができ、かつ、ＳＤフォー
マットの映像信号に対しては、１６点補間処理を実行す
ることができるようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明の画像処理装置
は、入力された映像信号をメモリに記録する記録手段
と、メモリに記録された映像信号を所定の数毎に同時に
読み出す読み出し手段と、読み出し手段がメモリから読
み出した複数の映像信号に所定の演算を施して、所定の
位置に対応する映像信号を補間する補間手段と、入力さ
れた映像信号のフォーマットに対応して、読み出し手段
および補間手段の動作周波数および動作回数を制御する
制御手段とを含むことを特徴とする。
【０００８】前記制御手段には、第１のフォーマットの
映像信号が入力された場合、第２のフォーマットの映像
信号が入力された場合に対して、読み出し手段および補
間手段の動作周波数および前記動作回数を４倍に変更さ
せるようにすることができる。
【０００９】前記補間手段には、制御手段からの制御に
基づき、第１のフォーマットの映像信号が入力された場
合、１６個の映像信号に所定の演算を施して所定の位置
に対応する映像信号を補間させ、第２のフォーマットの
映像信号が入力された場合、４個の映像信号に所定の演
算を施して所定の位置に対応する映像信号を補間させる
ようにすることができる。
【００１０】本発明の画像処理装置は、第１のフォーマ
ットの映像信号に対してフィールド・フレーム変換を施
し、かつ、垂直方向の画素数を２倍にする変換手段をさ
らに含むことができる。
【００１１】本発明の画像処理方法は、入力された映像
信号をメモリに記録する記録ステップと、メモリに記録
された映像信号を所定の数毎に同時に読み出す読み出し
ステップと、読み出しステップの処理でメモリから読み
出された複数の映像信号に所定の演算を施して、所定の
位置に対応する映像信号を補間する補間ステップと、入
力された映像信号のフォーマットに対応して、読み出し
ステップの処理および補間ステップの処理の動作周波数
および動作回数を制御する制御ステップとを含むことを
特徴とする。
【００１２】本発明の記録媒体のプログラムは、入力さ
れた映像信号をメモリに記録する記録ステップと、メモ
リに記録された映像信号を所定の数毎に同時に読み出す
読み出しステップと、読み出しステップの処理でメモリ
から読み出された複数の映像信号に所定の演算を施し
て、所定の位置に対応する映像信号を補間する補間ステ
ップと、入力された映像信号のフォーマットに対応し
て、読み出しステップの処理および補間ステップの処理
の動作周波数および動作回数を制御する制御ステップと
を含むことを特徴とする。
【００１３】本発明の画像処理装置および方法、並びに
記録媒体のプログラムにおいて、入力された映像信号が
メモリに記録され、メモリに記録された映像信号が所定
の数毎に同時に読み出される。また、メモリから読み出
された複数の映像信号に所定の演算が施されて、所定の
位置に対応する映像信号が補間される。なお、入力され
た映像信号のフォーマットに対応して、読み出しの処理
および補間の処理の動作周波数および動作回数が制御さ
れる。
【００１４】
【発明の実施の形態】本発明を適用した画像合成装置に
ついて、図１を参照して説明する。図１は、画像合成装
置の構成例を示すブロック図である。この画像合成装置
は、例えば、テレビジョン放送番組の制作時などに用い
るものであり、変形、移動等のディジタル画像処理を施
したビデオ入力Ａの映像と、ビデオ入力Ｂの映像とを合
成して出力する。
【００１５】画像合成装置は、ユーザの操作を検知して
対応する操作信号を制御回路２に出力するレバーアーム
１、ドライブ５を制御して磁気ディスク６（フロッピデ
ィスクを含む）、光ディスク７（CD-ROM(Compact Disc-
Read Only Memory)、DVD(Digital Versatile Disc)を含
む）、光磁気ディスク８（ＭＤ(Mini Disc)を含む）、
または半導体メモリ９に記憶されている制御用プログラ
ムを読み出させ、読み出させた制御用プログラム、レバ
ーアーム１からの操作信号等に基づいて画像合成装置の
全体を制御する制御回路２、ビデオ入力Ａに対してデジ
タル画像処理を施して合成回路４に出力するDME３、お
よび、ビデオ入力Ｂの映像にデジタル画像処理が施され
たビデオ入力Ａの映像を重畳して後段に出力する合成回
路４から構成される。
【００１６】次に、画像合成装置の動作について説明す
る。ビデオ入力Ａの映像は、レバーアーム１に対するユ
ーザの操作に対応するデジタル画像処理がDME３によっ
て施され、合成回路４によってビデオ入力Ｂの映像に重
畳されて出力される。
【００１７】図２は、DME３の構成例を示している。DME
３に入力されるビデオ入力Ａは、４：２：２：４（Ｙ／
Ｕ／Ｖ／Ｋ）のＨＤフォーマット（例えば、１０８０ｉ
×１９２０）の映像信号（３０ビット幅）、すなわち、
１０ビット幅の輝度信号Ｙ、それぞれ５ビット幅の色差
信号Ｕ，Ｖ、および１０ビット幅のキー信号Ｋから構成
される映像信号を想定している。なお、ビデオ入力Ａと
しては、ＨＤ(High Definition)フォーマットの映像信
号の他、ＳＤ(Standerd Definition)フォーマットの映
像信号（例えば、４８０ｉ×７２０）や、他のフォーマ
ットの映像信号を入力することが可能である。
【００１８】なお、図２においては、輝度信号Ｙを信号
Ｙと表示し、それぞれ５ビット幅の色差信号Ｕ，Ｖを統
合して１０ビット幅のＣ信号と表示し、キー信号ＫをＫ
信号と表示している。
【００１９】DME３のホリゾンタルデフォーカスフィル
タ（以下、HDFF(Horizontal DefocusFilter)と記述す
る）１１は、水平走査の順序で入力される輝度信号Ｙに
１次元ローパスフィルタ処理を施すＨフィルタ１２、水
平走査の順序で入力されるキー信号Ｋに１次元ローパス
フィルタ処理を施すＨフィルタ１３、および、水平走査
の順序で入力される色差信号Ｕ，Ｖをそれぞれ補間した
後（詳細は図３乃至図６を参照して後述する）、１次元
ローパスフィルタ処理を施すＨフィルタ１４によって構
成される。したがって、HDFF１１の後段のスキャンコン
バータ１５には、４：４：４：４の映像信号（４０ビッ
ト幅）が供給される。
【００２０】スキャンコンバータ１５は、HDFF１１から
水平走査の順序で入力される映像信号を保持し、保持し
た映像信号を垂直方向に走査して、すなわち、走査方向
を水平方向から垂直方向に変換して、バーティカルデフ
ォーカスフィルタ（以下、VDFF(Vertical Defocus Filt
er)と記述する）１６に出力する。
【００２１】また、スキャンコンバータ１５は、VDFF１
６から垂直走査の順序で戻される映像信号（４０ビット
幅）のうちの色差信号Ｕ，Ｖのビット幅を削減してバッ
ファ２０に出力する。
【００２２】さらに、スキャンコンバータ１５は、VDFF
１６から戻される映像信号がＳＤフォーマットである場
合、そのフィールド画像をフレーム画像に変換、補間し
てバッファ２０に出力する。なお、VDFF１６から入力さ
れる映像信号がＨＤフォーマットである場合、フィール
ド画像の状態でバッファ２０に出力する。
【００２３】VDFF１６は、垂直走査の順序で入力される
輝度信号Ｙに１次元ローパスフィルタ処理を施すＶフィ
ルタ１７、垂直走査の順序で入力されるキー信号Ｋに１
次元ローパスフィルタ処理を施すＶフィルタ１８、およ
び、垂直走査の順序で入力される色差信号Ｕ，Ｖに１次
元ローパスフィルタ処理を施すＶフィルタ１９から構成
される。VDFF１６は、垂直方向の１次元ローパスフィル
タ処理を施した４：４：４：４の映像信号（４０ビット
幅）をスキャンコンバータ１５に戻す。
【００２４】バッファ２０は、ZBT SRAM(Zero Bus Turn
around Static Random Access Memory)より成り、スキ
ャンコンバータ１５から供給される映像信号を、アドレ
スジェネレータ２１から供給されるライトアドレス(wri
te adrs)に従って書き込み、また、アドレスジェネレー
タ２１から供給されるリードアドレス(read adrs)に従
って４画素単位で読み出し、補間回路２２に出力する。
【００２５】補間回路２２は、バッファ２０から４画素
単位で入力される映像信号を用い、当該４画素の内側の
所定の位置に対応する映像信号を補間して合成回路４に
出力する。
【００２６】なお、アドレスジェネレータ１５および補
間回路２２は、FPGA(Field Programmable Gate Array)
によって構成するようにしてもよい。
【００２７】次に、HDFF１１に入力される４：２：２：
４の映像信号のうちの色差信号Ｕ，ＶをＨフィルタ１４
によってそれぞれ補間し、４：４：４：４の映像信号に
変換する処理について、図３乃至図６を参照して説明す
る。なお、以下の説明においては、キー信号Ｋに関する
表記を省略して、４：２：２（Ｙ／Ｕ／Ｖ）の映像信
号、または４：４：４の映像信号とも記述する。
【００２８】図３は、色差信号Ｕ，Ｖを補間する処理の
概念を示している。
【００２９】図３（Ａ）は、水平走査の順序でHDFF１１
に入力される映像信号を示している。すなわち、HDFF１
１には、ある画素（第０番の画素）に対応する輝度信号
Ｙ0と、第０番の画素に対応する色差信号Ｕ0が同時に入
力される。次のクロックにおいて、第０番の右隣に位置
する第０．５番の画素に対応する輝度信号Ｙ0.5と、第
０番の画素に対応する色差信号Ｖ0が同時に入力され
る。次のクロックにおいて、第０．５番の右隣に位置す
る第１番の画素に対応する輝度信号Ｙ1と、第１番の画
素に対応する色差信号Ｕ1が同時に入力される。以下同
様に、第Ｎ番の画素に対応する輝度信号ＹNと、第Ｎ番
の画素に対応する色差信号ＵNが同時に入力され、次の
クロックにおいて、第Ｎ番の右隣に位置する第（Ｎ＋
０．５）番の画素に対応する輝度信号ＹN+0.5と、第Ｎ
番の画素に対応する色差信号ＶNが同時に入力される。
【００３０】図３（Ａ）に示したように、第Ｎ番の画素
に対応する輝度信号ＹNと色差信号ＵN，ＶNが同時に入
力されることはなく、また、第（Ｎ＋０．５）番の画素
に対応する色差信号ＵN+0.5，ＶN+0.5は存在しない。そ
こで、輝度信号ＹNと色差信号ＵN，ＶNとの入力タイミ
ングを揃え、かつ、輝度信号と色差信号の空間周波数を
統一するために第（Ｎ＋０．５）番の画素に対応する色
差信号ＵN+0.5，ＶN+0 .5を補間する。
【００３１】第（Ｎ＋０．５）番の画素に対応する色差
信号ＵN+0.5を補間する場合、図３（Ｂ）に示すよう
に、左右に隣接する画素の色差信号、すなわち、第（Ｎ
−１）番の画素に対応する色差信号ＵN-1、第Ｎ番の画
素に対応する色差信号ＵN、第（Ｎ＋１）番の画素に対
応する色差信号ＵN+1、および第（Ｎ＋２）番の画素に
対応する色差信号ＵN+2を用いて補間する。
【００３２】同様に、第（Ｎ＋０．５）番の画素に対応
する色差信号ＶN+0.5を補間する場合、図３（Ｃ）に示
すように、左右に隣接する画素の色差信号、すなわち、
第（Ｎ−１）番の画素に対応する色差信号ＶN-1、第Ｎ
番の画素に対応する色差信号ＶN、第（Ｎ＋１）番の画
素に対応する色差信号ＶN+1、および第（Ｎ＋２）番の
画素に対応する色差信号ＶN+2を用いて補間する。
【００３３】次に、図４は、Ｈフィルタ１４の色差信号
Ｕ，Ｖを補間する処理に関わる部分の構成例を示してい
る。
【００３４】セレクタ３１は、全段から順次入力される
色差信号Ｕ，Ｖをクロックに同期して遅延回路（Ｄ）３
２および４点補間回路４０に出力する。遅延回路３２乃
至３７，４２は、前段から入力される色差信号を１クロ
ック周期だけ遅延して出力する。また、遅延回路３３，
３５，３７は、１クロック周期だけ遅延した色差信号を
４点補間回路４０にも出力する。
【００３５】セレクタ３９は、Ｄフリップフロップ４１
からの制御信号Ｓが０である場合、自己のＤＡ端子に入
力される遅延回路３８の出力をＱＡ端子から遅延回路４
２に出力し、かつ、自己のＤＢ端子に入力される４点補
間回路４０の出力をＱＢ端子から出力する。反対に、Ｄ
フリップフロップ４１からの制御信号Ｓが１である場
合、自己のＤＡ端子に入力される遅延回路３８の出力を
ＱＢ端子から出力し、かつ、自己のＤＢ端子に入力され
る４点補間回路４０の出力をＱＡ端子から遅延回路４２
に出力する。なお、セレクタ３９からは、図３（Ｄ）に
示すように、色差信号ＵNと色差信号ＶN-0.5が同時に出
力される。
【００３６】４点補間回路４０は、次式を用いて４クロ
ック周期を要するパイプライン処理によって色差信号を
補間する。 補間される色差信号の値＝（ｔ0＊Ｃ0＋ｔ1＊Ｃ1＋ｔ2
＊Ｃ2＋ｔ3＊Ｃ3）／（Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3）
【００３７】ここで、ｔ0とは、遅延回路３７から入力
される第（Ｎ−１）番の画素に対応する色差信号ＵN-1
（またはＶN-1）の値であり、ｔ1とは、遅延回路３５か
ら入力される第Ｎ番の画素に対応する色差信号ＵN（ま
たはＶN）の値であり、ｔ2とは、遅延回路３３から入力
される第（Ｎ＋１）番の画素に対応する色差信号ＵN+ 1
（またはＶN+1）の値であり、ｔ3とは、セレクタ３１か
ら入力される第（Ｎ＋２）番の画素に対応する色差信号
ＵN+2（またはＶN+2）の値である。ここで、補間係数Ｃ
0乃至Ｃ4は、それぞれ、−１６３，１１８７，１１８
７，−１６３とする。
【００３８】Ｄフリップフロップ４１は、クロック毎に
制御信号Ｓとして０と１を交互にセレクタ３９に出力す
る。
【００３９】図５は、４点補間回路４０の構成例を示し
ている。４点補間回路４０は、乗算器５１乃至５４、お
よび加算器５５乃至５７より構成される。
【００４０】乗算器５１は、セレクタ３１から入力され
る第（Ｎ−１）番の画素に対応する色差信号ＵN-1（ま
たはＶN-1）の値ｔ0に補間係数Ｃ0を乗算した乗算値ｔ0
＊Ｃ0を加算器５５に出力する。乗算器５２は、遅延回
路３３から入力される第Ｎ番の画素に対応する色差信号
ＵN（またはＶN）の値ｔ1に補間係数Ｃ1を乗算した乗算
値ｔ1＊Ｃ1を加算器５５に出力する。乗算器５３は、遅
延回路３５から入力される第（Ｎ＋１）番の画素に対応
する色差信号ＵN+1（またはＶN+1）の値ｔ2に補間係数
Ｃ2を乗算した乗算値ｔ2＊Ｃ2を算器５６に出力する。
乗算器５４は、遅延回路３７から入力される第（Ｎ＋
２）番の画素に対応する色差信号ＵN+2（またはＶN+2）
の値ｔ3に補間係数Ｃ3を乗算した乗算値ｔ3＊Ｃ3を算器
５６に出力する。
【００４１】加算器５５は、乗算器５１からの乗算値ｔ
0＊Ｃ0と、乗算器５２からの乗算値ｔ1＊Ｃ1を加算し、
加算値ｔ0＊Ｃ0＋ｔ1＊Ｃ1を加算器５７に出力する。加
算器５６は、乗算器５３からの乗算値ｔ2＊Ｃ2と、乗算
器５４からの乗算値ｔ3＊Ｃ3を加算し、加算値ｔ2＊Ｃ2
＋ｔ3＊Ｃ3を加算器５７に出力する。加算器５７は、加
算器５５からの加算値ｔ0＊Ｃ0＋ｔ1＊Ｃ1と、加算器５
６からの加算値ｔ2＊Ｃ2＋ｔ3＊Ｃ3を加算し、補間係数
Ｃ0乃至Ｃ3の総和値で除算し、第（Ｎ＋０．５）番の画
素に対応する色差信号ＵN+0.5（またはＶN+0.5）の値と
して出力する。
【００４２】次に、色差信号Ｕ，Ｖを補間する処理に関
わる当該機能ブロックの動作について説明する。
【００４３】例えば図４に示すように、クロックタイミ
ングｔ０において、セレクタ３１、遅延回路３２乃至遅
延回路３８が、それぞれ、色差信号Ｖ4，Ｕ4，Ｖ3，
Ｕ3，Ｖ 2，Ｕ2，Ｖ1，Ｕ1を後段に出力した場合、その
後の４クロック周期を要して４点補間回路４０により、
色差信号Ｖ2.5が補間される。従って、クロックタイミ
ングｔ４において、セレクタ３９のＤＡ端子には遅延回
路３８から色差信号Ｕ3が入力され、ＤＢ端子には４点
補間回路４０で補間された色差信号Ｖ2.5が入力され
る。
【００４４】このとき、セレクタ３９は、Ｄフリップフ
ロップ４１からの制御信号Ｓ＝０に対応して、ＤＡ端子
に入力された色差信号Ｕ3をＱＡ端子から遅延回路４２
に出力し、ＤＢ端子に入力された補間された色差信号Ｖ
2.5をＱＢ端子から出力する。なお、それと同期して遅
延回路４２からは、１クロック前に補間されて遅延され
ていた色差信号Ｕ2.5が出力される。したがって、Ｈフ
ィルタ１４からは、図３（Ｅ）に示すように、第（Ｎ＋
０．５）番の画素に対応する色差信号ＵN+0.5と色差信
号ＶN+0.5が同時に出力されることになる。
【００４５】以上のように、HDFF１１においては、４：
２：２の映像信号の高周波成分を除去し、かつ、色差信
号を補間して４：４：４の映像信号に変換するので、各
画素に対し、輝度信号Ｙと色差信号Ｕ，Ｖを同じ空間周
波数で扱うことが可能となる。これにより、例えば、映
像の色操作に関する処理として、色付きスポットライト
処理や色変化付きトレイル処理等を施すことが可能とな
る。
【００４６】次に、図６は、HDFF１１から水平走査の順
序で入力される４：４：４の映像信号の走査方向を水平
方向から垂直方向に変換するスキャンコンバータ１５の
構成例を示している。スキャンコンバータ１５は、FPGA
などよりなるスキャンコンバートＩＣ６１、およびSRAM
(Synchronous Dynamic Random Access Memory)６４−
１，６４−２から構成される。
【００４７】スキャンコンバートＩＣ６１のＶスキャン
ジェネレータ６２は、外部から供給されるREF信号が示
す水平走査タイミングに基づき、対応する垂直走査タイ
ミングを示す信号を発生してSDRAMコントローラ６３お
よびSRAMコントローラ６６に出力する。
【００４８】SDRAMコントローラ６３は、HDFF１１から
入力される４：４：４：４の映像信号をフィールド単位
で切り替えてSDRAM６４−１，６４−２に記録する。SDR
AMコントローラ６３はまた、SDRAM６４−１，６４−２
に記録した映像信号を所定順序（後述）で読み出してSR
AM(Static Random Access Memory)６５に出力する。
【００４９】SRAM６５は、１ブロック当たりの容量が２
ビット＊２０４８であり、２０ブロックからなるメモリ
が４個用いられており、SRAMコントローラ６６の制御に
基づき、SDRAMコントローラ６３から入力される映像信
号をキャッシュしてVDFF１６に出力する。
【００５０】コンバータ６７は、VDFF１６から垂直走査
の順序で入力される映像信号のうちの色差信号Ｕ，Ｖの
情報量を、それぞれ１０ビット幅から８ビット幅に削減
する（詳細については図１８を参照して後述する）。コ
ンバータ６７はまた、VDFF１６から入力される映像信号
がＳＤフォーマットである場合、そのフィールド画像を
フレーム画像に変換する（詳細については図４７を参照
して後述する）。
【００５１】図７は、フィールド単位で走査方向を垂直
に変換する処理の大まかな時間推移を示している。な
お、同図以降において、バッファ(buffer)ＡはSDRAM６
４−１，６４−２のうちの一方に対応し、バッファＢは
他方に対応するものとする。
【００５２】図８は、フィールド単位で記録した映像信
号を垂直走査の順序でバースト(burst)転送するSDRAM６
４−１，６４−２と、バースト転送された映像信号をキ
ャッシュするSRAM６５との関係を模式的に示している。
すなわち、SRAM６５は、SDRAM６４−１，６４−２に記
録されている映像信号を垂直方向に走査しながらキャタ
ピラのように画像の左から右に水平方向に移動するかの
ように動作して、映像信号をキャッシュする。なお、水
平走査の順序でSDRAM６４−１，６４−２に入力される
単位時間当たりの転送量と、垂直走査の順序でSRAM６５
に出力される単位時間当たりの転送量が等しければ、系
は安定した動作を保障される。すなわち、SDRAM６４−
１，６４−２において、読み出しアドレスが書き込みア
ドレスを追い越すような事態は発生しない。
【００５３】なお、SDRAM６４−１，６４−２（以下、S
DRAM６４−１，６４−２を個々に区別する必要がない場
合、単にSDRAM６４と記述する）は、SDRAMの特性とし
て、複数（例えば、２種類）のバンク(bank)に対して適
正な幅のバースト転送(auto pre-charge ４word burst)
を交互に実施すると、連続のアクセス(read or write)
が保障されている。図９は、そのような特性を利用した
２種類のバンクに対する交互バーストでの連続アクセス
(write burst)のタイミングの一例を示している。
【００５４】具体的には、図１０に示すように、SDRAM
６４に対して水平走査の順序で書き込まれる映像信号
は、８ワード単位で、すなわち、各バンクに対して４ワ
ードずつバースト転送される。また、図１１に示すよう
に、SDRAM６４から垂直走査の順序で読み出される映像
信号も、８ワード単位で、すなわち、各バンクから４ワ
ードずつバースト転送される。
【００５５】ここで、１ワードは、１個の画素に対応す
る輝度信号Ｙ（１０ビット）、色差信号Ｕ，Ｖ（各１０
ビット）、およびキー信号Ｋ（１０ビット）を示す４０
ビットの情報量を示している。
【００５６】このように、８ワード単位（図１１におけ
る矩形領域２個分）でSRAM６５にバースト転送してキャ
ッシュした映像信号を、４回の垂直走査に相当する時間
だけ遅延させて、SRAM６５から読み出すようにすれば、
SRAM６５を最小の容量（図１１の矩形領域２個分、１フ
ィールドの０．４％に相当する容量）とすることができ
る。
【００５７】図１２は、SDRAM６４に対する、ＨＤフォ
ーマット（１０８０ｉ×１９２０）の映像信号の２バン
ク４ワードバーストにおけるアドレスの２次元割り当て
の一例を示している。
【００５８】同図に示すように、書き込み時において
は、水平走査に合わせたアドレスに書き込まれるように
バースト先頭アドレスが制御される。この場合、読み出
し時には、バーストサイズ幅のバンドとしてアクセスさ
れる。
【００５９】SDRAM６４に対する書き込みアドレスの生
成は、以下の条件を満たす図１３に示すような、上位カ
ウンタ(ROW)および下位カウンタ(COLUMN)から成るカウ
ンタ機構による。
【００６０】（１） カウントアップは４ワードバース
トを２回に１回で出力するステートマシンによる。後発
側のバンクアクセス中に次回のカウントが行われる。 （２） カウンタのリロードおよび２Ｋアップ(reload
and 2K up)は、0x3c0で実施。下位0x3c0回のカウント毎
にリロードデータには１ｋがプラスされる。 （３） 上位カウンタの値が５４０に達したとき、１フ
ィールドが終了される。
【００６１】図１４は、SDRAM６４からの連続読み出し
の順序を示している。同図に示すように、４ワードバー
スト２バンクピンポン(4word burst 2bank pingpong)ア
クセスを利用して、SRAM６５への書き込み領域を、図１
１における矩形領域（４ワード）が５４０個より成る短
冊単位(rect(n):n=1,2,・・・,1df)で、かつ、連続して行
わなければならない。
【００６２】SDRAM６４からの読み出しアドレスの生成
は、以下の条件を満たす図１５に示すような、上位カウ
ンタ(ROW)および下位カウンタ(COLUMN)から成るカウン
タ機構による。
【００６３】（１） 下位カウンタは毎回リロードされ
る。リロード値は上位カウンタの値が５４０に達したと
き、４ワードカウントアップされる。 （２） 下位カウンタの値が0x3c0となり、且つ、上位
カウンタの値が５４０に達したとき終了される。 （３） 上位カウンタのリロードおよび２Ｋアップは、
４ワードバーストピンポン毎に実施される。 （４） 上位カウントが５４０に達したとき、１つの短
冊単位（４ワード＊５４０ライン）のリロードが終了さ
れる。
【００６４】SDRAM６４から短冊単位で読み出された映
像信号は、SRAM６５にキャッシュされた後にアクセスさ
れる。しかしながら、アクセスの順序は一定であり、完
全同期であるので、汎用キャッシュのようなアソシエイ
ティブ(associative)構造ではなく、完全同期予測制御
となる。
【００６５】図１６は、SRAM６５を構成する４個のメモ
リ（２ビット＊２０４８＊２０ブロック）を、それぞれ
幅４０ビット（１ワード）＊２０４８のリングとして用
いる概念を示している。実際には、図１７（Ａ）に示す
ように、図１６に示したリングを４本重ねて、幅１６０
ビット（４ワード）＊２０４８のキャタピラ（図８
（Ｂ））を構成して用いる。
【００６６】具体的には、図１５に示した順序でSDRAM
６４から読み出した矩形領域（４ワード）を、図１７
（Ｂ）に示すように、１ワードずつリング０乃至３に順
に書き込み、３垂直走査分だけ遅延し、図１７（Ｃ）に
示すようにリングの円周方向に読み出す。
【００６７】以上のような動作により、リアルタイムで
映像信号の走査方向を水平方向から垂直方向に変換し、
後段のVDFF１６に出力することが可能となる。
【００６８】VDFF１６に入力された映像信号は、上述し
たように、垂直方向の１次元ローパスフィルタ処理が施
されて、再びスキャンコンバータ１５に入力されてコン
バータ６７に供給される。
【００６９】次に、後段の３６ビット幅のZBT SRAMが８
個用いられているバッファ２０に適合させることを目的
として、VDFF１６から垂直走査の順序で入力される４：
４：４：４の４０ビット幅の映像信号を３６ビット幅の
映像信号に変換するコンバータ６７の処理について説明
する。
【００７０】コンバータ６７は、図１８に示すように、
VDFF１６から垂直走査の順序で入力される４：４：４：
４の４０ビット幅の映像信号（１０ビットの輝度信号
Ｙ、１０ビットの色差信号Ｕ、１０ビットの色差信号
Ｖ、および１０ビットのキー信号Ｋ）のうち、最終的に
空間周波数特性を１／２に戻してしまう色差信号Ｕ，Ｖ
の値を、例えば、切り捨て演算や四捨五入演算等によ
り、それぞれ８ビットに削減して映像信号（Ｙ／Ｕ／Ｖ
／Ｋ）を３６ビット幅に変換し、後段のバッファ２０に
出力する。
【００７１】なお、色差信号Ｕ，Ｖのビット幅の削減
は、上述したように、それぞれを８ビット幅とすること
に限定するものではなく、例えば、色差信号Ｕを９ビッ
トに削減し、且つ、色差信号Ｖを７ビットに削減するな
ど、その削減幅を適宜変更するようにしてもよい。
【００７２】以上説明したように、コンバータ６７にお
いては、映像信号のうちの輝度信号Ｙと、ディジタルビ
デオエフェクトにおいて重要なキー信号Ｋの情報量を損
なうことなく（ビット幅を減少させることなく）、映像
信号（Ｙ／Ｕ／Ｖ／Ｋ）のビット幅を後段のバッファ２
０（３６ビット幅のZBT SRAM）に適合させることが可能
となる。
【００７３】次に、図１９は、バッファ２０の詳細な構
成例を示している。バッファ２０は、同時読み出しが可
能な４個のユニットＵ０，Ｕ１，Ｌ０，Ｌ１から成る。
ユニットＵ０の構成例を図２０に示す。ユニットＵ０
は、SRAM７３−Ｕ０−Ａより成るＡバッファと、SRAM７
３−Ｕ０−Ｂより成るＢバッファとでダブルバッファ構
成とされている。これにより、ユニットＵ０は、２次元
読み出しと同時書き込みが実現されている。同様に、ユ
ニットＵ０乃至Ｌ１のそれぞれもダブルバッファ構成と
されており、２次元読み出しと同時書き込みが実現され
ている。なお、SRAM７３−Ｕ０−Ａ乃至７３−Ｌ１−Ｂ
を個々に区別する必要がない場合、単にSRAM７３と記述
する。
【００７４】図２１は、スキャンコンバータ１５から入
力される映像信号のユニットＵ０乃至Ｌ１に対する割り
付けを示している。すなわち、スキャンコンバータ１５
が出力するEVENフィールドの映像信号をバッファ２０に
書き込む際には、同図（Ａ）に示すように、第ｍ(m=0,
2,4,・・・)番目の水平走査線上の隣接する２画素と、その
真下の第ｍ＋２番目の水平走査線上の隣接する２画素か
ら成る４画素を、それぞれ異なるユニットＵ０乃至Ｌ１
のＡバッファに書き込むようにする。また、スキャンコ
ンバータ１５が出力するODDフィールドの映像信号をバ
ッファ２０に書き込む際には、同図（Ｂ）に示すよう
に、第ｍ＋１(m=0,2,4,・・・)番目の水平走査線上の隣接
する２画素と、その真下の第ｍ＋３番目の水平走査線上
の隣接する２画素から成る４画素を、それぞれ異なるユ
ニットＵ０乃至Ｌ１のＢバッファに書き込むようにす
る。
【００７５】このように上下左右に隣接する４画素をそ
れぞれ異なるユニットＵ０乃至Ｌ１に書き込むことによ
って、それらを同時に読み出すことができるので、４画
素の映像信号を用いて当該４画素の中心に位置する画素
を補間する処理を効率的に実行することができる。
【００７６】次に、バッファ２０の有効アクセス領域(a
ccess area)において、映像信号を書き込んだデータ領
域(real image area)の周囲に設定する領域外データバ
ンド（ブラックエリア）について、図２２乃至図２８を
参照して説明する。
【００７７】図２２は、バッファ２０に設定されるリー
ドアドレス（リニアアドレスとも記述する）の座標系を
示しており、図２３は、図２２のデータ領域(real imag
e area)にEVENフィールドの映像信号が書き込まれてい
る状態を示している。
【００７８】一般に、バッファ２０に書き込まれた映像
信号が読み出される場合、DME３においてデジタルエフ
ェクトが施された映像信号がディスプレイに表示される
ときのディスプレイ上のアドレス（以下、スクリーンア
ドレスと記述する）に基づいて、バッファ２０のリード
アドレスが決定される。ただし、スクリーンアドレスと
リードアドレスとの関係の詳細については、図２９を参
照して後述する。
【００７９】リードアドレス[X,Y]が、図２４に「×」
印で示す位置に決定された場合、リードアドレス[X,Y]
の位置の上下左右の４画素の映像信号が読み出されて補
間回路２２に供給されて、リードアドレス[X,Y]に対応
する画素の映像信号が補間される（ただし、４画素を用
いる補間処理はＨＤフォーマットの映像信号に対してで
あり、ＳＤフォーマットの映像信号には１６画素を用い
る補間処理が適用される）。
【００８０】ところで、図２５に「×」印で示すような
位置がリードアドレス[X,Y]とされた場合、その上下左
右には４個の画素が存在しないので、４画素を用いる通
常の補間処理とは異なる処理が必要となる。したがっ
て、リードアドレス[X,Y]が与えられたとき、当該リー
ドアドレス[X,Y]は通常の補間処理が適用できるか否か
を判定する必要があり、その判定を行う専用の回路など
が必要となる。そこで、そのような判定用の回路などを
省くことを目的として、画像バッファ２０に領域外デー
タバンドを設定する。
【００８１】具体的には、図２６および図２７に示すよ
うに、バッファ２０の有効アクセス領域(access area)
において、映像信号を書き込こむデータ領域(real imag
e area)の上下左右それぞれに２画素分のダミーの映像
信号を書き込むことにより、領域外データバンド（ブラ
ックエリア）を設定する。なお、図２７は、図２６のデ
ータ領域(real image area)にEVENフィールドの映像信
号が書き込まれ、その周囲に領域外データバンドが設定
されている状態を示している。
【００８２】ここで、バッファ２０に、映像信号を書き
込こむデータ領域と領域外データバンドを設定すること
が記憶容量的に可能であることを示す。
【００８３】バッファ２０には、図１９に示したように
８個のSRAM７３−Ｕ０−Ａ乃至７３−Ｌ１−Ｂが設けら
れており、そのうちの４個でフィールド画像の映像信号
を格納するようになされているが、SRAM７３の１個の有
効アクセス領域は、２５６ｋワード＝２５６＊１０２４
ワード＝２６２１４４ワードである。そこに書き込むデ
ータ領域および領域外データバンドは、フィールド画像
の映像信号（５４０×１９２０）と上下左右それぞれに
２画素分のダミーの映像信号との１／４であるので、必
要な容量は５４４＊１９２４／４＝２６１６６４ワード
であり、SRAM７３の１個の有効アクセス領域に完全に格
納される。よって、バッファ２０には、領域外データバ
ンドを設定することが記憶容量的に可能である。
【００８４】このように、バッファ２０の有効アクセス
領域にデータ領域および領域外データバンドを設定する
ことにより、例えば図２８に「×」印で示すような位置
がリードアドレス[X,Y]とされた場合においても、その
上下左右には４画素が存在するので、４画素を用いる通
常の補間処理を適用することが可能となる。したがっ
て、リードアドレス[X,Y]が与えられたときに、当該リ
ードアドレス[X,Y]に対して通常の補間処理が適用でき
るか否かを判定する必要がなくなり、当該判定を行うた
めの専用の回路などを省くことが可能となる。
【００８５】なお、このとき発生可能なリードアドレス
[X,Y]としては、 −９６０．５＜Ｘ＜９６０．５ −５４０．５＜Ｙ＜５４０．５ である。
【００８６】次に、バッファ２０にリードアドレスを供
給するアドレスジェネレータ２１について説明するが、
その前に、スクリーンアドレスとリードアドレスとの関
係の詳細について、図２９を参照して説明する。図２９
（Ａ）は、バッファ２０に設定されるリードアドレス(X
m,Ym,T)（上述したリードアドレス[X,Y]と同等のもの）
の座標系を示している。リードアドレスの座標系におい
ては原点を画像の中心に設けている。なお、Ｔは映像に
対してライティング(lighting)を付加するときに指定す
るライティング変調軸（Ｔ軸）を示している。図２９
（Ｂ）は、スクリーンアドレス(H,V)の座標系を示して
いる。スクリーンアドレスの座標系においては原点を画
像に左上に設けている。リードアドレスの座標系の点ａ
乃至ｄは、それぞれスクリーンアドレスの座標系の点
ａ’乃至ｄ’に対応している。
【００８７】リードアドレス(Xm,Ym,T)を３行３列の変
換行列Ａを用いて変換したものがスクリーンアドレス
(H,V)であるので、逆に、順次走査するスクリーンアド
レス(H,V)に変換行列Ａの逆行列Ａ-1を乗算すれば、リ
ードアドレス(Xm,Ym,T)を算出することができる。
【００８８】具体的には、次式に示すようにリードアド
レス(Xm,Ym,T)を算出する。
【数１】 なお、エフェクトパラメータａ11乃至ａ33は、次式に示
すように逆行列Ａ-1の要素である。
【数２】 また、ライティング変調軸Ｔの回転係数ｐ，ｑは、ｐ＝
cosθ、ｑ＝sinθである。
【００８９】このように、リードアドレス(Xm,Ym,T)
は、スクリーンアドレス(H,V)をパラメータとする関数
値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を用いて演算され
る。
【００９０】ところで、リードアドレスは、順次走査す
るスクリーンアドレスの画素毎（クロック毎）に算出さ
れることになるが、スクリーンアドレスの全ての画素に
ついて関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を演算
し、リードアドレスを算出していたのでは、その演算量
は膨大なものとなり、演算専用の回路が必要となる。
【００９１】そこで、図３０に示すように、スクリーン
アドレスの４端点、すなわち左上点(0,0)、左下点(0,53
9)、右上点(1919,0)、および右下点(1919,539)、につい
て、予め関数値X(0,0)，Y(0,0)，T(0,0)，Z(0,0)，X(0,
539)，Y(0,539)，T(0,539)，Z(0,539)，X(1919,0)，Y(1
919,0)，T(1919,0)，Z(1919,0)，X(1919,539)，Y(1919,
539)，T(1919,539)，Z(1919,539)（以下、関数値X(0,0)
乃至Z(1919,539)と記述する）を演算するようにし、ス
クリーンアドレスの他の画素についての関数値X(H,V)，
Y(H,V)，T(H,V)，Z(H,V)は、当該４端点について演算し
た関数値X(0,0)乃至Z(1919,539)を用いて補間し、対応
するリードアドレスを算出するようにする。
【００９２】このようにスクリーンアドレスの４端点に
対応する関数値X(0,0)乃至Z(1919,539)を用いて、他の
画素についての関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)
を補間する処理を、以下、スーパインタポレーション(S
uper Interpolation)と称し、特に、左上点(0,0)と左下
点(0,539)の垂直方向の補間処理、または右上点(1919,
0)と右下点(1919,539)の垂直方向の補間処理をスーパイ
ンタポレーション（Ｖ）と称し、スーパインタポレーシ
ョン（Ｖ）の結果などの水平走査線上の左右両端点の関
数値を用いた水平方向の補間処理をスーパインタポレー
ション（Ｈ）と称する。
【００９３】次に、スーパインタポレーションの処理タ
イミングについて、図３１を参照して説明する。あるフ
ィールド画像についてスーパインタポレーションを施す
場合、スクリーンアドレスの４端点のそれぞれについ
て、当該フィールド画像の１フィールド前までに関数値
X(0,0)乃至Z(1919,539)を予め演算して所定のレジスタ
（後述）に保持する。そして、タイミング信号VMIXのEn
ableに同期して水平帰線期間(BLANK(H))の初期において
スーパインタポレーション（Ｖ）を実行し、タイミング
信号HMIXのEnableに同期してスクリーンアドレスを水平
走査する期間（ACTIVE AREA)において、クロック毎にス
ーパインタポレーション（Ｈ）を実行する。
【００９４】このように、スーパインタポレーション
（Ｈ）とスーパインタポレーション（Ｖ）は、実行タイ
ミングが異なる。
【００９５】図３２は、アドレスジェネレータ２１の構
成例を示している。レジスタ演算ブロック９１は、スク
リーンアドレスの４端点の関数値X(0,0)乃至Z(1919,53
9)を演算してスーパインタポレーションブロック９３に
供給する。ミキサ係数ブロック９２は、内蔵するレジス
タに予め保持されているミキサ係数をスーパインタポレ
ーションブロック９３に供給する。
【００９６】スーパインタポレーションブロック９３
は、レジスタ演算ブロック９１から供給されるスクリー
ンアドレスの４端点の関数値(0,0)乃至Z(1919,539)、お
よび、ミキサ係数ブロック９２から供給されるミキサ係
数を用いて、スーパインタポレーション（Ｈ）およびス
ーパインタポレーション（Ｖ）を実行し、得られるスク
リーンアドレス上の４端点以外の画素にそれぞれ対応す
る関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を補間してリ
ードアドレス演算ブロック９４に出力する。
【００９７】リードアドレス演算ブロック９４は、スー
パインタポレーションブロック９３から入力されるスク
リーンアドレスの全ての画素にそれぞれ対応する関数値
X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を用い、リードアドレ
スを生成してバッファ２０に出力する。
【００９８】図３３は、スーパインタポレーションブロ
ック９３の構成例を示している。スーパインタポレーシ
ョンブロック９３は、関数値X(H,V)を補間するブロッ
ク、関数値Y(H,V)を補間するブロック、関数値T(H,V)を
補間するブロック、および関数値Z(H,V)を補間するブロ
ックから構成される。
【００９９】関数値X(H,V)を補間するブロックのREG_V_
START_XLレジスタ１０１−Ｘは、レジスタ演算ブロック
９１から供給される左上点(0,0)についての関数値X(0,
0)を保持し、セレクタ１０７−ＸのＡ端子に出力する。
REG_V_START_XRレジスタ１０２−Ｘは、レジスタ演算ブ
ロック９１から供給される右上点(1919,0)についての関
数値X(1919,0)を保持し、セレクタ１０７−ＸのＢ端子
に出力する。FF_H_START_Xレジスタ１０３−Ｘは、セレ
クタ１１２−ＸのＡ端子を介して入力されるミキサ１１
１−Ｘの出力を保持し、セレクタ１０８−ＸのＢ端子に
出力する。FF_H_END_Xレジスタ１０４−Ｘは、セレクタ
１１２−ＸのＢ端子を介して入力されるミキサ１１１−
Ｘの出力を保持し、セレクタ１１０−ＸのＢ端子に出力
する。REG_V_END_XLレジスタ１０５−Ｘは、レジスタ演
算ブロック９１から供給される左下点(0,539)について
の関数値X(0,539)を保持し、セレクタ１０９−ＸのＢ端
子に出力する。REG_V_END_XRレジスタ１０６−Ｘは、レ
ジスタ演算ブロック９１から供給される右下点(1919,53
9)についての関数値X(1919,539)を保持し、セレクタ１
０９−ＸのＡ端子に出力する。
【０１００】セレクタ１０７−Ｘ乃至１１０−Ｘは、Ａ
端子またはＢ端子への入力を後段に出力する。セレクタ
１１２−Ｘは、ミキサ１１１−Ｘの出力をFF_H_START_X
レジスタ１０３−Ｘ、またはFF_H_END_Xレジスタ１０４
−Ｘに出力する。ミキサ１１１−Ｘは、Ａ端子に入力さ
れるセレクタ１０８−Ｘから出力をＡとし、Ｂ端子に入
力されるセレクタ１１０−Ｘから出力をＢとし、ミキサ
係数ブロック９２から供給されるミキサ係数をｋnとし
た場合、クロック毎に次式を用いて補間値Ｃを後段に出
力する。 補間値Ｃ＝Ａ・（１．０−ｋn）＋Ｂ・ｋn ただし、実際には乗算回数を１回減少させるために次式
が用いられる。 補間値Ｃ＝ｋn（Ｂ−Ａ）＋Ａ
【０１０１】なお、関数値Y(H,V)，T(H,V)，Z(H,V)のそ
れぞれを補間する各ブロックの構成は、関数値X(H,V)を
演算するブロックの構成と同様であるので、その説明は
省略する。ただし、REG_V_START_XLレジスタ１０１−Ｘ
乃至REG_V_END_ZRレジスタ１０６−Ｚと、それらに保持
させる関数値X(0,0)乃至Z(1919,539)との対応関係は、
図３４に示すとおりである。
【０１０２】図３５は、ミキサ係数ブロック９２に内蔵
されているレジスタと、そこに保持されているミキサ係
数との対応関係を示している。
【０１０３】次に、スーパインタポレーションブロック
９３の動作について説明する。なお、REG_V_START_XLレ
ジスタ１０１−Ｘ乃至REG_V_END_ZRレジスタ１０６−Ｚ
には、対応する関数値(0,0)乃至Z(1919,539)がレジスタ
演算ブロック９１から供給されているとする。
【０１０４】始めに、スクリーンアドレスの垂直成分Ｖ
が初期化されてＶ＝０とされ、タイミング信号VMIXのEn
ableに同期してスーパインタポレーション（Ｖ）が開始
される。まず、スクリーンアドレスの左端点(0,V)のス
ーパインタポレーション（Ｖ）を実行するために、ミキ
サ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および
出力先が、図３６に示すとおりとなるように、各ブロッ
クにおいてスイッチング等がなされる。
【０１０５】具体的には、例えば関数値X(H,V)を補間す
るブロックでは、図３７に示すように、セレクタ１０７
−Ｘ乃至１１０−Ｘ，１１２−Ｘがスイッチングされ
る。これにより、ミキサ１１１−ＸのＡ端子には、REG_
V_START_XLレジスタ１０１−Ｘに保持されている左上点
(0,0)についての関数値X(0,0)が入力され、Ｂ端子に
は、REG_V_END_XLレジスタ１０５−Ｘに保持されている
左下点(0,539)についての関数値X(0,539)が入力され
る。ミキサ１１１−Ｘにはさらに、ミキサ係数供給ブロ
ック９２からミキサ係数が供給される。ミキサ１１１−
Ｘは、スクリーンアドレスの左端点(0,V)についての関
数値X(0,V)を補間する。補間さえた関数値X(0,V)は、セ
レクタ１１２−Ｘを介してFF_H_START_Xレジスタ１０３
−Ｘにラッチされる。
【０１０６】なお、他のブロックにおいても同様の処理
がなされ、スクリーンアドレスの左端点(0,V)について
の関数値Y(0,V)、関数値T(0,V)、関数値Z(0,V)が、それ
ぞれ対応するFF_H_START_Xレジスタ１０３−Ｙ乃至１０
３−Ｚにラッチされる。
【０１０７】次に、スクリーンアドレスの右端点(1919,
V)のスーパインタポレーション（Ｖ）を実行するため
に、ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力
元および出力先が、図３８に示すとおりとなるように、
各ブロックにおいてスイッチング等がなされる。
【０１０８】具体的には、例えば関数値X(H,V)を補間す
るブロックでは、図３９に示すように、セレクタ１０７
−Ｘ乃至１１０−Ｘ，１１２−Ｘがスイッチングされ
る。これにより、ミキサ１１１−ＸのＡ端子には、REG_
V_START_XRレジスタ１０２−Ｘに保持されている右上点
(1919,539)についての関数値X(1919,539)が入力され、
Ｂ端子には、REG_V_END_XRレジスタ１０６−Ｘに保持さ
れている右下点(1919,539)についての関数値X(1919,53
9)が入力される。ミキサ１１１−Ｘにはさらに、ミキサ
係数供給ブロック９２からミキサ係数が供給される。ミ
キサ１１１−Ｘは、スクリーンアドレスの右端点(1919,
V)についての関数値X(1919,V)を補間する。補間された
関数値X(1919,V)は、セレクタ１１２−Ｘを介してFF_H_
END_X１０４−Ｘにラッチされる。
【０１０９】なお、他のブロックにおいても同様の処理
がなされ、スクリーンアドレスの右端点(1919,V)につい
ての関数値Y(1919,V)、関数値T(1919,V)、関数値Z(191
9,V)が、それぞれ対応するFF_H_END_Xレジスタ１０４−
Ｙ乃至１０４−Ｚにラッチされる。
【０１１０】ここまでの処理は、水平帰線期間において
実行される。
【０１１１】その後、タイミング信号HMIXのEnableに同
期し、スクリーンアドレスの水平成分Ｈが初期化されて
Ｈ＝０とされ、スーパインタポレーション（Ｈ）が開始
される。スーパインタポレーション（Ｈ）を実行するた
めに、ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入
力元および出力先が、図４０に示すとおりとなるよう
に、各ブロックにおいてスイッチング等がなされる。
【０１１２】具体的には、例えば関数値X(H,V)を補間す
るブロックでは、図４１に示すように、セレクタ１０８
−Ｘ，１１０−Ｘがスイッチングされる。これにより、
ミキサ１１１−ＸのＡ端子には、FF_H_START_Xレジスタ
１０３−Ｘに保持されている左端点(0,V)についての関
数値X(0,V)が入力され、Ｂ端子には、FF_H_END_Xレジス
タ１０４−Ｘに保持されている右端点(1919,V)について
の関数値X(1919,V)が入力される。ミキサ１１１−Ｘに
はさらに、クロック毎に、ミキサ係数供給ブロック９２
からミキサ係数が供給される。ミキサ１１１−Ｘは、ク
ロック毎に順次、左端点(0,V)から右端点(1919,V)につ
いての関数値X(H,V)を補間してリードアドレス演算ブロ
ック９４に供給する。
【０１１３】なお、他のブロックにおいても同様の処理
がなされ、クロック毎に左端点(0,V)から、順次、右端
点(1919,V)までについての関数値Y(H,V)、関数値T(H,
V)、関数値Z(H,V)が補間されてリードアドレス演算ブロ
ック９４に供給される。
【０１１４】スクリーンアドレスの水平成分Ｈが初期化
された後、ここまでの処理は、水平走査期間に実行され
る。
【０１１５】その後、垂直成分Ｖが１だけインクリメン
トされ、上述したスーパインタポレーション（Ｖ）以降
の処理が繰り返される。そして、垂直成分Ｖが５４０に
達した場合、処理中のフィールドに対するスーパインタ
ポレーションは終了されて、次のフィールドが処理の対
象とされる。
【０１１６】以上説明のように、水平帰線期間において
スーパインタポレーション（Ｖ）を実行し、水平走査期
間においてスーパインタポレーション（Ｈ）を実行する
ようにしたので、スーパインタポレーション（Ｖ）とス
ーパインタポレーション（Ｈ）を同一の回路（スーパイ
ンタポレーションブロック９３）を共用して実行するこ
とが可能となる。
【０１１７】次に、補間回路２２について図４２を参照
して説明する。補間回路２２は、バッファ２０にバッフ
ァリングされている映像信号がＨＤフォーマットである
場合、４画素の映像信号を用いる４点補間処理を動作周
波数７４．２５MHzで実行する。また、バッファ２０
に、ＳＤフォーマットの映像信号がフィールド・フレー
ム変換されてバッファリングされている場合、１６画素
の映像信号を用いる１６点補間処理を、動作周波数５４
MHz（ＳＤフォーマットの映像信号を処理する際の通常
の動作周波数１３．５MHzの４倍速）で実行する。
【０１１８】図４２は、補間回路２２の構成例を示して
いる。補間回路２２は、バッファ２０のユニットＵ０，
Ｌ０から同時に入力される垂直方向に隣接する２画素の
映像信号を比例分配して、当該２画素の間の位置に対応
する映像信号の補間値ＴＡを演算する垂直方向比例分配
回路１２１、バッファ２０のユニットＵ１，Ｌ１から同
時に入力される垂直方向に隣接する２画素の映像信号を
比例分配して、当該２画素の間の位置に対応する映像信
号の補間値ＴＢを演算する垂直方向比例分配回路１２
２、および、垂直方向比例分配回路１２１から入力され
る補間値ＴＡと垂直方向比例分配回路１２２から入力さ
れる補間値ＴＢを比例分配する水平方向比例分配回路１
２３から構成される。
【０１１９】図４３は、垂直方向比例分配回路１２１の
構成例を示している。垂直方向比例分配回路１２１に
は、バッファ２０のユニットＵ０，Ｌ０から同時に入力
される垂直方向に隣接する２画素の映像信号の他、およ
び、当該２画素の間の補間点の垂直方向の位置を示す４
ビットの位置情報ｒ、および、セレクタ１４３，１４４
を制御するsel信号が入力される。
【０１２０】ユニットＵ０からの映像信号は遅延回路
（Ｄ）１４１に入力され、ユニットＬ０からの映像信号
は遅延回路１４２に入力される。位置情報ｒは、遅延回
路１４８に入力される。sel信号は、遅延回路１５２に
入力される。
【０１２１】遅延回路（Ｄ）１４１は、ユニットＵ０か
らの映像信号を所定のクロック周期だけ遅延して、セレ
クタ１４３のａ端子およびセレクタ１４４のｂ端子に出
力する。遅延回路１４２は、ユニットＬ０からの映像信
号を所定のクロック周期だけ遅延して、セレクタ１４３
のｂ端子およびセレクタ１４４のａ端子に出力する。
【０１２２】セレクタ１４３は、遅延回路１５２から入
力されるsel信号に基づき、ａ端子に入力されるユニッ
トＵ０からの映像信号、またはｂ端子に入力されるユニ
ットＬ０からの映像信号を乗算器１４５に出力する。セ
レクタ１４４は、NOT回路１５３から入力される反転さ
れたsel信号に基づき、ａ端子に入力されるユニットＬ
０からの映像信号、またはｂ端子に入力されるユニット
Ｕ０からの映像信号を乗算器１４６に出力する。したが
って、乗算器１４５，１４６の一方にはユニットＵ０か
らの映像信号が入力され、他方にはユニットＬ０からの
映像信号が入力される。ここで、乗算器１４５に入力さ
れる映像信号の値をＡとし、乗算器１４６に入力される
映像信号の値をＢとする。
【０１２３】乗算器１４５は、遅延回路１５１から入力
される値（１６−ｒ）に、セレクタ１４３から入力され
る映像信号の値Ａを乗算して演算器１４７に出力する。
乗算器１４６は、遅延回路１４９から入力される位置情
報の値ｒに、セレクタ１４４から入力される映像信号の
値Ｂを乗算して演算器１４７に出力する。演算器１４７
は、乗算器１４５の出力と乗算器１４６の出力を加算し
て１６で除算する。
【０１２４】以上説明したように構成される垂直方向比
例分配回路１２１は、次式で示される垂直方向の補間値
ＴＡを水平方向比例分配回路１２３に出力する。 補間値ＴＡ＝（Ａ＊（１６−ｒ）＋Ｂ＊ｒ）／１６
【０１２５】なお、垂直方向比例分配回路１２２の構成
は、垂直方向比例分配回路１２１と同様であるので、そ
の説明は省略する。
【０１２６】図４４は、水平方向比例分配回路１２３の
構成例を示している。水平方向比例分配回路１２３に
は、垂直方向比例分配回路１２１からの垂直方向の補間
値ＴＡ、垂直方向比例分配回路１２２からの垂直方向の
補間値ＴＢの他、補間点の水平方向の位置を示す４ビッ
トの位置情報ｒ’が補間係数供給回路１７１，１７２に
入力される。
【０１２７】乗算器１６１は、垂直方向比例分配回路１
２１からの垂直方向の補間値ＴＡと、補間係数供給回路
１７１から入力される補間係数Ｃｉを乗算してレジスタ
（Ｒ０）１６３に出力する。乗算器１６２は、垂直方向
比例分配回路１２２からの垂直方向の補間値ＴＢと、補
間係数供給回路１７２から入力される補間係数Ｃｉを乗
算してレジスタ（Ｒ１）１６４に出力する。
【０１２８】加算器１６５は、レジスタ（Ｒ０）１６３
の出力とレジスタ（Ｒ１）１６４の出力を加算してレジ
スタ（Ｒ２）１６６に出力する。加算器１６７は、レジ
スタ（Ｒ２）１６６の出力と、自身の１クロック周期前
の出力を保持しているレジスタ（Ｒ３）１６８の出力を
加算して、レジスタ（Ｒ３）１６８および除算器１６９
に出力する。
【０１２９】除算器１６９は、加算器１６７の出力（所
定に期間における加算器１６５の主力の累算値）を補間
係数の総和ΣＣｉで除算してレジスタ（Ｒ４）１７０に
出力する。
【０１３０】レジスタ（Ｒ０）１６３，レジスタ（Ｒ
１）１６４，レジスタ（Ｒ２）１６６、およびレジスタ
（Ｒ３）１６８は、上段からの入力を所定のクロック周
期だけ遅延して出力する。レジスタ（Ｒ３）１６８は、
RSR_R信号に対応してリセットする。保持している値を
初期化する。レジスタ（Ｒ４）１７０は、EN信号に対応
して保持している値を出力する。
【０１３１】補間係数供給回路１７１，１７２は、補間
点の水平方向の位置を示す４ビットの位置情報ｒ’に対
応する補間係数Ｃｉを、それぞれ乗算器１６１，１６２
に供給する。
【０１３２】以上説明したように構成される水平方向比
例分配回路１２３は、次式で示される水平方向の補間値
Ｘを出力する。 補間値Ｘ＝Σ（Ｃｉ＊Ｔｉ）／ΣＣｉ ここでｉは、４点補間処理の場合、ｉ＝０，１であり、
１６点補間処理の場合、ｉ＝０，１，２，・・・，７で
ある。
【０１３３】図４５は、フィールド・フレーム変換され
たＳＤフォーマットの映像信号を１６点補間処理すると
きの補間係数Ｃｉの値を示す。
【０１３４】次に、補間回路２２の動作について説明す
る。始めに、ＨＤフォーマットの映像信号が、バッファ
２０にバッファリングされている場合における４点補間
処理について説明する。
【０１３５】この場合、図２１に示したように、ＨＤフ
ォーマットの映像信号は、フィールド画像単位で、か
つ、上下左右に隣接する４画素がそれぞれ分かれてバッ
ファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１に格納され
ているので、例えば、図４６（Ａ）に示すEVENフィール
ドの「×」印で示す補間点に対応する映像信号を補間す
るとき、補間点の上下左右の４画素の映像信号を１クロ
ック周期で同時に読み出すことができる。
【０１３６】ユニットＵ０，Ｕ１，Ｌ０，Ｌ１から１ク
ロック周期で同時に読み出された映像信号（以下、それ
ぞれを信号Ｕ０，Ｕ１，Ｌ０，Ｌ１と記述する）のう
ち、信号Ｕ０，Ｌ０は垂直方向比例分配回路１２１に供
給され、信号Ｕ１，Ｌ１は垂直方向比例分配回路１２２
に供給される。
【０１３７】垂直方向比例分配回路１２１は、補間点の
垂直方向の位置情報ｒに応じて信号Ｕ０，Ｌ０を比例分
配し、得られた垂直方向の補間値ＴＡを水平方向比例分
配回路１２３に出力する。垂直方向比例分配回路１２２
は、補間点の垂直方向の位置情報ｒに応じて信号Ｕ１，
Ｌ１を比例分配し、得られた垂直方向の補間値ＴＢを水
平方向比例分配回路１２３に出力する。
【０１３８】水平方向比例分配回路１２３は、補間点の
水平方向の位置情報ｒ’に応じて、垂直方向の補間値Ｔ
Ａ，ＴＢを比例分配し、「×」印で示す補間点に対応す
る補間値を得る。
【０１３９】なお、図４６（Ｂ）に示すODDフィールド
の映像信号に対する動作も同様であるので、その説明は
省略する。
【０１４０】次に、フィールド・フレーム変換されたＳ
Ｄフォーマットの映像信号が、バッファ２０に格納され
ている場合における１６点補間処理について説明する
が、その前に、格納されているＳＤフォーマットの映像
信号について、４８０ｉ×７２０のＳＤフォーマットの
映像信号を一例に図４７を参照して説明する。
【０１４１】ＳＤフォーマットの映像信号は、バッファ
２０に入力される前、スキャンコンバータ１５のコンバ
ータ６７によって、EVENフィールドの画像（図４７
（Ａ）に○で示される画素から成る）と、ODDフィール
ドの画像（図４７（Ａ）に□で示される画素から成る）
が合成されて、図４７（Ａ）に示すような４８０×７２
０のフレーム画像に変換されており、さらに、上下に隣
接する○で示される画素と□で示される画素から、その
２画素の間に位置する画素（図４７（Ｂ）に△で示され
る画素）が補間されて９６０×７２０のフレーム画像に
変換されている。
【０１４２】９６０×７２０のフレーム画像に変換され
たＳＤフォーマットの映像信号は、図４８に示すよう
に、すなわち、ＨＤフォーマットのフィールド画像がバ
ッファ２０に格納される状態（図２１）と同様に、上下
左右に隣接する４画素のそれぞれがバッファ２０のユニ
ットＵ０，Ｕ１，Ｌ０，Ｌ１に分かれて格納される。
【０１４３】補間回路２２の１６点補間処理の動作の概
念について説明する。例えば、図４９の「×」印で示す
補間点に対応する映像信号を補間する場合、補間点
「×」の上段の隣接した８画素と、上段の隣接した８画
素から成る１６画素（同図に示した水平方向に長い長方
形で囲まれた１６画素）の映像信号が読み出されて比例
分配が行われる。
【０１４４】具体的には、図５０に示すように、上段の
８画素の映像信号と、それらにそれぞれに対応する下段
の８画素の映像信号が垂直方向比例分配回路１２１，１
２２によってそれぞれ比例分配され、垂直方向の補間値
Ｔ０乃至Ｔ７が算出される。垂直方向の補間値Ｔ０乃至
Ｔ７は、水平方向比例分配回路１２３によって、図５１
に示すように、補間値Ｔ０乃至Ｔ７に補間係数Ｃ０乃至
Ｃ７がそれぞれ乗算され、その総和Σ（Ｔｉ＊Ｃｉ）が
補間係数Ｃｉの総和ΣＣｉで除算されて、補間点「×」
の補間値が算出される。ただし、いまの場合、ｉ＝０，
１，２，・・・，７である。
【０１４５】次に、動作周波数５４MHzで実行される補
間回路２２の１６点補間処理の動作タイミングについ
て、図５２乃至図５４を参照して説明する。上述したよ
うに、バッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１
は同時読み出しが可能であるので、１６点補間処理にお
いては、１クロック周期毎に４画素ずつ順次読み出され
る。
【０１４６】すなわち、図５２（Ａ）に示すように、バ
ッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１に分かれ
て格納されている補間に用いる１６画素の映像信号をａ
０乃至ａ１５と記述することにすれば、第０番目のタイ
ミング(cycle0)において、同図（Ｂ）に示す映像信号ａ
０，ａ１，ａ８，ａ９が読み出され、第２番目のタイミ
ング(cycle1)において、同図（Ｃ）に示す映像信号ａ
２，ａ３，ａ１０，ａ１１が読み出され、第３番目のタ
イミング(cycle2)において、同図（Ｄ）に示す映像信号
ａ４，ａ５，ａ１２，ａ１３が読み出され、第４番目の
タイミング(cycle3)において、同図（Ｅ）に示す映像信
号ａ６，ａ７，ａ１４，ａ１５が読み出される。
【０１４７】第０番目のタイミング(cycle0)において読
み出された映像信号ａ０，ａ８は、垂直方向比例分配回
路１２１に入力され、映像信号ａ１，ａ９は、垂直方向
比例分配回路１２２に入力される。第１番目のタイミン
グ(cycle1)において読み出された映像信号ａ２，ａ１０
は、垂直方向比例分配回路１２１に入力され、映像信号
ａ３，ａ１１は、垂直方向比例分配回路１２２に入力さ
れる。第２番目のタイミング(cycle2)において読み出さ
れた映像信号ａ４，ａ１２は、垂直方向比例分配回路１
２１に入力され、映像信号ａ５，ａ１３は、垂直方向比
例分配回路１２２に入力される。さらに、第３番目のタ
イミング(cycle3)において読み出された映像信号ａ６，
ａ１４は、垂直方向比例分配回路１２１に入力され、映
像信号ａ７，ａ１５は、垂直方向比例分配回路１２２に
入力される。
【０１４８】図５３（Ａ），（Ｂ）は、それぞれ垂直方
向比例分配回路１２１，１２２の動作タイミングを示し
ている。垂直方向比例分配回路１２１は、バッファ２０
のユニットＵ０，Ｌ０からの入力タイミングに４クロッ
ク周期だけ遅延したタイミングで、順次、垂直方向の補
間値ＴＡを水平方向比例分配回路１２３に出力する。
【０１４９】具体的には、第５番目のタイミング(cycle
5)において、映像信号ａ０，ａ８を比例分配した補間値
Ｔａ０を出力し、第６番目のタイミング(cycle6)におい
て、映像信号ａ２，ａ１０を比例分配した補間値Ｔａ２
を出力し、第７番目のタイミング(cycle7)において、映
像信号ａ４，ａ１２を比例分配した補間値Ｔａ４を出力
し、さらに、第８番目のタイミング(cycle8)において、
映像信号ａ６，ａ１４を比例分配した補間値Ｔａ６を出
力する。
【０１５０】同様に、垂直方向比例分配回路１２２は、
バッファ２０のユニットＵ１，Ｌ１からの入力タイミン
グに４クロック周期だけ遅延したタイミングで、順次、
垂直方向の補間値ＴＢを水平方向比例分配回路１２３に
出力する。
【０１５１】具体的には、第５番目のタイミング(cycle
5)において、映像信号ａ１，ａ９を比例分配した補間値
Ｔａ１を出力し、第６番目のタイミング(cycle6)におい
て、映像信号ａ３，ａ１１を比例分配した補間値Ｔａ３
を出力し、第７番目のタイミング(cycle7)において、映
像信号ａ５，ａ１３を比例分配した補間値Ｔａ５を出力
し、さらに、第８番目のタイミング(cycle8)において、
映像信号ａ７，ａ１５を比例分配した補間値Ｔａ７を出
力する。
【０１５２】図５４は、水平方向比例分配回路１２３の
動作タイミングを示している。垂直方向比例分配回路１
２３は、４クロック周期毎に補間値Ｘを出力する。
【０１５３】具体的には、乗算器１６１は、第５乃至８
番目のタイミングで順次入力された垂直方向の補間値Ｔ
ａ０，Ｔａ２，Ｔａ４，Ｔａ６に、それぞれ補間係数Ｃ
０，Ｃ２，Ｃ４，Ｃ６を乗算してレジスタ（Ｒ０）１６
３に出力する。レジスタ（Ｒ０）１６３は、入力タイミ
ングから３クロック周期だけ遅延した第８乃至１１番目
のタイミングで、乗算値Ｔａ０＊Ｃ０，Ｔａ２＊Ｃ２，
Ｔａ４＊Ｃ４，Ｔａ６＊Ｃ６を加算器１６５に順次出力
する。
【０１５４】同様に、乗算器１６２は、第５乃至８番目
のタイミングで順次入力された垂直方向の補間値Ｔａ
１，Ｔａ３，Ｔａ５，Ｔａ７に、それぞれ補間係数Ｃ
１，Ｃ３，Ｃ５，Ｃ７を乗算してレジスタ（Ｒ１）１６
４に出力する。レジスタ（Ｒ１）１６４は、入力タイミ
ングから３クロック周期だけ遅延した第８乃至１１番目
のタイミングで、乗算値Ｔａ１＊Ｃ１，Ｔａ３＊Ｃ３，
Ｔａ５＊Ｃ５，Ｔａ７＊Ｃ７を加算器１６５に順次出力
する。
【０１５５】加算器１６５は、第８乃至１１番目のタイ
ミングで乗算器１６１，１６２のそれぞれから順次入力
された乗算値Ｔａ０＊Ｃ０と乗算値Ｔａ１＊Ｃ１、乗算
値Ｔａ２＊Ｃ２と乗算値Ｔａ３＊Ｃ３、乗算値Ｔａ４＊
Ｃ４と乗算値Ｔａ５＊Ｃ５、乗算値Ｔａ６＊Ｃ６と乗算
値Ｔａ７＊Ｃ７を、それぞれ加算して、レジスタ（Ｒ
２）１６６に出力する。レジスタ（Ｒ２）１６６は、入
力タイミングから１クロック周期だけ遅延した第９乃至
１２番目のタイミングで、加算値Ｔａ０＊Ｃ０＋Ｔａ１
＊Ｃ１，Ｔａ２＊Ｃ２＋Ｔａ３＊Ｃ３，Ｔａ４＊Ｃ４＋
Ｔａ５＊Ｃ５，Ｔａ６＊Ｃ６＋Ｔａ７＊Ｃ７を、加算器
１６７に順次出力する。
【０１５６】加算器１６７は、第９乃至１２番目のタイ
ミングで加算器１６５から順次入力された加算値と、レ
ジスタ（Ｒ３）１６８から入力される１クロック周期前
の加算器１６７の出力を加算してレジスタ（Ｒ３）１６
８および除算器１６９に出力する。なお、レジスタ（Ｒ
３）１６８は、４クロック周期毎に入力されるRST_R信
号に同期して初期化される。よって、第１３番目のタイ
ミングにおいて、加算器１６７は、第９乃至１２番目の
タイミングで加算器１６５から順次入力された加算値の
累計値を出力することになる。
【０１５７】除算器１６９は、加算器１６７からの累算
値を補間係数の総和ΣＣｉで除算してレジスタ（Ｒ４）
１７０に出力する。レジスタ（Ｒ４）１７０は、４クロ
ック周期毎（いまの場合、第１３番目のタイミング）に
入力されるＥＮ信号に同期して、乗算器１６９からの除
算値、すなわち補間点「×」の補間値Ｘを出力する。
【０１５８】以上説明したように、本実施の形態におい
ては、ＨＤフォーマットの映像信号とＳＤフォーマット
の映像信号を同一の回路、すなわち、補間回路２２によ
って補間することができる。なお、ＨＤフォーマットの
映像信号に対しては４点補間処理を実行し、ＳＤフォー
マットの映像信号に対しては、４点補間処理ではなく、
１６点補間処理を実行するようにしたので、従来型ＳＤ
専用機器と同等品質の補間値を得ることができる。
【０１５９】なお、本発明は、映像信号を処理するあら
ゆる機器に適用することが可能である。
【０１６０】ところで、上述した一連の処理は、ハード
ウェアにより実行させることもできるが、ソフトウェア
により実行させることもできる。一連の処理をソフトウ
ェアにより実行させる場合には、そのソフトウェアを構
成するプログラムが、専用のハードウェアに組み込まれ
ているコンピュータ、または、各種のプログラムをイン
ストールすることで、各種の機能を実行することが可能
な、例えば汎用のパーソナルコンピュータなどに、記録
媒体からインストールされる。
【０１６１】この記録媒体は、図１に示すように、コン
ピュータとは別に、ユーザにプログラムを提供するため
に配布される、プログラムが記録されている磁気ディス
ク６（フロッピディスクを含む）、光ディスク７（CD-R
OM(Compact Disc-Read OnlyMemory)、DVD(Digital Vers
atile Disc)を含む）、光磁気ディスク８（ＭＤ(Mini D
isc)を含む）、もしくは半導体メモリ９などよりなるパ
ッケージメディアにより構成されるだけでなく、コンピ
ュータに予め組み込まれた状態でユーザに提供される、
プログラムが記録されているROMやハードディスクなど
で構成される。
【０１６２】なお、本明細書において、記録媒体に記録
されるプログラムを記述するステップは、記載された順
序に従って時系列的に行われる処理はもちろん、必ずし
も時系列的に処理されなくとも、並列的あるいは個別に
実行される処理をも含むものである。
【０１６３】また、本明細書において、システムとは、
複数の装置により構成される装置全体を表すものであ
る。
【０１６４】
【発明の効果】以上のように、本発明の画像処理装置お
よび方法、並びに記録媒体のプログラムによれば、入力
された映像信号をメモリに記録し、メモリに記録した映
像信号を所定の数毎に同時に読み出し、メモリから読み
出した複数の映像信号に所定の演算を施して、所定の位
置に対応する映像信号を補間する。なお、入力された映
像信号のフォーマットに対応して、読み出しの処理およ
び補間の処理の動作周波数および動作回数を制御するよ
うにしたので、ＨＤフォーマットの映像信号に対して
は、４点補間処理を実行することができ、かつ、ＳＤフ
ォーマットの映像信号に対しては、１６点補間処理を実
行することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した画像合成装置の構成例を示す
ブロック図である。
【図２】DME３の構成例を示すブロック図である。
【図３】Ｈフィルタ１４における色差信号Ｕ，Ｖを補間
する処理の概念を説明するための図である。
【図４】Ｈフィルタ１４の色差信号Ｕ，Ｖを補間する処
理に関わる部分の構成例を示すブロック図である。
【図５】図４の４点補間回路４０の構成例を示すブロッ
ク図である。
【図６】スキャンコンバータ１５の構成例を示すブロッ
ク図である。
【図７】スキャンコンバータ１５のフィールド単位で走
査方向を垂直に変換する処理の大まかな時間推移を示す
図である。
【図８】フィールド単位で記録した映像信号を垂直走査
の順序でバースト(burst)転送するSDRAM６４−１，６４
−２と、バースト転送された映像信号をキャッシュする
SRAM６５との関係を模式的に示す図である。
【図９】SDRAM６４の２種類のバンクに対する交互バー
ストでの連続アクセスのタイミングの一例を示す図であ
る。
【図１０】SDRAM６４への連続アクセス（書き込み）を
説明するための図である。
【図１１】SDRAM６４への連続アクセス（読み出し）を
説明するための図である。
【図１２】SDRAM６４に対する、ＨＤフォーマット（１
０８０ｉ×１９２０）の映像信号の２バンク４ワードバ
ーストにおけるアドレスの２次元割り当ての一例を示す
図である。
【図１３】SDRAM６４に対する書き込みアドレスを生成
するカウンタ機構を説明するための図である。
【図１４】SDRAM６４からの連続読み出しの順序を示す
図である。
【図１５】SDRAM６４に対する読み出しアドレスを生成
するカウンタ機構を説明するための図である。
【図１６】SRAM６５を構成するメモリをリングとして用
いる概念を示する図である。
【図１７】SRAM６５を構成する４個のメモリを４重のリ
ングとして用いる概念を示する図である。
【図１８】コンバータ６７が色差信号Ｕ，Ｖの値を８ビ
ットに削減して映像信号（Ｙ／Ｕ／Ｖ／Ｋ）を３６ビッ
ト幅に変換する処理を説明するための図である。
【図１９】バッファ２０の構成例を示すブロック図であ
る。
【図２０】バッファ２０のユニットＵ０の構成例を示す
ブロック図である。
【図２１】スキャンコンバータ１５から入力されるＨＤ
フォーマットの映像信号のユニットＵ０乃至Ｌ１に対す
る割り付けを示す図である。
【図２２】バッファ２０に設定されるリードアドレスの
座標系を示す図である。
【図２３】バッファ２０のデータ領域にEVENフィールド
の映像信号が書き込まれている状態を示す図である。
【図２４】４点補間処理に用いる４個の画素の位置を示
す図である。
【図２５】４点補間処理に用いる４個の画素が存在しな
い例を示す図である。
【図２６】バッファ２０の有効アクセス領域に設ける領
域外データバンドを示す図である。
【図２７】バッファ２０のデータ領域にEVENフィールド
の映像信号が書き込まれ、その周囲に領域外データバン
ドが設定されている状態を示す図である。
【図２８】バッファ２０に領域外データバンドが設定さ
れたことによって４点補間処理が可能となることを説明
するための図である。
【図２９】スクリーンアドレスとリードアドレスとの関
係を説明するための図である。
【図３０】アドレスジェネレータ２１によるスーパイン
タポレーションを説明するための図である。
【図３１】スーパインタポレーションの処理タイミング
を説明するための図である。
【図３２】アドレスジェネレータ２１の構成例を示すブ
ロック図である。
【図３３】スーパインタポレーションブロック９３の構
成例を示すブロック図である。
【図３４】REG_V_START_XLレジスタ１０１−Ｘ乃至REG_
V_END_ZRレジスタ１０６−Ｚに保持させる関数値X(0,0)
乃至Z(1919,539)を示す図である。
【図３５】ミキサ係数ブロック９２に内蔵されているレ
ジスタと、そこに保持されているミキサ係数との対応関
係を示す図である。
【図３６】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値
の入力元および出力先を示す図である。
【図３７】図３６に対応する関数値X(H,V)を補間するブ
ロックの状態を示す図である。
【図３８】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値
の入力元および出力先を示す図である。
【図３９】図３８に対応する関数値X(H,V)を補間するブ
ロックの状態を示す図である。
【図４０】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値
の入力元および出力先を示す図である。
【図４１】図４０に対応する関数値X(H,V)を補間するブ
ロックの状態を示す図である。
【図４２】補間回路４２の構成例を示すブロック図であ
る。
【図４３】垂直方向比例分配回路１２１の構成例を示す
ブロック図である。
【図４４】水平方向比例分配回路１２３の構成例を示す
ブロック図である。
【図４５】１６点補間処理に用いる補間係数Ｃ０乃至Ｃ
７の値を示す図である。
【図４６】ＨＤフォーマットの映像信号に対する４点補
間処理を説明するための図である。
【図４７】スキャンコンバータ１５のコンバータ６７に
よる、ＳＤフォーマットの映像信号に対するフィールド
・フレーム変換を説明するための図である。
【図４８】スキャンコンバータ１５から入力されるフィ
ールド・フレーム変換されたＳＤフォーマットの映像信
号のユニットＵ０乃至Ｌ１に対する割り付けを示す図で
ある。
【図４９】ＳＤフォーマットの映像信号に対する１６点
補間処理を説明するための図である。
【図５０】１６点補間処理における垂直方向比例分配回
路１２１，１２２の動作を説明するための図である。
【図５１】１６点補間処理における水平方向比例分配回
路１２３の動作を説明するための図である。
【図５２】１６点補間処理における映像信号の読み出し
タイミングを説明するための図である。
【図５３】１６点補間処理における垂直方向比例分配回
路１２１，１２２の動作タイミングを説明するための図
である。
【図５４】１６点補間処理における水平方向比例分配回
路１２３の動作タイミングを説明するための図である。
【符号の説明】
１ レバーアーム， ２ 制御回路， ３ DME， ４
合成回路， ５ ドライブ， ６ 磁気ディスク，
７ 光ディスク， ８ 光磁気ディスク， ９半導体メ
モリ， １１ HDFF， １２乃至１４ Ｈフィルタ，
１５ スキャンコンバータ， １６ VDFF ， １７乃
至１９ Ｖフィルタ， ２０ バッファ， ２１ アド
レスジェネレータ， ２２ 補間回路， ６４ SDRA
M， ６５ SRAM， ６７ コンバータ， ７３ SRA
M， ９３ スーパインタポレーションブロック， １
２１，１２２ 垂直方向比例分配回路， １２３ 水平
方向比例分配回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 異なるフォーマットの映像信号を処理す
    る画像処理装置において、 入力された前記映像信号をメモリに記録する記録手段
    と、 前記メモリに記録された前記映像信号を所定の数毎に同
    時に読み出す読み出し手段と、 前記読み出し手段が前記メモリから読み出した複数の前
    記映像信号に所定の演算を施して、所定の位置に対応す
    る映像信号を補間する補間手段と、 入力された映像信号のフォーマットに対応して、前記読
    み出し手段および前記補間手段の動作周波数および動作
    回数を制御する制御手段とを含むことを特徴とする画像
    処理装置。
  2. 【請求項２】 前記制御手段は、第１のフォーマットの
    映像信号が入力された場合、第２のフォーマットの映像
    信号が入力された場合に対して、前記読み出し手段およ
    び前記補間手段の前記動作周波数および前記動作回数を
    ４倍に変更することを特徴とする請求項１に記載の画像
    処理装置。
  3. 【請求項３】 前記補間手段は、前記制御手段からの制
    御に基づき、前記第１のフォーマットの映像信号が入力
    された場合、１６個の前記映像信号に所定の演算を施し
    て所定の位置に対応する映像信号を補間し、前記第２の
    フォーマットの映像信号が入力された場合、４個の前記
    映像信号に所定の演算を施して所定の位置に対応する映
    像信号を補間することを特徴とする請求項２に記載の画
    像処理装置。
  4. 【請求項４】 前記第１のフォーマットの映像信号に対
    してフィールド・フレーム変換を施し、かつ、垂直方向
    の画素数を２倍にする変換手段をさらに含むことを特徴
    とする請求項２に記載の画像処理装置。
  5. 【請求項５】 前記第１のフォーマットは、ＳＤフォー
    マットであり、 前記第２のフォーマットは、ＨＤフォーマットであるこ
    とを特徴とする請求項２に記載の画像処理装置。
  6. 【請求項６】 異なるフォーマットの映像信号を処理す
    る画像処理装置の画像処理方法において、 入力された前記映像信号をメモリに記録する記録ステッ
    プと、 前記メモリに記録された前記映像信号を所定の数毎に同
    時に読み出す読み出しステップと、 前記読み出しステップの処理で前記メモリから読み出さ
    れた複数の前記映像信号に所定の演算を施して、所定の
    位置に対応する映像信号を補間する補間ステップと、 入力された映像信号のフォーマットに対応して、前記読
    み出しステップの処理および前記補間ステップの処理の
    動作周波数および動作回数を制御する制御ステップとを
    含むことを特徴とする画像処理方法。
  7. 【請求項７】 異なるフォーマットの映像信号を処理す
    る画像処理用のプログラムであって、 入力された前記映像信号をメモリに記録する記録ステッ
    プと、 前記メモリに記録された前記映像信号を所定の数毎に同
    時に読み出す読み出しステップと、 前記読み出しステップの処理で前記メモリから読み出さ
    れた複数の前記映像信号に所定の演算を施して、所定の
    位置に対応する映像信号を補間する補間ステップと、 入力された映像信号のフォーマットに対応して、前記読
    み出しステップの処理および前記補間ステップの処理の
    動作周波数および動作回数を制御する制御ステップとを
    含むことを特徴とするコンピュータが読み取り可能なプ
    ログラムが記録されている記録媒体。
JP2000292316A 2000-09-26 2000-09-26 画像処理装置および方法、並びに記録媒体 Expired - Lifetime JP4465570B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000292316A JP4465570B2 (ja) 2000-09-26 2000-09-26 画像処理装置および方法、並びに記録媒体
PCT/JP2001/008394 WO2002028092A1 (fr) 2000-09-26 2001-09-26 Procede et dispositif de traitement d'images et support enregistre
US10/148,106 US7697817B2 (en) 2000-09-26 2001-09-26 Image processing apparatus and method, and recorded medium
GB0214250A GB2373950B (en) 2000-09-26 2001-09-26 Picture processing method and apparatus and recording medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000292316A JP4465570B2 (ja) 2000-09-26 2000-09-26 画像処理装置および方法、並びに記録媒体

Publications (2)

Publication Number Publication Date
JP2002101336A true JP2002101336A (ja) 2002-04-05
JP4465570B2 JP4465570B2 (ja) 2010-05-19

Family

ID=18775274

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000292316A Expired - Lifetime JP4465570B2 (ja) 2000-09-26 2000-09-26 画像処理装置および方法、並びに記録媒体

Country Status (4)

Country Link
US (1) US7697817B2 (ja)
JP (1) JP4465570B2 (ja)
GB (1) GB2373950B (ja)
WO (1) WO2002028092A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100484196C (zh) * 2003-04-18 2009-04-29 成都威斯达芯片有限责任公司 视频信号处理中图像帧/场频率变换的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1605400A1 (en) * 2004-06-11 2005-12-14 STMicroelectronics S.r.l. Processing pipeline of pixel data of a color image acquired by a digital sensor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4271476A (en) * 1979-07-17 1981-06-02 International Business Machines Corporation Method and apparatus for rotating the scan format of digital images
JPH01305689A (ja) * 1988-06-03 1989-12-08 Hitachi Ltd 画像信号処理回路
US5191611A (en) * 1989-04-03 1993-03-02 Lang Gerald S Method and apparatus for protecting material on storage media and for transferring material on storage media to various recipients
US5841480A (en) * 1989-09-07 1998-11-24 Advanced Television Technology Center Film to video format converter using least significant look-up table
US5130786A (en) * 1989-09-12 1992-07-14 Image Data Corporation Color image compression processing with compensation
US5185876A (en) * 1990-03-14 1993-02-09 Micro Technology, Inc. Buffering system for dynamically providing data to multiple storage elements
JP3154741B2 (ja) 1991-05-28 2001-04-09 富士通株式会社 画像処理装置及びその方式
US5331346A (en) * 1992-10-07 1994-07-19 Panasonic Technologies, Inc. Approximating sample rate conversion system
US5448301A (en) * 1994-05-25 1995-09-05 The Grass Valley Group, Inc. Programmable video transformation rendering method and apparatus
EP0793836A1 (en) * 1994-11-23 1997-09-10 Imation Corp. System and method for adaptive interpolation of image data
US5902115A (en) * 1995-04-14 1999-05-11 Kabushiki Kaisha Toshiba Recording medium on which attribute information on the playback data is recorded together with the playback data and a system for appropriately reproducing the playback data using the attribute information
US5612900A (en) * 1995-05-08 1997-03-18 Kabushiki Kaisha Toshiba Video encoding method and system which encodes using a rate-quantizer model
JP3696327B2 (ja) * 1996-03-22 2005-09-14 パイオニア株式会社 情報記録装置及び方法並びに情報再生装置及び方法
TW376642B (en) * 1996-05-07 1999-12-11 Matsushita Electric Ind Co Ltd Video signal processing apparatus
KR100247345B1 (ko) * 1997-01-28 2000-03-15 윤종용 디브이디오디오디스크재생장치및방법
WO1998041012A1 (en) * 1997-03-12 1998-09-17 Matsushita Electric Industrial Co., Ltd. Mpeg decoder providing multiple standard output signals
US6069664A (en) * 1997-06-04 2000-05-30 Matsushita Electric Industrial Co., Ltd. Method and apparatus for converting a digital interlaced video signal from a film scanner to a digital progressive video signal
JP3384299B2 (ja) * 1997-10-15 2003-03-10 富士ゼロックス株式会社 画像処理装置および画像処理方法
JPH11127340A (ja) * 1997-10-24 1999-05-11 Fuji Xerox Co Ltd 画像処理装置および画像処理方法
JP3433086B2 (ja) * 1998-01-22 2003-08-04 松下電器産業株式会社 画像変換方法および画像変換装置
US6239815B1 (en) * 1998-04-03 2001-05-29 Avid Technology, Inc. Video data storage and transmission formats and apparatus and methods for processing video data in such formats
KR100511250B1 (ko) * 1998-04-09 2005-11-03 엘지전자 주식회사 디지탈오디오/비디오(a/v)시스템
US6177962B1 (en) * 1999-06-30 2001-01-23 Thomson Licensing S.A. Apparatus and method for preventing oversaturation of chrominance signals
US6757008B1 (en) * 1999-09-29 2004-06-29 Spectrum San Diego, Inc. Video surveillance system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100484196C (zh) * 2003-04-18 2009-04-29 成都威斯达芯片有限责任公司 视频信号处理中图像帧/场频率变换的方法

Also Published As

Publication number Publication date
WO2002028092A1 (fr) 2002-04-04
GB2373950A (en) 2002-10-02
US7697817B2 (en) 2010-04-13
JP4465570B2 (ja) 2010-05-19
US20030160894A1 (en) 2003-08-28
GB0214250D0 (en) 2002-07-31
GB2373950B (en) 2005-03-16

Similar Documents

Publication Publication Date Title
US4694407A (en) Fractal generation, as for video graphic displays
US4402012A (en) Two-dimensional digital linear interpolation system
US5202670A (en) Image processing apparatus
JP3747523B2 (ja) 画像処理装置および処理方法
JP4191246B2 (ja) 映像フィールドを順次走査映像フレームへ非飛び越し走査するための方法および装置
CN103916612A (zh) 一种任意比例缩放系统及方法
JPH04372285A (ja) イメージバッファーを利用した電子ズーミングシステム
JP2002101426A (ja) 画像処理装置および方法、並びに記録媒体
JP4465844B2 (ja) 画像処理装置および方法、並びに記録媒体
JP4465570B2 (ja) 画像処理装置および方法、並びに記録媒体
US5838387A (en) Digital video scaling engine
JP4465843B2 (ja) 画像処理装置および方法、並びに記録媒体
JP2002101424A (ja) 画像処理装置および方法、並びに記録媒体
JP2002101339A (ja) 画像処理装置および方法、並びに記録媒体
US5157517A (en) Parallel interpolator for high speed digital image enlargement
EP1353510A2 (en) Image processing apparatus and image processing method
JP3937418B2 (ja) 記憶装置および記憶読み出し制御方法
JPH06230768A (ja) 画像メモリ装置
JP2823433B2 (ja) デジタル画像のズーム処理用補間回路
JPH09282868A (ja) ランダムアクセスメモリ
JP2004056474A (ja) 画像処理装置とそのためのプログラム
JPH0583617A (ja) デイジタル補間装置
JPS6398078A (ja) ヒストグラム算出装置
JPH07177408A (ja) 信号処理装置
WO1999030276A1 (fr) Processeur de signaux numeriques et procede de traitement de signaux numeriques

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100128

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100210

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3